具有宽的工作范围的非易失性存储器件的制作方法

相关申请的交叉引用

本申请要求2016年2月19日提交的申请号为10-2016-0019826的韩国专利申请的优先权，其通过引用整体合并于此。

本公开的各种实施例涉及一种非易失性存储器件，更具体地，涉及一种具有宽的工作范围的非易失性存储器件。

背景技术：

半导体存储器件根据其数据易失性而通常分为随机存取存储(ram)器件或只读存储(rom)器件。ram器件在其电源被中断时丢失其储存的数据。与此相反的是，rom器件在其电源被中断时保持其储存的数据。rom器件也可以根据数据输入方法(即，数据编程方法)而分为可编程rom(prom)器件或掩模rom器件。prom器件可以在不编程的情况下制造和售出，且可以在其制造之后由消费者(即，用户)来直接编程。掩模rom器件可以在其制造期间使用基于由用户请求的数据而制造的注入掩模来编程。prom器件可以包括一次性prom(otprom)器件、可擦除prom(eprom)器件和电可擦除prom(eeprom)器件。一旦otprom器件被编程，就不能改变otprom器件的编程数据。

n沟道晶体管或p沟道晶体管可以用作非易失性存储器件(例如，otprom器件)的单元晶体管。如果使用p沟道晶体管作为非易失性存储器件的单元晶体管，则p沟道单元晶体管可以具有关断态作为其初始态，以及可以具有导通态作为其编程态。p沟道单元晶体管的读取操作可以通过感测连接到从p沟道单元晶体管选择的p沟道单元晶体管的位线的电压水平来执行。在这种情况下，该位线的电压水平可以通过耦接在电源电压线与位线之间的负载电阻器的电阻与选中p沟道单元晶体管的等效电阻的电阻比来确定。当电子系统尺寸缩减时，需要各种电源电压水平以操作电子系统中所采用的非易失性存储器件。在这种情况下，采用p沟道晶体管作为单元晶体管的非易失性存储器件的读取操作可能变得不稳定，从而限制了非易失性存储器件的工作范围。

技术实现要素：

各种实施例针对一种具有宽工作范围的非易失性存储器件。

根据一个实施例，一种非易失性存储器件包括非易失性存储单元和可变电阻式负载部分。可变电阻式负载部分耦接在非易失性存储单元的位线与电源电压线之间。可变电阻式负载部分适用于根据施加给电源电压线的电源电压的水平来改变位线与电源电压线之间的电阻值。

附图说明

基于附图和所附详细描述，本发明的各种实施例将变得更加明显，其中：

图1是图示传统非易失性存储器件的电路图；

图2是图示在单元晶体管的初始状态中在读取操作期间，图1中所示的非易失性存储器件的单元晶体管和电阻式部分的等效电阻值作为电源电压的函数的图；

图3是图示在单元晶体管的编程态中在读取操作期间，图1中所示的非易失性存储器件的单元晶体管和电阻式部分的等效电阻值作为电源电压的函数的图；

图4是图示图1中所示的非易失性存储器件的读取操作裕度作为电源电压的函数的图；

图5是图示根据本公开的一个实施例的非易失性存储器件的电路图；

图6是图示当施加给非易失性存储器件的电源电压具有高电平时，在具有初始状态的非易失性存储单元的读取操作期间，构成图5的非易失性存储器件中所包括的偏压发生器的电阻器和第一n沟道晶体管的等效电阻的电路图；

图7是图示当施加给非易失性存储器件的电源电压具有高电平时，在具有初始状态的非易失性存储单元的读取操作期间，构成图5的非易失性存储器件中所包括的电阻式负载部分的第三p沟道晶体管和第四p沟道晶体管的等效电阻的电路图；

图8是图示当施加给非易失性存储器件的电源电压具有低电平时，在具有编程态的非易失性存储单元的读取操作期间，构成图5的非易失性存储器件中所包括的偏压发生器的电阻器和第一n沟道晶体管的等效电阻的电路图；

图9是图示当施加给非易失性存储器件的电源电压具有低电平时，在具有编程态的非易失性存储单元的读取操作期间，构成图5的非易失性存储器件中所包括的电阻式负载部分的第三p沟道晶体管和第四p沟道晶体管的等效电阻的电路图；

图10是图示图5中所示的非易失性存储器件的读取操作裕度作为电源电压的函数的图；

图11是图示根据本公开的另一实施例的非易失性存储器件的电路图；

图12是图示根据本公开的又一实施例的非易失性存储器件的电路图；以及

图13是图示根据本公开的又一实施例的非易失性存储器件的电路图。

具体实施方式

将参照附图更详细地描述示例性实施例。然而，本公开可以以各种不同的形式来实施，而不应当被解释为局限于本文中所示出的实施例。相反地，这些实施例被提供作为示例使得本公开将彻底且完整，且这些实施例将把本发明的各个方面和特征充分传达给本领域技术人员。

将理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用来将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以称作第二元件或第三元件。

附图不一定按比例，且在一些情况下，可能已经夸大了比例以更清楚地示出实施例的各种元件。例如，在附图中，为了图示的方便，可以相比于实际的尺寸和间隔，夸大元件的尺寸和元件之间的间隔。

此外，当元件被称作位于另一元件“上”、“之上”、“上面”、“之下”或“下面”时，其意在指相对位置关系，而非表示该元件直接接触另一元件。可以在其间存在至少一个中间元件。相应地，本文中使用的诸如“上”、“之上”、“上面”、“下”、“下面”、“之下”等的术语仅用于描述特定实施例的目的，而非意在限制本公开的范围。

还将理解的是，当元件被称作“连接到”或“耦接到”另一元件时，其可以直接在另一元件上、连接到或耦接到另一元件，或者可以存在一个或更多个中间元件。

此外，还将理解的是，当元件被称作在两个元件“之间”时，其可以为该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。

本文中所使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。

如本文中所使用，单数形式意在也包括复数形式，除非上下文清楚地另外指出。

还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”在用于此说明书中时指定存在所陈述的元件，但不排除存在或添加一个或更多个其他元件。

如本文中所使用，术语“和/或”包括相关联的列出项中的一个或更多个的任意组合或全部组合。

在下面的描述中，阐述了若干具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实践本发明。另一方面，未详细描述众所周知的工艺结构和/或工艺以避免不必要地混淆本发明。

还要注意的是，在一些情况下，对于相关领域技术人员将明显的是，除非另外具体指出，否则关于一个实施例而描述的特征或元件可以单独使用，或者与关于另一实施例的其他特征或元件结合来使用。

在下文中，将参照附图来详细描述本发明的各种实施例。

图1是图示传统非易失性存储器件100的电路图。

参见图1，非易失性存储器件100可以被配置成包括非易失性存储单元110、感测电路120和电阻式负载部分130。非易失性存储单元110可以被配置成包括用作单元晶体管的第一p沟道晶体管pm1和用作选择晶体管的第二p沟道晶体管pm2。第一p沟道晶体管pm1的栅极可以对应于浮栅，而第一p沟道晶体管pm1的漏极可以耦接到地端子。第一p沟道晶体管pm1的源极可以耦接到第二p沟道晶体管pm2的漏极。用作选择信号的第一使能信号en1可以被施加给第二p沟道晶体管pm2的栅极。第二p沟道晶体管pm2的源极可以经由位线bl来耦接到第一节点node_a。

感测电路120可以使用互补型金属氧化物半导体(cmos)反相器来实施，该反相器包括第一n沟道晶体管nm1和第三p沟道晶体管pm3。第一n沟道晶体管nm1的栅极和第三p沟道晶体管pm3的栅极可以经由传输感测输入信号sa_in的感测输入线102来耦接到第一节点node_a。第一n沟道晶体管nm1的源极可以耦接到地端子。第一n沟道晶体管nm1的漏极可以耦接到第三p沟道晶体管pm3的漏极。第三p沟道晶体管pm3的源极可以耦接到被施加电源电压vdd的电源电压线101。第一n沟道晶体管nm1和第三p沟道晶体管pm3的漏极可以耦接到输出感测输出信号sa_out的感测输出线103。

电阻式负载部分130可以包括耦接在电源电压线101与第一节点node_a之间的电阻式负载。在一个实施例中，电阻式负载可以使用第四p沟道晶体管pm4来实现。第二使能信号en2可以被施加给第四p沟道晶体管pm4的栅极。第四p沟道晶体管pm4的源极和漏极可以分别耦接到电源电压线101和第一节点node_a。如果第四p沟道晶体管pm4导通，则第四p沟道晶体管pm4可以用作耦接在电源电压线101与第一节点node_a之间的电阻式元件。

用作单元晶体管的第一p沟道晶体管pm1可以在其编程之前具有截止态作为初始状态，以及可以在其编程之后具有导通态作为编程态。第一p沟道晶体管pm1的状态可以通过使第二p沟道晶体管pm2和第四p沟道晶体管pm4导通来读取。在这种情况下，第一节点node_a的电压可以对应于感测输入信号sa_in，且感测输入信号sa_in可以输入给感测电路120。如果第一p沟道晶体管pm1具有初始的截止态，则因为第一p沟道晶体管pm1的等效电阻远高于第四p沟道晶体管pm4的等效电阻，因此第一节点node_a可以具有基本上等于电源电压vdd的电压。如果电源电压vdd输入给感测电路120，则第三p沟道晶体管pm3可以关断，而第一n沟道晶体管nm1导通。因此，地电压可以被输出作为感测输出信号sa_out。如果第一p沟道晶体管pm1具有编程态(即，导通态)，而第二p沟道晶体管pm2和第四p沟道晶体管pm4可以导通以读出第一p沟道晶体管pm1的状态，则因为第一p沟道晶体管pm1的等效电阻低于第四p沟道晶体管pm4的等效电阻，所以第一节点node_a可以具有基本上等于地电压的电压。如果地电压输入给感测电路120，则第三p沟道晶体管pm3可以导通，而第一n沟道晶体管nm1关断。因此，电源电压vdd可以被输出作为感测输出信号sa_out。相应地，第一p沟道晶体管pm1的状态可以通过从感测电路120输出的感测输出信号sa_out的电压水平来区分。

图2是图示在单元晶体管的初始状态期间的读取操作期间，图1中所示的非易失性存储器件100的单元晶体管(即，第一p沟道晶体管pm1)和电阻式负载部分(即，第四p沟道晶体管pm4)的等效电阻值作为电源电压vdd的函数的图。在图2中，在单元晶体管具有初始状态时，通过附图标记“151”绘制的数据对应于电阻式负载部分130的第一等效电阻值，而通过附图标记“152”绘制的数据对应于第一p沟道晶体管pm1的第二等效电阻值。参见图2，电阻式负载部分130的第一等效电阻值作为电源电压vdd的函数可以仅改变少许。更精确地，当电源电压vdd从大约2伏变化为大约6伏时，电阻式负载部分130的第一等效电阻值在大约2伏至大约3.5伏的范围中改变少许，并在大约3.5伏至大约6伏的范围中几乎保持不变。与此相反的是，随着电源电压vdd从大约2伏的范围向大约6伏增大，第一p沟道晶体管pm1的第二等效电阻值非常快速地减小。因此，如图2中所示，当电源电压vdd降低时，电阻式负载部分130的第一等效电阻151与第一p沟道晶体管pm1的第二等效电阻152之差增大。与此相反，当电源电压增大时，电阻式负载部分130的第一等效电阻151与第一p沟道晶体管pm1的第二等效电阻152之差减小。

如参照图1所述，如果在读取操作期间具有初始状态(即，截止态)的第一p沟道晶体管pm1(即，单元晶体管)的第二等效电阻值与第四p沟道晶体管pm4(即，电阻式负载部分)的第一等效电阻值的比例增大，则第一节点node_a的电压可以具有接近于电源电压vdd的值。然而，如果电源电压vdd增大，则具有初始状态(即，截止态)的第一p沟道晶体管pm1的第二等效电阻值与第四p沟道晶体管pm4的第一等效电阻值的比例可以减小而导致错误的读取操作，因为第一节点node_a的电压未被充份地上拉至电源电压vdd。结果，如果电源电压vdd增大，则第一p沟道晶体管pm1(用作单元晶体管)的读取裕度可以减小。

图3是图示在单元晶体管的编程态中的读取操作期间，图1中所示的非易失性存储器件100的单元晶体管(即，第一p沟道晶体管pm1)和电阻式负载部分(即，第四p沟道晶体管pm4)的等效电阻值作为电源电压vdd的函数的图。在图3中，在单元晶体管的编程态中，通过附图标记“153”绘制的数据对应于电阻式负载部分130的第一等效电阻值，而通过附图标记“154”绘制的数据对应于第一p沟道晶体管pm1的第二等效电阻值。

如参照图1所述，在具有编程态(即，导通态)的单元晶体管(即，第一p沟道晶体管pm1)的读取操作期间，如果第二等效电阻值小于第一等效电阻值，则第一节点node_a可以基本上具有地电压。然而，如图3中所示，如果电源电压vdd降低，则第一等效电阻值与第二等效电阻值之差可以减小。此外，如果电源电压vdd变得比特定的电源电压vdd1低，则第二等效电阻值可以快速增大为大于第一等效电阻值。结果，在具有编程态的单元晶体管的情况下，如果电源电压vdd降低，则可能难以获得读取裕度。

图4是图示图1中所示的非易失性存储器件100的读取操作裕度作为电源电压vdd的函数的图。在图4中，通过附图标记“161”绘制的数据对应于电阻式负载部分130的第一等效电阻值与具有初始状态(即，截止态)的单元晶体管pm1的第二等效电阻值的比例，而通过附图标记“162”绘制的数据对应于电阻式负载部分130的第一等效电阻值与具有编程态(即，导通态)的单元晶体管pm1的第二等效电阻值的比例。此外，通过附图标记“163”绘制的数据对应于电阻式负载部分130的等效电阻值与单元晶体管pm1的等效电阻值的临界比例或参考比例，该比例适用于成功地执行读取操作。

在电源电压vdd的低范围(例如，图4的“a”部分)中，可以成功执行具有初始状态的单元晶体管的读取操作，但是可能错误地执行具有编程态的单元晶体管的读取操作。与此相反的是，在电源电压vdd的高范围(例如，图4的“b”部分)中，可以成功执行具有编程态的单元晶体管的读取操作，但是可能错误地执行具有初始状态的单元晶体管的读取操作。

为了在电源电压vdd的低范围中获得具有编程态的单元晶体管的读取裕度，必须增大电阻式负载部分130的等效电阻值。然而，在这种情况下，具有初始状态的单元晶体管的读取裕度可能减小而导致初始单元晶体管的错误的读取操作。

反之，为了在电源电压vdd的高范围中获得具有初始状态的单元晶体管的读取裕度，必须减小电阻式负载部分130的等效电阻值。然而，在这种情况下，具有编程态的单元晶体管的读取裕度可能减小而导致被编程单元晶体管的错误的读取操作。即，初始状态的单元晶体管的读取裕度与被编程单元晶体管的读取裕度根据电源电压vdd的值而具有折衷关系。

图5是图示根据本发明的一个实施例的非易失性存储器件200的电路图。

参见图5，非易失性存储器件200可以被配置成包括非易失性存储单元210、可变电阻式负载部分220和感测电路230。

非易失性存储单元210可以被配置成包括用作单元晶体管的第一p沟道晶体管pm10和用作选择晶体管的第二p沟道晶体管pm20。第一p沟道晶体管pm10的栅极可以对应于浮栅，而第一p沟道晶体管p10的漏极可以耦接到地端子。第一p沟道晶体管pm10的源极可以耦接到第二p沟道晶体管pm20的漏极。用作选择信号的第一使能信号en1可以被施加给第二p沟道晶体管pm20的栅极。第二p沟道晶体管pm20的源极可以经由位线bl来耦接到第一节点node_b。第一p沟道晶体管pm10可以具有截止态作为初始状态，以及可以在其编程之后具有导通态。因此，在读取操作期间，具有初始状态的第一p沟道晶体管pm10可以具有较高的等效电阻值，而具有编程态的第一p沟道晶体管pm10可以具有较低的等效电阻值。虽然在图5中未示出，但使用与第一p沟道晶体管pm10相同的p沟道晶体管来实施的冗余单元晶体管可以与第一p沟道晶体管pm10并联耦接。

可变电阻式负载部分220可以耦接在位线bl与电源电压线201之间。位线bl与电源电压线201之间的可变电阻式负载部分220的电阻值可以根据被施加给电源电压线201的电源电压vdd而变化。可变电阻式负载部分220可以包括电阻式负载部分221和偏压发生器222。电阻式负载部分221可以包括第三p沟道晶体管pm30和第四p沟道晶体管pm40，而偏压发生器222可以包括电阻器r和第一n沟道晶体管nm10。

第三p沟道晶体管pm30和第四p沟道晶体管pm40可以并联耦接在电源电压线201与第一节点node_b之间。第三p沟道晶体管pm30和第四p沟道晶体管pm40的源极可以耦接到电源电压线201。第三p沟道晶体管pm30和第四p沟道晶体管pm40的漏极以及第三p沟道晶体管pm30的栅极可以耦接到第一节点node_b。第四p沟道晶体管pm40的栅极可以耦接到偏压发生器222。由于第三p沟道晶体管pm30的栅极和漏极彼此耦接，因此第三p沟道晶体管pm30可以工作在饱和区。同时，根据从偏压发生器222产生并被施加给第四p沟道晶体管pm40的栅极的电压，第四p沟道晶体管pm40可以导通或关断。在一个实施例中，第三p沟道晶体管pm30的等效电阻值可以高于导通的第四p沟道晶体管pm40的等效电阻值。在这种情况下，第三p沟道晶体管pm30的跨导(gm)可以小于第四p沟道晶体管pm40的跨导。即，第三p沟道晶体管pm30的沟道长度可以大于第四p沟道晶体管pm40的沟道长度，或者第三p沟道晶体管pm30的沟道宽度可以小于第四p沟道晶体管pm40的沟道宽度。

构成偏压发生器222的电阻器r和第一n沟道晶体管nm10可以串联耦接在电源电压线201与地端子之间。电阻器r可以具有恒定的电阻值。电阻器r的一个端子可以耦接到电源电压线201，而电阻器r的另一个端子可以耦接到第二节点node_c。第一n沟道晶体管nm10的漏极和源极可以分别耦接到第二节点node_c和地端子。第二节点node_c可以耦接到第四p沟道晶体管pm40的栅极来用作偏压发生器222的输出端子。经由偏压发生器222的第二节点node_c而输出的输出电压可以通过电源电压vdd、电阻器r的电阻值以及第一n沟道晶体管nm10的等效电阻值来确定。第一n沟道晶体管nm10的栅极可以直接耦接到第一n沟道晶体管nm10的漏极。因此，第一n沟道晶体管nm10可以具有二极管连接结构(diode-connectedstructure)。由于第一n沟道晶体管nm10的栅极和漏极彼此耦接，因此第一n沟道晶体管nm10可以工作在饱和区。在这种情况下，第一n沟道晶体管nm10的漏极电流(ids)可以通过下面的等式1来表达：

[等式1]

ids∝(vg-vth)²

在等式1中，“vg”表示施加给第一n沟道晶体管nm10的栅极和漏极的栅极电压(即，漏极电压)，而“vth”表示第一n沟道晶体管nm10的阈值电压。因此，第一n沟道晶体管nm10与电阻器r的电阻比例可以根据电源电压vdd而变化。例如，如果电源电压vdd增大，则第一n沟道晶体管nm10与电阻器r的电阻比例减小为接近零。反之，如果电源电压vdd降低，则第一n沟道晶体管nm10与电阻器r的电阻比例增大。如果第一n沟道晶体管nm10与电阻器r的电阻比例随电源电压vdd增大而减小，则第二节点node_c处的输出电压与高电源电压vdd之差也增大。反之，如果第一n沟道晶体管nm10与电阻器r的电阻比例随电源电压vdd减小而增大，则第二节点node_c处的输出电压与高电源电压vdd之差减小。

感测电路230可以使用包括第二n沟道晶体管nm20和第五p沟道晶体管pm50的互补型金属氧化物半导体(cmos)反相器来实施。第二n沟道晶体管nm20的栅极和第五p沟道晶体管pm50的栅极可以经由传输感测输入信号sa_in的感测输入线202来耦接到第一节点node_b。第二n沟道晶体管nm20的源极可以耦接到地端子。第二n沟道晶体管nm20的漏极可以耦接到第五p沟道晶体管pm50的漏极。第五p沟道晶体管pm50的源极可以耦接到电源电压线201。第二n沟道晶体管nm20和第五p沟道晶体管pm50的漏极可以耦接到输出感测输出信号sa_out的感测输出线203。在一个实施例中，第五p沟道晶体管pm50的跨导可以大于第二n沟道晶体管nm20的跨导。在这种情况下，具有编程态的非易失性存储单元210的读取裕度可以增大。

图6是图示当施加给非易失性存储器件200的电源电压vdd具有高电平时，在具有初始状态的非易失性存储单元的读取操作期间，构成图5的非易失性存储器件200中所包括的偏压发生器222的电阻器r和第一n沟道晶体管nm10的等效电阻的电路图。在图6中，与图5中所使用的相同的附图标记或指示符表示相同的元件。

参见图5和图6，如果高电源电压vddh被施加给电源电压线201，则电阻器r的第一电阻rfixed与第一n沟道晶体管nm10的第二电阻rvaried1的比例可以较低，具有大约为“一”的值。在这种情况下，经由第二节点node_c而输出的第一输出电压vddh’可以通过第一电阻rfixed与第二电阻rvaried1的比例以及高电源电压vddh来确定。如果第一电阻rfixed与第二电阻rvaried1的比例大约为一，则第一输出电压vddh’可以大约为高电源电压vddh的一半。如果第一输出电压vddh’被施加给电阻式负载部分221的第四p沟道晶体管pm40的栅极，则被施加在第四p沟道晶体管pm40的栅极与源极之间的电压可以对应于高电源电压vddh与第一输出电压vddh’之差。高电源电压vddh与第一输出电压vddh’之差可以大于第四p沟道晶体管pm40的阈值电压(例如，大约为-0.7伏)的绝对值。因此，第四p沟道晶体管pm40可以导通。

在一个实施例中，如果高电源电压vddh为5伏，则第一电阻rfixed比第二电阻rvaried1可以为2:3。在这种情况下，3伏的第一输出电压vddh’可以经由第二节点node_c输出。如果3v的第一输出电压vddh’被施加给第四p沟道晶体管pm40的栅极，则第四p沟道晶体管pm40的栅极-源极电压vgs可以大约为-2伏。由于第四p沟道晶体管pm40的栅极-源极电压vgs(即，-2伏)低于第四p沟道晶体管pm40的阈值电压(例如，-0.7伏)，因此第四p沟道晶体管pm40可以导通。

图7是图示当高电源电压vddh被施加给非易失性存储器件200时，在具有初始状态的非易失性存储单元210的读取操作期间，构成图5的非易失性存储器件200中所包括的电阻式负载部分221的第三p沟道晶体管pm30和第四p沟道晶体管pm40的等效电阻的电路图。在图7中，与图5中所使用的相同的附图标记或标识符表示相同的元件。

参见图5和图7，当电阻式负载部分221的第四p沟道晶体管pm40导通时，与第三p沟道晶体管pm30相对应的第一电阻式负载元件和与第四p沟道晶体管pm40相对应的第二电阻式负载元件可以并联耦接在电源电压线201与第一节点node_b之间。因此，如果高电源电压vddh被施加给电源电压线201，则电阻式负载部分221可以用等效负载电阻器req1来取代，所述等效负载电阻器req1具有并联耦接在电源电压线201与第一节点b之间的第三p沟道晶体管pm30和第四p沟道晶体管pm40的第一负载电阻值rload1和第二负载电阻值rload2的等效电阻值“rload1//rload2”。如参照图5所述，如果第四p沟道晶体管pm40导通，则第三p沟道晶体管pm30的第一负载电阻值rload1可以大于第四p沟道晶体管pm40的第二负载电阻值rload2。相应地，在这种情况下，等效负载电阻器req1可以具有比第二负载电阻值rload2小的等效负载电阻值“rload1//rload2”。

如果非易失性存储单元210的用作单元晶体管的第一p沟道晶体管pm1具有初始状态，则相比于具有被编程第一p沟道晶体管pm1的非易失性存储单元210，该非易失性存储单元210可以具有较高的第一单元电阻值rcell1。

如参照图2所述，如果电源电压vdd增加，则具有初始状态的非易失性存储单元的单元电阻值(即，与第一单元电阻值rcell1相对应的单元电阻值)可以减小。结果，单元电阻值与电阻式负载部分的固定负载电阻值之差可以减小。这意味着当高电源电压vddh被施加给非易失性存储器件时，具有初始状态的非易失性存储单元的读取裕度可以减小。

然而，在根据本实施例的非易失性存储器件的情况下，当高电源电压vddh被施加给非易失性存储器件200时，等效负载电阻器req1可以具有较低的等效负载电阻值“rload1//rload2”。因此，即使高电源电压vddh被施加给非易失性存储器件200，等效负载电阻值“rload1//rload2”与第一单元电阻值rcell1之差也可以增大以获得具有初始状态的非易失性存储单元210的充足的读取裕度。具体地，即使高电源电压vddh被施加给非易失性存储器件200，相比于电阻式负载部分221的等效负载电阻值“rload1//rload2”，非易失性存储单元210的第一单元电阻值rcell1也可以足够高。因此，第一节点node_b处的输出电压可以具有与高电源电压vddh基本上相同的电平。

如果与高电源电压vddh相对应的输出电压被输入给感测电路230，则第二n沟道晶体管nm20可以导通，而第五p沟道晶体管pm50可以关断。相应地，感测输出信号sa_out可以具有地电压水平。

图8是图示当施加给非易失性存储器件200的电源电压具有低电平时，在具有编程态的非易失性存储单元210的读取操作期间，构成图5的非易失性存储器件200中所包括的偏压发生器222的电阻器r和第一n沟道晶体管nm10的等效电阻的电路图。在图8中，与图5中所使用的相同的附图标记或标识符表示相同的元件。

参见图5和图8，如果低电源电压vddl被施加给电源电压线201，则第一n沟道晶体管nm10的第三电阻rvaried2与电阻器r的第一电阻rfixed的比例可以较高，具有大约为五的值。在这种情况下，经由第二节点node_c而输出的第二输出电压vddl’可以通过第三电阻rvaried2与第一电阻rfixed的比例以及低电源电压vddl来确定。由于第三电阻rvaried2与第一电阻rfixed的比例大约为五，因此第二输出电压vddl’可以具有接近于低电源电压vddl的值。如果第二输出电压vddl’被施加给电阻式负载部分221的第四p沟道晶体管pm40的栅极，则施加在第四p沟道晶体管pm40的的栅极与源极之间的电压可以对应于低电源电压vddl与第二输出电压vddl’之差。低电源电压vddl与第二输出电压vddl’之差可以小于第四p沟道晶体管pm40的阈值电压(例如，大约-0.7伏)的绝对值。因此，第四p沟道晶体管pm40可以关断。

在一个实施例中，如果低电源电压vddl为3伏，则第一电阻rfixed比第三电阻rvaried2可以为1:5。在这种情况下，2.5伏的第二输出电压vddl’可以经由第二节点node_c输出。如果2.5伏的第二输出电压vddl’被施加给第四p沟道晶体管pm40的栅极，则第四p沟道晶体管pm40的栅极-源极电压vgs可以为大约-0.5伏。由于第四p沟道晶体管pm40的栅极-源极电压vgs(即，-0.5伏)的绝对值小于第四p沟道晶体管pm40的阈值电压(例如，-0.7伏)的绝对值，因此第四p沟道晶体管pm40可以关断。

图9是图示当低电源电压vddl被施加给非易失性存储器件200时，在具有编程态的非易失性存储单元210的读取操作期间，构成图5的非易失性存储器件200中所包括的电阻式负载部分221的第三p沟道晶体管pm30和第四p沟道晶体管pm40的等效电阻的电路图。在图9中，与图5中所使用的相同的附图标记或标识符表示相同的元件。

参见图5和图9，当电阻式负载部分221的第四p沟道晶体管pm40关断时，仅与第三p沟道晶体管pm30相对应的第一电阻式负载元件可以耦接在电源电压线201与第一节点node_b之间。即，如果低电源电压vddl被施加给电源电压线201，则电阻式负载部分221可以仅用第一电阻式负载元件来取代，所述第一电阻式负载元件具有与耦接在电源电压线201与第一节点b之间的第三p沟道晶体管pm30的等效电阻值相对应的第一等效负载电阻值rload1。

如果非易失性存储单元210的用作单元晶体管的第一p沟道晶体管pm1具有编程态，则相比于具有初始的第一p沟道晶体管pm1的非易失性存储单元210，该非易失性存储单元210可以具有较低的第二单元电阻值rcell2。

如参照图2所述，如果电源电压vdd降低，则具有编程态的非易失性存储单元的单元电阻值(即，与第二单元电阻值rcell2相对应的单元电阻值)可以增大。结果，单元电阻值与电阻式负载部分的固定负载电阻值之差可以减小。这意味着当低电源电压vddl被施加给非易失性存储器件时，具有编程态的非易失性存储单元的读取裕度减小。

然而，在根据本实施例的非易失性存储器件的情况下，当低电源电压vddl被施加给非易失性存储器件200时，第三p沟道晶体管pm30的等效电阻值(即，第一等效负载电阻值rload1)可以较高。因此，即使低电源电压vddl被施加给非易失性存储器件200，第一等效负载电阻值rload1与第二单元电阻值rcell2之差也可以增大以获得具有编程态的非易失性存储单元210的充足的读取裕度。具体地，即使低电源电压vddl被施加给非易失性存储器件200，相比于非易失性存储单元210的第二单元电阻值rcell2，电阻式负载部分221的第一等效负载电阻值rload1也可以足够高。因此，第一节点node_b处的输出电压可以具有与地电压基本上相同的电平。

如果与地电压相对应的输出电压被输入给感测电路230，则第二n沟道晶体管nm20可以关断，而第五p沟道晶体管pm50可以导通。相应地，感测电路230可以输出具有低电源电压vddl的水平的感测输出信号sa_out。

图10是图示图5中所示的非易失性存储器件200的读取操作裕度作为电源电压vdd的函数的图。在图10中，通过附图标记“301”绘制的数据对应于电阻式负载部分221的等效电阻值与具有初始状态(即，截止态)的非易失性存储单元210的等效电阻值的比例，而通过附图标记“302”绘制的数据对应于电阻式负载部分221的等效电阻值与具有编程态(即，导通态)的非易失性存储单元210的等效电阻值的比例。此外，通过附图标记“303”绘制的数据对应于电阻式负载部分221的等效电阻值与非易失性存储单元210的等效电阻值的临界比例或参考比例(其适用于成功执行读取操作)。

如图10中所示，根据一个实施例，通过附图标记“303”绘制的第三数据线定位于通过附图标记“301”绘制的第一数据线与通过附图标记“302”绘制的第二数据线之间。这意味着无论非易失性存储单元210是处于初始状态还是处于编程态，都可以在电源电压vdd的全部范围中无任何错误地、成功地执行非易失性存储单元210的读取操作。

具体地，第三数据线303被定位为在电源电压vdd的低范围(例如，图10的“c”部分)中距离第二数据线302具有充足的比例差。因此，可以理解为，即使在电源电压vdd的低范围中，也可以无任何错误地执行具有编程态的非易失性存储单元210的读取操作。此外，由于第三数据线303位于第一数据线301之上，因此也可以无任何错误地执行具有初始状态的非易失性存储单元210的读取操作。具体地，在电源电压vdd的高范围中，第二数据线302被定位为距离第三数据线303具有充足的比例差。因此，在电源电压vdd的高范围中也可以无任何错误地执行具有编程态的非易失性存储单元210的读取操作。

此外，在电源电压vdd的高范围(图10的“d”部分)中，第一数据线301被定位为距离第三数据线303具有充足的比例差。这是因为通过非易失性存储器件200的可变电阻式负载部分220的操作，在具有初始状态的非易失性存储单元210的读取操作期间，电阻式负载部分221的等效电阻值因高电源电压vddh而减小，以及在具有初始状态的非易失性存储单元210的读取操作期间，电阻式负载部分221的等效电阻值因低电源电压vddl而增大。

图11是图示根据本公开的另一实施例的非易失性存储器件400的电路图。在图11中，与图5中所使用的相同的附图标记或标识符表示相同的元件。因此，为了避免不必要的重复说明，在本实施例中可以省略或简要提及对与图5中所示的相同元件的描述。

参见图11，非易失性存储器件400可以被配置成包括非易失性存储单元210、可变电阻式负载部分420和感测电路230。可变电阻式负载部分420可以包括电阻式负载部分221和偏压发生器422。电阻式负载部分221可以包括参照图5所描述的第三p沟道晶体管pm30和第四p沟道晶体管pm40。偏压发生器422可以包括电阻器r和多个第一n沟道晶体管nm11至nm1m，其中，“m”表示等于或大于2的自然数。电阻器r与多个第一n沟道晶体管nm11至nm1m可以串联耦接在电源电压线201与地端子之间。第一n沟道晶体管nm11至nm1m中的每个可以具有彼此直接连接的栅极和漏极。因此，第一n沟道晶体管nm11至nm1m中的每个可以具有二极管连接结构。电阻器r可以具有恒定的电阻值，即，固定的电阻值。电阻器r的一个端子可以耦接到电源电压线201，而电阻器r的另一个端子可以耦接到第二节点node_c。第二节点node_c可以耦接到第四p沟道晶体管pm40的栅极。第一n沟道晶体管nm11的漏极可以耦接到第二节点node_c，而第一n沟道晶体管nm11的源极可以耦接到第一n沟道晶体管nm12的漏极。第一n沟道晶体管nm11至nm1m之中的最后的第一n沟道晶体管nm1m的源极可以耦接到地端子。

根据上述的偏压发生器422的配置，因为具有二极管连接结构的第一n沟道晶体管nm11至nm1m串联连接，所以第二节点node_c处的电压可以对应于多个第一n沟道晶体管nm11至nm1m的阈值电压的总和。例如，如果第一n沟道晶体管nm11至nm1m的数量为3且第一n沟道晶体管nm11至nm1m中的每个的阈值电压为+0.7伏，则第二节点node_c处的电压可以不低于+2.1伏。如果第一n沟道晶体管nm11至nm1m的数量增大，则第二节点node_c处的电压也可以增大。如参照图6所述，无论电源电压vdd如何，电阻器r都可以具有恒定的电阻值。与此相反的是，第一n沟道晶体管nm11至nm1m中的每个可以具有根据电源电压vdd而变化的等效电阻值。即，如果电源电压vdd增大，则第一n沟道晶体管nm11至nm1m的总电阻值与电阻器r的固定电阻值的比例可以减小，而如果电源电压vdd降低，则第一n沟道晶体管nm11至nm1m的总电阻值与电阻器r的固定电阻值的比例可以增大。

如果第一n沟道晶体管nm11至nm1m的数量增大，则在特定的电源电压vdd处，第一n沟道晶体管nm11至nm1m的总电阻值与电阻器r的固定电阻值的比例可以增大。这意味着随着第一n沟道晶体管nm11至nm1m的数量增大，用于使在高电源电压vdd处导通的第四p沟道晶体管pm40关断所需的电源电压vdd增大。类似地，随着第一n沟道晶体管nm11至nm1m的数量增大，用于使在低电源电压vdd处关断的第四p沟道晶体管pm40导通所需的电源电压vdd增大。例如，如果第一n沟道晶体管nm11至nm1m的数量为1，则在+5伏的高电源电压vdd处导通的第四p沟道晶体管pm40可以在大约+3.2伏的电源电压vdd处关断，且可以在低于+3.2伏的低电源电压vdd处维持关断态。相比之下，如果多个第一n沟道晶体管nm11至nm1m像本实施例一样串联耦接在第二节点node_c与地端子之间，则在+5伏的高电源电压vdd处导通的第四p沟道晶体管pm40可以在大约+3.5伏的电源电压vdd处关断，且在低于+3.5伏的低电源电压vdd处可以维持关断态。即，根据本实施例，能够使第四p沟道晶体管pm40关断的电源电压vdd的范围可以增大。

图12是图示根据本公开的又一实施例的非易失性存储器件600的电路图。在图12中，与图5中所使用的相同的附图标记或标识符表示相同的元件。因此，为了避免不必要的重复说明，在此实施例中可以省略或简要提及与图5所示的相同元件的描述。

参见图12，非易失性存储器件600可以被配置成包括非易失性存储单元210、可变电阻式负载部分620和感测电路230。可变电阻式负载部分620可以包括电阻式负载部分621和偏压发生器222。电阻式负载部分621可以包括第一电阻式负载元件rlarge、第二电阻式负载元件rsmall和开关晶体管pm45。偏压发生器222可以包括第一n沟道晶体管nm10和电阻器r。第一电阻式负载元件rlarge可以对应于第一负载电阻器，而第二电阻式负载元件rsmall可以对应于第二负载电阻器。可变电阻式负载部分620的第一电阻式负载元件rlarge可以耦接在电源电压线201与第一节点node_b之间。第二电阻式负载元件rsmall和开关晶体管pm45可以串联耦接在电源电压线201与第一节点node_b之间。因此，第一电阻式负载元件rlarge和第二电阻式负载元件rsmall可以并联耦接到电源电压线201，以及第一电阻式负载元件rlarge和开关晶体管pm45可以并联耦接到第一节点node_b。开关晶体管pm45可以使用p沟道晶体管来实现。开关晶体管pm45的源极和漏极可以分别耦接到第二电阻式负载元件rsmall和第一节点node_b。开关晶体管pm45的栅极可以耦接到偏压发生器222的输出端子(即，第二节点node_c)。第一电阻式负载元件rlarge可以具有比第二电阻式负载元件rsmall的电阻值高的电阻值。

如果开关晶体管pm45关断，则仅第一电阻式负载元件rlarge可以耦接在电源电压线201与第一节点node_b之间，且开路可以设置在第二电阻式负载元件rsmall与第一节点node_b之间。因此，仅第一电阻式负载元件rlarge的负载电阻值可以存在于电源电压线201与第一节点node_b之间。如果开关晶体管pm45导通，则第一电阻式负载元件rlarge和第二电阻式负载元件rsmall可以并联耦接在电源电压线201与第一节点node_b之间。因此，第一电阻式负载元件rlarge和第二电阻式负载元件rsmall的并联电阻值可以存在于电源电压线201与第一节点node_b之间。由于第一电阻式负载元件rlarge与第二电阻式负载元件rsmall并联耦接，因此并联耦接的第一电阻式负载元件rlarge和第二电阻式负载元件rsmall的并联电阻值可以低于第一电阻式负载元件rlarge的电阻值。

如参照图6至图9所述，在电源电压vdd的高范围中，开关晶体管pm45可以通过偏压发生器222的输出电压而导通。因此，在电源电压vdd的高范围中，电源电压线201与第一节点node_b之间的等效电阻值可以较低。相比之下，在电源电压vdd的低范围中，开关晶体管pm45可以通过偏压发生器222的输出电压而关断。因此，在电源电压vdd的低范围中，电源电压线201与第一节点node_b之间的等效电阻值可以较高。相应地，在电源电压vdd的高范围中，电阻式负载部分621的等效负载电阻值与具有初始状态(即，截止态)的非易失性存储单元210的等效单元电阻值的比例可以降低，以改善具有初始状态的非易失性存储单元210的读取裕度。此外，在电源电压vdd的低范围中，电阻式负载部分621的等效负载电阻值与具有编程态(即，导通态)的非易失性存储单元210的等效单元电阻值的比例可以增大，以改善具有编程态的非易失性存储单元210的读取裕度。

图13是图示根据本公开的又一实施例的非易失性存储器件700的电路图。在图13中，与图5中所使用的相同的附图标记或标识符表示相同的元件。因此，为了避免重复说明，在此实施例中将省略或简要提及对与图5中所示的相同元件的描述。

参见图13，非易失性存储器件700可以在非易失性存储单元210的位线bl与电阻式负载部分221的第一节点node_b之间的电连接关系方面与图5至图10的非易失性存储器件200不同。具体地，根据本实施例的非易失性存储器件700还可以包括耦接在位线bl与第一节点node_b之间的第三n沟道晶体管nm30，而非易失性存储器件200的位线bl与第一节点node_b彼此直接连接。位线bl可以耦接到非易失性存储单元210的用作选择晶体管的第二p沟道晶体管pm20的源极。感测输入线702可以耦接到第一节点node_b(即，第三p沟道晶体管pm30和第四p沟道晶体管pm40的漏极)。第三n沟道晶体管nm30可以耦接在位线bl与感测输入线702之间以抑制读取干扰现象。感测放大器使能信号saen可以被输入给第三n沟道晶体管nm30的栅极。第三n沟道晶体管nm30的漏极和源极可以分别耦接到感测输入线702和位线bl。

如果感测放大器使能信号saen被施加给第三n沟道晶体管nm30的栅极以执行读取操作，则第三n沟道晶体管nm30可以导通，且在第三n沟道晶体管nm30的漏极与源极之间可以产生与第三n沟道晶体管nm30的阈值电压相对应的电压差。因此，位线bl的电压可以比感测输入线702的电压低第三n沟道晶体管nm30的阈值电压。

这意味者包括第三n沟道晶体管nm30的本实施例中的施加给位线bl的电压低于图5中所示的实施例中施加给位线bl的电压。因此，在读取操作期间，施加给非易失性存储单元210的用作单元晶体管的第一p沟道晶体管pm10的电压应力可以减小。具体地，如果在读取操作期间施加给非易失性存储器件700的电源电压vdd具有特定电压水平之上的高电平，则第三n沟道晶体管nm30可以抑制读取干扰现象，读取干扰现象为在读取操作期间第一p沟道晶体管pm10被不期望地编程。

根据上述的实施例，在电源电压的高范围中，耦接在电源电压线与位线之间的电阻式负载部分的等效电阻值可以降低，而在电源电压的低范围中，耦接在电源电压线与位线之间的电阻式负载部分的等效电阻值可以增大。因此，甚至在电源电压的宽范围中，都可以改善耦接在位线与地端子之间的存储单元的读取裕度。

以上已经出于说明性的目的而公开了本公开的实施例。本领域技术人员将认识到，在不脱离所附权利要求中所公开的本公开的范围和精神的情况下，各种修改、添加和替代是可能的。