半导体存储装置的制作方法

[相关申请]

本申请享有以日本专利申请2018-218538号(申请日：2018年11月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

实施方式涉及一种半导体存储装置。

背景技术：

mram(magneticrandomaccessmemory，磁性随机访问存储器)是存储信息的存储单元使用具有磁阻效应(magnetoresistiveeffect)的磁性元件的存储装置，且作为以高速动作、大容量、非易失性为特征的下一代存储装置而受到关注。此外，正研究并开发mram作为dram(dynamicrandomaccessmemory，动态随机访问存储器)或sram(staticrandomaccessmemory，静态随机访问存储器)等易失性存储器的替代品。这种情况下，理想的是以与dram及sram相同的规格使mram动作，以便控制开发成本并顺利地进行替代。

技术实现要素：

实施方式提供一种高品质的半导体存储装置。

实施方式的半导体存储装置具备：存储区域，具备多个存储单元；及第1电路，计算检测出错误的存储单元的错误率，在所述错误率低于第1值且高于第2值的情况下，对所述存储单元进行恢复处理。

附图说明

图1是表示实施方式的存储器系统的图。

图2是表示实施方式的存储器系统的组的图。

图3是表示循环(写入动作的次数)与ber(biterrorratio，比特差错率)的关系的图。

图4是表示膜的充电相关的循环(写入动作的次数)与ber的关系的图。

图5是表示实施方式的存储器系统的恢复处理的流程图。

具体实施方式

以下，参照附图对实施方式进行说明。进行该说明时，在所有图中，对共通的部分标附共通的参照符号。

＜1＞实施方式

＜1-1＞存储器系统

首先，对实施方式的存储器系统进行说明。如图1所示，存储器系统具备半导体存储装置1及主机(或存储器控制器)2。本实施方式的半导体存储装置1例如为自旋转移矩型磁阻随机访问存储器(spintransfertorquemagnetoresistiverandomaccessmemory，stt-mram)。

如图1所示，半导体存储装置1具备存储核心11、周边电路12。

存储核心11具备进行数据存储的多个存储单元。

周边电路12对存储核心11进行数据写入、及数据读出等。周边电路12具备用以接收指令、地址、及数据等的焊垫部。焊垫部具备多个焊垫。周边电路12经由焊垫部及控制信号线cnt而与主机2连接。此外，周边电路12经由焊垫部及指令/地址线ca＜n：0＞而与主机2连接。此外，周边电路12经由焊垫部及数据线dq＜m：0＞而与主机2连接。n及m为自然数。

控制信号线cnt用于控制信号的收发。控制信号包含时钟信号ck/ckb、时钟使能信号cke及芯片选择信号cs。指令/地址线ca＜n：0＞用于指令及地址的收发。dq＜m：0＞用于半导体存储装置1与主机2之间的数据收发。

另外，控制信号线cnt、指令/地址线ca＜n：0＞、及数据线dq＜m：0＞分别地，可为包含引脚的配线，也可为引脚本身。

＜1-2＞半导体存储装置

使用图1对半导体存储装置1进行说明。

＜1-2-1＞存储核心

对半导体存储装置1的存储核心11进行说明。存储核心11具备存储区域20、行解码器21、及列解码器22。存储区域20具备(j+1)个组bk0～bkj。j为自然数。例如，这些组bk0～bkj能够独立地活用。另外，在不将组bk0～bkj各自区分的情况下，简称为组bk。

行解码器21例如对组地址ba＜x：0＞、及行地址r＜y：0＞进行解码，所述组地址ba＜x：0＞选择组bk0～bkj中的一个，所述行地址r＜y：0＞用于选择所选择的组内的行。

列解码器22例如对列地址c＜z：0＞进行解码，所述列地址c＜z：0＞用于选择存储区域20内的列。

＜1-2-2＞周边电路

对半导体存储装置1的周边电路12进行说明。如图1所示，周边电路12具备第1数据锁存电路23、控制电路24、指令锁存电路25、地址锁存电路26、ecc(errorcorrectingcode，纠错码)电路27、mux(复用器)28、延迟电路29、栅极电路30、第2数据锁存电路31、及比较器32。

第1数据锁存电路23暂时存储经由数据线dq＜m：0＞从主机2输入的输入数据、或从所选择的组读出的输出数据。输入数据被写入所选择的组的存储单元内。

控制电路24基于来自主机2的时钟使能信号cke、芯片选择信号cs、及指令cmd，来控制半导体存储装置1的动作。

指令锁存电路25经由指令/地址线ca＜n：0＞而从主机2接收指令cmd，并暂时存储这些指令cmd。指令cmd被发送到控制电路24及ecc电路27。

地址锁存电路26接收地址add。地址锁存电路26将地址add中的组地址及行地址r＜y：0＞发送到行解码器21，将列地址c＜z：0＞发送到列解码器22。

ecc电路27在数据的写入时，产生针对第1数据锁存电路23内要写入的数据的奇偶校验位(错误校正码)，并将奇偶校验位附加到要写入的数据。附加有奇偶校验位的数据被写入存储单元阵列内。

此外，ecc电路27在数据的读取动作时，对从存储单元阵列输出到第1数据锁存电路23的数据实施错误校正处理。ecc电路27通过使用奇偶校验位的错误校正处理检查来自存储单元阵列的数据内是否存在错误。ecc电路27在检测出数据错误的情况下，对检测出的错误进行校正。另外，ecc电路27也可设置在存储区域20(组bk)内。

此外，ecc电路27在判定存在错误时，输出“h(high)”电平的错误检测信号det。此外，ecc电路27在判定不存在错误时，输出“l(low)”电平的错误检测信号det。

延迟电路29使数据读出时所使用的地址延迟，而进行时序调整。

mux电路28将来自ecc电路27的数据与经由延迟电路29而获得的地址合并。该地址为与数据的读出对应的地址。

栅极电路30当从ecc电路接收“h”电平的错误检测信号det时，将利用mux电路28合并的数据及地址传送到第2数据锁存电路。

第2数据锁存电路31存储失效位的地址及数据。此外，第2数据锁存电路31存储恢复处理的次数n、错误率(也记作ber(biterrorrate))p作为计数值。另外，恢复处理是指向存储单元写入随机值的动作。此外，错误率是指每个存储单元的错误发生率。

比较器32存储有恢复处理的次数n、或错误率p相关的阈值，与第2数据锁存电路31中存储的恢复处理的次数、或错误率进行比较。

＜1-2-3＞组bk

接下来，使用图2对存储区域20的组bk进行说明。组bk具备读出放大器/写入驱动器(sa/wd)20b、页面缓冲器20c及存储单元阵列20a。

读出放大器/写入驱动器20b配置在存储单元阵列20a的位线方向上。读出放大器/写入驱动器20b具备读出放大器及写入驱动器。读出放大器通过侦测与位线bl连接且与选择字线wl连接的存储单元mc中流通的电流，而读出存储单元mc中存储的数据。写入驱动器通过对与位线bl连接且与选择字线wl连接的存储单元mc中流通电流而写入数据。而且，读出放大器/写入驱动器20b基于来自控制电路24的控制信号，而控制位线bl及源极线sl。读出放大器/写入驱动器20b与数据线dq之间的数据收发经由数据锁存电路23进行。

页面缓冲器20c暂时保持从存储单元阵列20a读取的数据或从主机2接收的写入数据。向存储单元阵列20a的数据写入以多个存储单元晶体管单位(页面单位)进行。如此，将一次性写入存储单元阵列20a的单位称为“页面”。此外，本实施方式的页面缓冲器20c设置在每个组bk，具有能够暂时存储组bk的所有页面的数据程度的存储容量。

在向存储单元阵列20a写入数据的情况下，主机2将表示写入目的地的页面地址及写入数据与写入指令一起发送到半导体存储装置1。控制电路24将从主机2接收的写入数据存储到页面缓冲器20c，向页面地址中指定的存储单元mc写入页面缓冲器20c内的写入数据。

此外，在从存储单元阵列20a读出数据的情况下，主机2将表示读出目的地的页面地址与读出指令一起发送到半导体存储装置1。控制电路24从页面地址中指定的存储单元mc向页面缓冲器20c读出数据。

存储单元阵列20a是多个存储单元mc呈矩阵状排列而构成。在存储单元阵列20a中配设多个字线wl0～wli－1、多个位线bl0～blj－1、及多个源极线sl0～slj－1。在1条字线wl上连接存储单元阵列20a的一行，在由1条位线bl及1条源极线sl构成的1对线上连接存储单元阵列20a的一列。

存储单元mc包括磁阻效应元件(mtj(magnetictunneljunction)元件)40、及选择晶体管41。选择晶体管41例如由n沟道mosfet(metal-oxide-semiconductorfield-effecttransistor,金属-氧化物半导体场效应晶体管)构成。

mtj元件40的一端与位线bl连接，另一端与选择晶体管41的漏极(源极)连接。选择晶体管41的栅极与字线wl连接，源极(漏极)与源极线sl连接。

另外，所述组bk的构成是一个例子，组bk也可为此外的构成。

＜1-3＞位故障

就耐久性(endurance，重写寿命)的观点来说，mram的位故障如图3所示，主要分为三种类型：“硬击穿”、“软错误”、及“膜的充电”。在图3中，示出了循环(写入动作的次数)与ber的关系。

“硬击穿”是指当超过某周期(例如1e7次)时存储单元内的膜被破坏而错误率成为1的不会恢复的不可逆的位故障。

“软错误”是指错误率相对于循环是固定(例如0.01)的位故障。

“膜的充电”是指如图4所示，即使错误率增加，通过对存储单元施加追加应力(y次循环)或忽略而使错误率恢复(降低)的可逆的位故障。“膜的充电”的错误率例如高于0.01且低于1。

膜的充电倾向于在比硬击穿更早的阶段(例如x(＜1e7)次)发生。因此，芯片的耐久性因该膜的充电现象而受到速度限制。

因此，在本实施方式中，对引起膜的充电的存储单元积极地实施促进恢复的处理。

＜1-4＞动作

接下来，使用图5对本实施方式的存储器系统的恢复处理进行说明。

[s101]

从主机2对半导体存储装置1发来读出要求后，在地址锁存电路26中存储读出对象的地址。例如该读出以页面单位进行。

[s102]

地址锁存电路26中存储的地址被传送到行解码器21、列解码器22、及延迟电路29，控制电路24基于地址锁存电路26中存储的地址，进行来自存储区域20的数据的读出动作。

[s103]

从存储区域20读出的数据(读出数据)被传送到ecc电路27。ecc电路27对读出数据判定有无错误。

ecc电路27在判定读出数据无错误的情况下(s103，否)，输出“l”电平的错误检测信号det及读出数据。栅极电路30接收“l”电平的错误检测信号det，由此不会将来自mux电路28的数据传送到第2数据锁存电路31。此外，读出数据被存储到第1数据锁存电路23。

[s104]

ecc电路27在判定读出数据存在错误的情况下(s103，是)，输出“h”电平的错误检测信号det，并对读出数据的错误进行校正。ecc电路27当对读出数据的错误进行校正时，向第1数据锁存电路23及mux电路28传送校正后的读出数据。

[s105]

mux电路28将校正后的读出数据与经由延迟电路29供给的读出数据的读出中使用的地址合并。而且，mux电路28将校正后的读出数据及地址供给到栅极电路30。

栅极电路30接收“h”电平的错误检测信号det，由此将校正后的读出数据及地址供给到第2数据锁存电路31。

由此，彼此关联的校正后的读出数据及地址被存储到第2数据锁存电路31。

[s106]

控制电路24判定半导体存储装置1是否为对存储区域20无读写命令的停用时点。

[s107]

控制电路24在判定半导体存储装置1为停用时点时(s106，是)，对第2数据锁存电路31中存储的地址进行多次(例如100次)写入及读出动作。

具体来说，对具有错误的地址进行写入，并对进行了写入的地址进行读出，利用ecc电路27判定有无错误。控制电路24通过重复进行多次该动作，来计算该地址相关的错误率p。另外，算出错误率p后，控制电路24将错误率p存储到第2数据锁存电路31。

[s108]

比较器32判定第2数据锁存电路31中存储的错误率p是否小于比较器32中存储的第1阈值。具体来说，比较器32判定错误率p是否小于1。比较器32在判定错误率p为1的情况下(s108，否)，判定对应的存储单元发生了“硬击穿”，而结束本动作。其原因在于：如上所述，发生“硬击穿”后，该存储单元不会恢复。

[s109]

比较器32在判定错误率p小于1的情况下(s108，是)，判定第2数据锁存电路31中存储的错误率p是否大于比较器32中存储的第2阈值。具体来说，比较器32判定错误率p是否高于0.01。比较器32在判定错误率p为0.01以下的情况下(s109，否)，判定对应的存储单元已恢复，而结束本动作。

[s110]

控制电路24在判定错误率p高于0.01的情况下(s109，是)，将恢复处理用的地址从第2数据锁存电路31传送到地址锁存电路26。基于该地址，对错误的存储单元实施随机写入处理(恢复处理)。作为该恢复处理，例如为1e3～1e6次左右的写入处理。该次数能够适当变更。此外，成为恢复处理对象的是包含读出地址、也就是说发生错误的存储单元的多个存储单元。

另外，恢复处理后，控制电路24将恢复处理次数n存储到第2数据锁存电路31。

[s111]

比较器32在恢复处理后，判定恢复处理次数n是否小于比较器32中存储的第3阈值。比较器32在恢复处理次数n超过第3阈值的情况下(s110，否)，结束动作。比较器32在恢复处理次数n为第3阈值以下的情况下(s110，是)，重复进行s106。

＜1-5＞效果

根据所述实施方式，设置存储失效信息(地址、数据)的存储区域(第2数据锁存电路)，参考该信息，在存储器停用的时点，对故障位积极地进行写入处理，而使故障恢复。膜的充电具有与软错误相比错误率较高而与硬击穿相比错误率较低的特征。因此，利用ecc等检测在读出时发生故障的存储单元，并重复进行写入及读出，例如，在错误率p为0.01＜p＜1时，视作膜的充电，对故障位重复进行恢复处理(1e3～1e6循环程度的追加写入)直到该p下降至p＜0.01。而且，在判定已恢复的情况下(p＜0.01)、在处理中完全坏掉的情况下(p＝1)、在合计恢复处理次数n超过上限的情况下(n＞10^7循环)结束恢复处理。

＜2＞变化例等

另外，在所述实施方式中，成为恢复处理对象的是包含读出单位、也就是说发生错误的存储单元的多个存储单元。换句话说，对未发生错误的存储单元也进行恢复处理。但是，也可仅对发生错误的存储单元进行恢复处理。

具体来说，ecc电路27检测出错误时，产生位掩蔽信号，该位掩蔽信号仅允许错误校正单位的存储单元中已发生错误的存储单元的写入。该位掩蔽信号是指用于不对对象存储单元进行写入动作的信号。将不对存储单元进行写入表达为“掩蔽”等。

ecc电路27在错误校正后，将位掩蔽信号与校正后的数据一起供给到mux电路28。

mux电路28与所述实施方式同样地将校正后的数据与校正后的数据相关的地址合并，进一步将位掩蔽信号也合并。而且，mux电路28将校正后的读出数据、地址及位掩蔽信号供给到栅极电路30。

栅极电路30接收“h”电平的错误检测信号det，由此，将校正后的读出数据、地址及位掩蔽信号供给到第2数据锁存电路31。

由此，彼此关联的校正后的读出数据、地址及位掩蔽信号被存储到第2数据锁存电路31。

而且，恢复处理时，控制电路24能够通过使用位掩蔽信号，禁止对未检测出错误的存储单元进行恢复处理。

因此，能够抑制针对未检测出错误的存储单元的多余的写入应力。

所述各实施方式所示的组的构成是一个例子，可进行各种变更。例如，存储单元阵列也可为如下构造：通过1条位线bl与1条字线wl的组，利用双端子型的具有开关功能的开关元件代替所述三端子型的选择晶体管来选择1个存储单元。

应用于实施方式的半导体存储装置的标准可为lpddr(lowpowerdoubledatarate，低功耗双倍速率)及ddr(doubledatarate，双倍速率)等的jedec存储器标准，也可为不基于特定的标准的存储器。

在所述各实施方式中，作为半导体存储装置，列举使用磁阻效应元件的mram为例进行了说明，但并不限定于此，可不限于易失性存储器、非易失性存储器而应用于各种半导体存储装置。此外，也可应用于与mram同种的电阻变化存储器、例如reram(resistiverandomaccessmemory，阻变存储器)、pcram(phase-changerandomaccessmemory，相变随机访问存储器)等。

以上，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，可在不脱离其主旨的范围内实施各种变化。而且，所述实施方式包含各种阶段的发明，可通过将所揭示的构成要件适当组合来获得各种发明。例如，即便从所揭示的构成要件删除若干构成要件，只要可获得特定效果，则可作为发明获得。

[符号的说明]

1半导体存储装置

2主机

11存储核心

12周边电路

20存储区域

20a存储单元阵列

20b读出放大器/写入驱动器

20c缓冲器

21行解码器

22列解码器

23数据锁存电路

24控制电路

25指令锁存电路

26地址锁存电路

27ecc电路

28mux电路

29延迟电路

30栅极电路

31数据锁存电路

32比较器

40mtj元件

41选择晶体管