半导体存储器件及其操作方法与流程

相关申请的交叉引用

本申请要求2018年11月7日提交的申请号为10-2018-0135862的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

本发明的各种实施例涉及半导体设计技术，以及更具体地，涉及用于基于数据选通信号而输入和输出数据的同步存储器件。

背景技术：

由于同步存储器件的写入操作或读取操作同步于数据选通信号dqs而执行，因此在没有输入数据选通信号dqs的情况下，同步存储器件不能正确地执行这种操作。

在晶片级测试(晶片测试)中，提供与测试每个芯片所需的焊盘(或引脚)电接触的探针卡，以同时测试每个晶片的多个芯片。随着测试每个芯片所需的焊盘数量减少，一次测试的芯片数量增加，从而提高了测试效率。此外，随着测试每个芯片所需的焊盘数量减少，测试参数可以随着用于与测试每个芯片所需的焊盘接触的探针卡的制造成本的降低而减少。然而，在晶片测试中，必须使用dqs焊盘来测试同步存储器件的写入操作或读取操作，这导致测试效率降低、探针卡的制造成本增加以及更多的测试参数。

技术实现要素：

本发明的实施例针对一种能够在不通过dqs焊盘接收数据选通信号的情况下进行测试的半导体存储器件，以及用于操作所述半导体存储器件的方法。

根据本发明的一个实施例，一种半导体存储器件包括：内部电路；写入控制电路，其适用于：在正常写入操作期间基于写入选通信号来将写入数据写入内部电路，并且在测试写入操作期间基于读取选通信号来将测试数据写入内部电路；以及读取控制电路，其适用于：在正常读取操作或测试读取操作期间，产生读取选通信号以及将该读取选通信号与从内部电路读取的读取数据一起输出，并且在测试写入操作期间，产生读取选通信号以及向写入控制电路提供该读选通信号。

根据本发明的另一个实施例，一种用于操作半导体存储器件的方法包括：在正常写入操作期间，基于写入选通信号来将写入数据写入内部电路；在正常读取操作期间，产生读取选通信号以及将该读取选通信号与从内部电路读取的读取数据一起输出；在测试写入操作期间，产生并输出读取选通信号，以及基于读取选通信号来将测试数据写入内部电路；以及在测试读取操作期间，产生读取选通信号以及将所述读取选通信号与从内部电路读取的读取数据一起输出。

根据本发明的另一个实施例，一种半导体存储器件包括：内部电路；写入控制电路，其适用于：基于读取选通信号来将数据储存到内部电路中；以及读取控制电路，其适用于：向写入控制电路提供读取选通信号，同时掩蔽数据使能信号，所述数据使能信号用于从内部电路读出数据，其中，在从写入命令被输入开始经过写入延时以及第一时间和第二时间之后，读取控制电路提供所述读取选通信号，其中，第一时间表示时钟与写入选通信号之间的偏斜(skew)，以及其中，第二时间表示时钟与读取选通信号之间的偏斜。

附图说明

图1a和图1b是示出同步存储器件的写入操作和读取操作的时序图。

图2是示出根据本发明的一个实施例的同步存储器件的框图。

图3是示出诸如图2中所示的选通输入/输出电路的框图。

图4是示出诸如图2中所示的读取控制电路的框图。

图5是示出诸如图4中所示的输出控制电路的框图。

图6a和图6b分别是诸如图5中所示的测试信号发生器的电路图和操作波形图。

图7a和图7b分别是诸如图5中所示的选通控制器的电路图和操作波形图。

图8a和图8b是诸如图5中所示的数据输出掩蔽电路的电路图。

图9是示出诸如图4中所示的数据输出电路的框图。

图10是示出诸如图9中所示的数据输出组件的电路图。

图11a和图11b是根据本发明的一个实施例的读取控制电路的操作波形图。

图12是示出诸如图2中所示的写入控制电路的框图。

图13是示出诸如图12中所示的时钟控制器的框图。

图14是示出诸如图13中所示的测试延迟反映器(testdelayreflector)的电路图。

图15是示出根据本发明的一个实施例的同步半导体器件的测试写入操作的时序图。

具体实施方式

下面参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，因此不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。此外，在整个说明书中，对“实施例”、“另一实施例”等的引用不一定仅针对一个实施例，并且对任何这样的短语的不同引用不一定是相同的实施例。

下面参考附图描述同步存储器件的写入操作和读取操作。将写入延时wl和读取延时rl为2tck(即，wl2和rl2)并且突发长度为16的情况作为示例来描述。然而，本发明不限于该特定配置。相反，本发明的概念适用于任何合适的写入延时和读取延时。

图1a是示出同步存储器件的写入操作的时序图。在图1a中，写入命令wt和cas信号cas2以设定间隔(例如，2tck)被输入，所述cas信号cas2是基于列的命令。此外，假设写入延时wl2在写入操作开始之后的1tck后开始。

参考图1a，在写入操作期间，写入命令wt可以与时钟clk一起从外部控制器输入到存储器件，并且cas信号cas2可以在此后的2tck后被输入。写入延时wl2在cas信号cas2被输入之后的1tck后开始。当在写入延时wl2完成之后经过第一时间tdqss时，写入选通信号wdqs可以被输入。在输入写入选通信号wdqs之后经过选通数据裕度tdqs2dq之后，写入数据din可以被输入。这里，根据jedec标准，第一时间tdqss可以被定义为“写入命令对第一选通信号dqs的锁存转换”，并且它可以表示在写入操作期间在时钟与写入选通信号之间的偏斜。选通数据裕度tdqs2dq可以是选通信号dqs被提供给锁存器的路径的延迟时间，该锁存器用于通过延迟电路在定时裕度内锁存数据dq，并且选通数据裕度tdqs2dq可以被定义为所述选通信号与所述数据之间的偏斜。

图1b是示出同步存储器件的读取操作的时序图。在图1b中，当读取命令rd和cas信号cas2(其是基于列的命令)以设定间隔(例如，2tck)被输入时，读取操作开始。此外，假设读取延时rl2在读取操作开始之后的1tck后开始。

参考图1b，在读取操作期间，读取命令rd可以与时钟clk一起从外部控制器输入到存储器件，并且cas信号cas2可以在此后的2tck后被输入。因此，单元数据(未示出)可以从存储器件的存储单元区域被读取并被发送到全局输入/输出线gio。读取延时rl2在cas信号cas2被输入之后的1tck后开始。当在读取延时rl2完成之后经过第二时间tdqsck时，读取选通信号rdqs可以被产生并被提供给外部控制器。在读取选通信号rdqs被输入之后经过选通数据裕度tdqs2dq之后，被发送到全局输入/输出线gio的单元数据可以被读取并作为读取数据dout被输出到外部控制器。这里，根据jedec标准，第二时间tdqsck可以被定义为“从ck/ck开始的dqs输出访问时间”，并且它可以表示在读取操作期间在时钟与读取选通信号之间的偏斜。

如上所述，在从写入命令wt被输入时开始经过写入延时wl2和第一时间tdqss之后，同步存储器件可以同步于写入选通信号wdqs来接收写入数据din。此外，在从读取命令rd被输入时开始经过读取延时rl2和第二时间tdqsck之后，同步存储器件可以同步于读取选通信号rdqs来输出读取数据dout。

在同步存储器件的晶片测试中，必须使用dqs焊盘来测试同步存储器件的写入操作和读取操作。特别是，在写入操作的测试期间，写入选通信号wdqs被连续地输入以重复地输入测试数据，这降低了测试效率。

下面描述可以在晶片测试期间在不通过dqs焊盘接收写入选通信号wdqs的情况下进行测试的半导体存储器件。

图2是示出根据本发明的一个实施例的同步存储器件100的框图。图3是示出图2中所示的选通输入/输出电路110的框图。

参考图2，同步存储器件100可以包括多个数据焊盘dq0至dq7、差分选通焊盘dqs和dqsb、选通输入/输出电路110、读取控制电路120、写入控制电路130和内部电路140。同步存储器件100还可以包括：地址/命令焊盘、时钟焊盘、用于对通过地址/命令焊盘输入的地址/命令信号进行解码的命令解码器以及用于缓冲通过时钟焊盘输入的时钟的时钟缓冲器。然而，为了集中于本发明，没有详细描述这些其他元件。

在测试模式信号tm被使能时写入命令wt被输入的情况可以被定义为“测试写入操作”，而在测试模式信号tm被使能时读取命令rd被输入的情况可以被定义为“测试读取操作”。此外，在测试模式信号tm被禁止时写入命令wt被输入的情况可以被定义为“正常写入操作”，而在测试模式信号tm被禁止时读取命令rd被输入的情况可以被定义为“正常读取操作”。写入操作可以包括测试写入操作和正常写入操作，而读取操作可以包括测试读取操作和正常读取操作。

数据焊盘dq0至dq7可以在写入操作期间将从外部控制器(未示出)输入的写入数据din<7:0>发送到写入控制电路130，并且数据焊盘dq0至dq7可以在读取操作期间将从读取控制电路120提供的读取数据dout<7:0>输出到外部控制器。在测试写入操作期间输入的写入数据din<7:0>可以被定义为“测试数据din<7:0>”。

差分选通焊盘dqs和dqsb可以在写入操作期间将从外部控制器输入的差分选通信号发送到选通输入/输出电路110，并且差分选通焊盘dqs和dqsb可以将从选通输入/输出电路110提供的差分选通信号输出到外部控制器。

参考图3，选通输入/输出电路110可以包括：比较器112，其用于将通过差分选通焊盘dqs和dqsb提供的差分选通信号进行比较以产生写入选通信号wdqs；以及缓冲器114，其用于缓冲从读取控制电路120提供的读取选通信号rdqs以产生差分选通信号。比较器112还可以通过将由缓冲器114产生的差分选通信号进行比较来产生写入选通信号wdqs。

返回参考图2，在正常写入操作期间，写入控制电路130可以基于写入选通信号wdqs来将写入数据din<7:0>写入内部电路140。在测试写入操作期间，写入控制电路130可以基于读取选通信号rdqs来将测试数据din<7:0>写入内部电路140。在正常写入操作期间，在从写入命令wt被输入时开始经过写入延时wl2和第一时间tdqss之后，写入控制电路130可以控制写入数据din<7:0>被写入内部电路140。第一时间tdqss可以对应于时钟clk与写入选通信号wdqs之间的偏斜。在测试写入操作期间，在从写入命令wt被输入时开始经过写入延时wl2、第一时间tdqss和第二时间tdqsck之后，写入控制电路130可以控制测试数据din<7:0>被写入内部电路140。第二时间tdqsck可以对应于时钟与读取选通信号rdqs之间的偏斜。

在正常读取操作或测试读取操作期间，读取控制电路120可以产生读取选通信号rdqs并且将读取选通信号rdqs与从内部电路140读取的读取数据dout<7:0>一起输出。此外，在测试写入操作期间，读取控制电路120可以产生读取选通信号rdqs并向写入控制电路130提供读取选通信号rdqs，并且读取控制电路120可以通过掩蔽数据使能信号ioen_in来控制读取数据dout<7:0>不被读出。数据使能信号ioen_in可以使读取数据dout<7:0>能够输出。当激活命令(例如，读取命令rd或写入命令wt)被输入时，数据使能信号ioen_in可以被使能为逻辑高电平。在写入控制电路130中使用的时钟clk以及在读取控制电路120和内部电路140中使用的时钟clk可以具有设定的延迟值，该延迟值可以是预定的。

在写入操作期间，内部电路140可以将从写入控制电路130提供的写入数据din<7:0>或测试数据din<7:0>储存到由地址add指定的存储单元(未示出)中。在读取操作期间，内部电路140可以从由地址add指定的存储单元读取读取数据dout<7:0>，并向读取控制电路120提供读取数据dout<7:0>。

如下所述执行根据本发明的实施例的写入操作和读取操作。

首先，在正常写入操作期间，写入数据din<7:0>和差分选通信号可以与写入命令wt和时钟clk一起从外部控制器输入到存储器件100。选通输入/输出电路110可以基于差分选通信号来产生写入选通信号wdqs。写入控制电路130可以响应于写入选通信号wdqs而锁存被串行输入的写入数据din<7:0>，响应于时钟clk而对被锁存的数据执行串并转换以产生并行数据，以及将并行数据输出到内部电路140作为单元数据cdata。发送到内部电路140的单元数据cdata可以被储存在由地址add指定的存储单元中。

在正常读取操作期间，读取命令rd和时钟clk可以从外部控制器提供给存储器件100。内部电路140可以从由地址add指定的存储单元读取单元数据cdata，并将单元数据cdata发送到读取控制电路120。读取控制电路120可以同步于时钟clk来对单元数据cdata执行并串转换，并且通过数据焊盘dq0至dq7输出读取数据dout<7:0>。选通输入/输出电路110可以缓冲从读取控制电路120提供的读取选通信号rdqs以产生差分选通信号，并且通过差分选通焊盘dqs和dqsb外部地输出差分选通信号。

测试读取操作可以与正常读取操作基本相同。

在测试写入操作期间，测试模式信号tm、写入命令wt和时钟clk可以从外部控制器输入存储器件100。这里，外部控制器可以不向存储器件100提供写入选通信号wdqs。相反，读取控制电路120可以基于测试模式信号tm和写入命令wt来产生读取选通信号rdqs，并且向写入控制电路130提供读取选通信号rdqs。这里，读取控制电路120可以通过掩蔽数据使能信号ioen_in来控制读取数据dout<7:0>不被读出，所述数据使能信号ioen_in使读取数据dout<7:0>能够输出。写入控制电路130可以响应于读取选通信号rdqs来锁存从控制器串行输入的测试数据din<7:0>，响应于时钟clk来对被锁存的数据执行串并转换以产生并行数据，然后向内部电路140提供并行数据作为单元数据cdata。发送到内部电路140的单元数据cdata可以被储存在由地址add指定的存储单元中。

根据本发明的一个实施例，在测试写入操作期间，由于在与读取操作相关的电路(即，读取控制电路120)中产生读取选通信号rdqs，因此表示时钟与读取选通信号rdqs之间的偏斜的第二时间tdqsck被反映在读取选通信号rdqs上。另一方面，控制器可以根据表示时钟clk与写入选通信号wdqs之间的偏斜的第一时间tdqss来发送测试数据din<7:0>。因此，为了在读取操作和写入操作期间消除或最小化偏斜，读取控制电路120可以根据第一时间tdqss来产生读取选通信号rdqs，并且写入控制电路130可以根据第二时间tdqsck来接收测试数据din<7:0>。

根据本发明的一个实施例，在测试写入操作期间，写入控制电路130可以不从外部控制器接收写入选通信号wdqs，而是基于内部产生的读取选通信号rdqs来接收测试数据din<7:0>。因此，由于在晶片测试期间不使用dqs焊盘，所以一次要测试的芯片的数量可以增多，这可以导致提高的测试效率。

图4是示出图2中所示的读取控制电路120的框图。

参考图4，读取控制电路120可以包括输出控制电路210、时钟延迟电路230和数据输出电路240。

输出控制电路210可以基于测试模式信号tm、读取命令rd、写入命令wt、时钟clk和数据使能信号ioen_in来产生选通使能信号ltoe_out和最终数据使能信号ioen_out。输出控制电路210可以基于读取命令rd来将选通使能信号ltoe_out使能，并且还可以在测试模式信号tm被使能时基于写入命令wt来将选通使能信号ltoe_out使能。此外，输出控制电路210可以在测试模式信号tm被使能时基于写入命令wt、通过掩蔽数据使能信号ioen_in使其不被使能来输出最终数据使能信号ioen_out。在本说明书的上下文中，数据使能信号ioen_in和最终数据使能信号ioen_out是被使能为逻辑高电平的高激活信号，而选通使能信号ltoe_out是被使能为逻辑低电平的低激活信号。然而，本发明不限于此，并且每个信号可以被实现为低激活信号或高激活信号。

当选通使能信号ltoe_out被使能时，时钟延迟电路230可以通过延迟时钟clk的相位来产生第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk。

数据输出电路240可以通过将第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk组合来产生读取选通信号rdqs，基于最终数据使能信号ioen_out和第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk来对单元数据cdata执行并串转换，以及将转换后的单元数据cdata输出作为读取数据dout<7:0>。

图5是示出图4中所示的输出控制电路210的框图。

参考图5，输出控制电路210可以包括测试信号发生器212、初步信号发生器(preliminarysignalgenerator)214、选通控制器216和数据输出掩蔽器218。

测试信号发生器212可以基于测试模式信号tm、写入命令wt和时钟clk来产生第一测试信号twt和第二测试信号twt_ck。当在测试模式信号tm被使能的情况下写入命令wt被输入时，测试信号发生器212可以将第一测试信号twt使能并且通过基于时钟clk将写入延时wl2和第一时间tdqss反映到第一测试信号twt中来将第二测试信号twt_ck使能。在下文中，可以假设第一测试信号twt和第二测试信号twt_ck是低激活信号。

当读取命令rd被输入时，初步信号发生器214可以基于时钟clk来将初步使能信号ltoe_in使能。当读取命令rd被输入时，初步信号发生器214可以基于时钟clk而在读取延时rl2之后将初步使能信号ltoe_in使能。这里，当读取命令rd和cas信号cas2以2tck的间隔被输入并且读取延时rl2在cas信号cas2被输入之后的1tck后开始时，初步信号发生器214可以在从读取命令rd被使能时开始经过读取延时rl2和3tck之后将初步使能信号ltoe_in使能。然而，这仅是一个示例；本发明不限于该特定配置。此外，对于随后的讨论，初步选通使能信号ltoe_in是低激活信号。

选通控制器216可以基于第二测试信号twt_ck和初步使能信号ltoe_in来产生选通使能信号ltoe_out。当第二测试信号twt_ck与初步使能信号ltoe_in之间的一个被使能时，选通控制器216可以将选通使能信号ltoe_out使能。

数据输出掩蔽器218可以基于第一测试信号twt来选择性地掩蔽数据使能信号ioen_in。当第一测试信号twt被使能时，数据输出掩蔽器218可以通过掩蔽数据使能信号ioen_in而输出被禁止为逻辑低电平的最终数据使能信号ioen_out，而当第一测试信号twt被禁止时，可以将数据使能信号ioen_in输出作为最终数据使能信号ioen_out。

图6a和图6b分别是图5中所示的测试信号发生器212的电路图和操作波形图。

参考图6a，测试信号发生器212可以包括第一逻辑元件2122和延时反映元件2124。

第一逻辑元件2122可以通过对测试模式信号tm和写入命令wt执行与非运算来输出第一测试信号twt。参考图6b，当测试模式信号tm和写入命令wt都处于逻辑高电平时，第一逻辑元件2122可以输出被使能为逻辑低电平的第一测试信号twt。第一逻辑元件2122可以由与非门来实现，如图6a所示，或者由实现了与非门功能的逻辑门的组合来实现。

延时反映元件2124可以基于写入命令wt和时钟clk而将写入延时wl2和第一时间tdqss反映到第一测试信号twt中，并输出第二测试信号twt_ck。参考图6b，在从第一测试信号twt被使能时开始经过写入延时wl2和第一时间tdqss之后，延时反映元件2124可以将第二测试信号twt_ck使能。参考图6b，示出了当写入命令wt和cas信号cas2以2tck的间隔被输入时，写入操作开始，并且在cas信号cas2被输入之后的1tck后，写入延时wl2开始。这里，在从第一测试信号twt被使能时开始经过3tck、写入延时wl2和第一时间tdqss之后，延时反映元件2124可以将第二测试信号twt_ck使能。然而，这仅是一个示例，并且本发明不限于此。

图7a和图7b是图5中所示的选通控制器216的电路图和操作波形图。

参考图7a，选通控制器216可以包括第二逻辑元件2162，其用于对初步使能信号ltoe_in和第二测试信号twt_ck执行与运算，以输出选通使能信号ltoe_out。参考图7b，当第二测试信号twt_ck与初步使能信号ltoe_in之间的一个被使能为逻辑低电平时，第二逻辑元件2162可以输出被使能为逻辑低电平的选通使能信号ltoe_out。第二逻辑元件2162可以通过执行与运算的逻辑门的任意组合来实现。

图8a和图8b是图5中所示的数据输出掩蔽器218的电路图。

参考图8a，数据输出掩蔽器218可以包括第三逻辑元件2182，其用于对第一测试信号twt和数据使能信号ioen_in执行与运算，以输出最终数据使能信号ioen_out。参考图8b，当第一测试信号twt被禁止为逻辑高电平时，第三逻辑元件2182可以将数据使能信号ioen_in输出作为最终数据使能信号ioen_out，并且当第一测试信号twt被使能为逻辑低电平时，可以通过掩蔽数据使能信号ioen_in来输出被禁止为逻辑低电平的最终数据使能信号ioen_out。第三逻辑元件2182可以通过执行与运算的逻辑门的任意组合来实现。

图9是示出图4中所示的数据输出电路240的框图。图10是示出图9中所示的数据输出组件242的电路图。

参考图9，数据输出电路240可以包括数据输出组件242和选通发生器244。

数据输出组件242可以基于最终数据使能信号ioen_out而被激活，基于第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk对单元数据cdata执行并串转换，以及将转换后的单元数据cdata输出作为读取数据dout<7:0>。

参考图10，数据输出组件242可以包括：发送元件2422，其用于基于最终数据使能信号ioen_out来发送第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk；以及串行化元件2424，其用于基于发送元件2422的输出来对单元数据cdata执行并串转换并且输出读取数据dout<7:0>。根据本发明的一个实施例，发送元件2422可以包括多个逻辑元件或逻辑门，它们对最终数据使能信号ioen_out与第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk之中的一个执行与运算。

返回参考图9，选通发生器244可以通过将第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk组合来产生读取选通信号rdqs。这里，由于在时钟信号域(其为clk域)与数据选通信号域(其为dqs域)之间出现交叉，因此选通发生器244可以在读取操作期间具有与第二时间tdqsck一样多的延迟时间，该第二时间tdqsck对应于时钟clk与读取选通信号rdqs之间的偏斜。

下面参考附图的图11a描述读取控制电路120的操作。

图11a是说明根据本发明的一个实施例的读取控制电路120的正常读取操作的波形图。由于测试读取操作基本上类似于正常读取操作，因此省略其详细描述。

参考图11a，在正常读取操作期间，读取命令rd可以与时钟clk一起从外部控制器输入到存储器件，并且cas信号cas2可以在2tck之后输入。结果，可以从存储器件100的存储单元区域读取单元数据cdata。

输出控制电路210的初步信号发生器214可以产生初步使能信号ltoe_in，所述初步使能信号在读取命令rd和cas信号cas2被输入之后的1tck后经过读取延时rl2之后被使能为逻辑低电平。选通控制器216可以基于初步使能信号ltoe_in来将选通使能信号ltoe_out使能为逻辑低电平。数据输出掩蔽器218可以将被使能为逻辑高电平的数据使能信号ioen_in输出作为最终数据使能信号ioen_out。当选通使能信号ltoe_out被使能时，时钟延迟电路230可以通过延迟时钟clk的相位来产生第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk。数据输出电路240的数据输出组件242可以基于最终数据使能信号ioen_out而被使能，基于第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk来对单元数据cdata执行并串转换，以及将转换后的单元数据cdata输出作为读取数据dout<7:0>。选通发生器244可以通过将第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk组合来产生具有与第二时间tdqsck一样多的延迟时间的读取选通信号rdqs。这里，读取数据dout<7:0>可以在从读取选通信号rdqs被输出开始经过选通数据裕度tdqs2dq之后被输出。

如上所述，在正常读取操作或测试读取操作期间，读取控制电路120可以在从读取命令rd和cas信号cas2被输入开始经过读取延时rl2和第二时间tdqsck之后输出读取选通信号rdqs，并且可以在从读取选通信号rdqs被输出时开始经过选通数据裕度tdqs2dq之后读出读取数据dout<7:0>。

图11b是说明根据本发明的一个实施例的读取控制电路120的测试写入操作的波形图。

参考图11b，在测试写入操作期间，测试模式信号tm、写入命令wt和时钟clk可以从外部控制器输入到存储器件100，并且cas信号cas2可以在2tck之后被输入。

输出控制电路210的测试信号发生器212可以通过将第一测试信号twt使能并且基于时钟clk将写入延时wl2和第一时间tdqss反映到第一测试信号twt中来产生第二测试信号twt_ck。选通控制器216可以基于第二测试信号twt_ck来将选通使能信号ltoe_out使能为逻辑低电平。当选通使能信号ltoe_out被使能时，时钟延迟电路230可以通过延迟时钟clk的相位来产生第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk。选通发生器244可以通过将第一延迟时钟至第四延迟时钟r1doclk、f1doclk、r2doclk和f2doclk组合来产生具有与第二时间tdqsck一样多的延迟时间的读取选通信号rdqs。

这里，数据输出掩蔽器218可以基于第一测试信号twt来掩蔽数据使能信号ioen_in，并输出被禁止为逻辑低电平的最终数据使能信号ioen_out。数据输出组件242可以基于最终数据使能信号ioen_out而被禁用，并且可以不输出读取数据dout<7:0>。

如上所述，在测试写入操作期间，读取控制电路120可以在从写入命令wt和cas信号cas2被输入之后开始经过写入延时wl2、第一时间tdqss和第二时间tdqsck之后输出读取选通信号rdqs。

图12是示出图2中所示的写入控制电路130的框图。

参考图12，写入控制电路130可以包括选通选择电路310、时钟控制电路320、初步数据对齐电路330和主数据对齐电路340。

选通选择电路310可以基于测试模式信号tm来选择读取选通信号rdqs或写入选通信号wdqs，并输出最终选通信号dqs_out。选通选择电路310可以在测试模式信号tm被使能时选择读取选通信号rdqs，并且可以在测试模式信号tm被禁止时选择写入选通信号wdqs，以及输出最终选通信号dqs_out。

时钟控制电路320可以基于写入命令wt、时钟clk和最终选通信号dqs_out来产生第一写入时钟wlvclkr_out和第二写入时钟wlvclkf_out，并且可以将第一写入时钟wlvclkr_out和第二写入时钟wlvclkf_out选择性地延迟并输出。

初步数据对齐电路330可以基于最终选通信号dqs_out来将测试数据din<7:0>或写入数据din<7:0>对齐，并且输出第一对齐数据algn_r和第二对齐数据algn_f。

主数据对齐电路340可以基于第一写入时钟wlvclkr_out和第二写入时钟wlvclkf_out来锁存第一对齐数据algn_r和第二对齐数据algn_f，并将单元数据cdata输出到内部电路140。

图13是示出图12中所示的时钟控制电路320的框图。

参考图13，时钟控制电路320可以包括时钟发生器322和测试延迟反映器324。

时钟发生器322可以基于写入命令wt、时钟clk和最终选通信号dqs_out来产生第一初步写入时钟wlvclkr_in和第二初步写入时钟wlvclkf_in。具体地，当写入命令wt被输入时，时钟发生器322可以基于时钟clk和最终选通信号dqs_out来产生第一初步写入时钟wlvclkr_in和第二初步写入时钟wlvclkf_in。这里，由于在数据选通信号域(其是dqs域)和时钟信号域(其是clk域)之间出现交叉，所以时钟发生器322可以具有与第一时间tdqss一样多的延迟时间，该第一时间tdqss对应于时钟clk与写入选通信号wdqs之间的偏斜。

当测试模式信号tm被使能时，测试延迟反映器324可以通过延迟第一初步写入时钟wlvclkr_in和第二初步写入时钟wlvclkf_in来输出第一写入时钟wlvclkr_out和第二写入时钟wlvclkf_out。当测试模式信号tm被禁止时，测试延迟反映器324可以在没有任何实质性延迟的情况下输出第一初步写入时钟wlvclkr_in和第二初步写入时钟wlvclkf_in。当测试模式信号tm被使能时，测试延迟反映器324可以将第一初步写入时钟wlvclkr_in和第二初步写入时钟wlvclkf_in延迟第二时间tdqsck的量，并输出第一写入时钟wlvclkr_out和第二写入时钟wlvclkf_out。

图14是示出图13中所示的测试延迟反映器324的电路图。

参考图14，测试延迟反映器324可以包括第一延迟选择元件3242和第二延迟选择元件3244。

第一延迟选择元件3242可以包括反相器inv1、第一与非门nd1至第三与非门nd3以及反相器链inv_ch1。

反相器inv1可以将测试模式信号tm反相。第一与非门nd1可以对第一初步写入时钟wlvclkr_in与反相器inv1的输出执行与非运算。第二与非门nd2可以对第一初步写入时钟信号wlvclkr_in与测试模式信号tm执行与非运算。反相器链inv_ch1可以包括偶数个反相器，以延迟第二与非门nd2的输出。反相器链inv_ch1可以具有与第二时间tdqsck相对应的延迟时间。第三与非门nd3可以对第一与非门nd1的输出与反相器链inv_ch1的输出执行与非运算，以输出第一写入时钟wlvclkr_out。

利用上述结构，当测试模式信号tm被禁止时，第一延迟选择元件3242可以通过第一与非门nd1和第三与非门nd3的路径在没有实质性延迟的情况下输出第一初步写入时钟wlvclkr_in。另一方面，当测试模式信号tm被使能时，第一延迟选择元件3242可以将第一初步写入时钟wlvclkr_in延迟第二时间tdqsck的量，并且通过第二与非门nd2、反相器链inv_ch1和第三与非门nd3的路径来输出延迟时钟。

由于第二延迟选择元件3244具有与第一延迟选择元件3242基本相同的结构，因此这里省略其详细描述。

图15是示出根据本发明的一个实施例的同步存储器件100的测试写入操作的时序图。

参考图15，在测试写入操作期间，测试模式信号tm、写入命令wt和时钟clk可以从外部控制器输入到存储器件100。

读取控制电路120可以基于测试模式信号tm和写入命令wt来产生读取选通信号rdqs，并向写入控制电路130提供所产生的读取选通信号rdqs。这里，读取控制电路120可以在从写入命令wt和cas信号cas2被输入时开始经过写入延时wl2、第一时间tdqss和第二时间tdqsck之后输出读取选通信号rdqs。由于上面参考图11b描述了与此相关的操作，因此这里省略其详细描述。此外，读取控制电路120可以通过掩蔽用于输出读取数据dout<7:0>的数据使能信号ioen_in来控制读取数据dout<7:0>不被读取。

当控制器不向存储器件100提供写入选通信号wdqs时，控制器可以将测试数据din<7:0>延迟第二时间tdqsck的量，然后向存储器件100提供被延迟的数据。

写入控制电路130可以锁存响应于从读取控制电路120提供的读取选通信号rdqs而被串行输入的测试数据din<7:0>，响应于时钟clk而对被锁存的数据执行串并转换，然后将单元数据cdata发送到内部电路140。发送到内部电路140的单元数据cdata可以被储存在由地址add指定的存储单元中。

如上所述，在测试写入操作期间，根据本发明的实施例的写入控制电路130可以不接收来自外部控制器的写入选通信号wdqs，而是基于内部产生的读取选通信号rdqs来接收测试数据din<7:0>。因此，由于在晶片测试中不使用dqs焊盘，所以一次可以测试的芯片数量可以增多，这导致提高的测试效率。

根据本发明的实施例，由于在晶片测试中一次可以测试的芯片的数量增多，所以半导体存储器件可以具有提高的测试效率。

此外，根据本发明的实施例的半导体存储器件可以减少测试参数的数量以及降低制造用于与测试每个芯片所需的焊盘接触的探针卡的成本。

虽然已经关于特定实施例说明和描述了本发明，但是根据本公开，本领域技术人员将清楚，在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

例如，取决于输入信号的极性，逻辑门和晶体管可以与上述实施例中所示不同地布置和/或为不同的类型。