专利名称:半导体存贮器的制作方法
本发明涉及一个半导体存贮器，特别是涉及到用于象动态RAM(随机存取存贮器)这样的具有内在刷新电路的存贮器时是有效的一种技术。
动态存贮器的存贮单元是由用于以电荷形式存贮数据的存贮电容和用于地址选择的MOSFETs(金属氧化物场效应晶体管)构成的。在半导体基片上形成的存贮单元之中，其电容器中所存贮的电荷由于漏电流等缘故随着时间的增长是要减小的。因此，为了保持存贮在存贮单元中的数据的精确性，需要完成称之谓刷新的操作。在完成这种刷新的操作之中，把存贮在存贮单元里的数据项在它消失之前进行读出，并且将读出的数据项进行放大，而后再把它写入同样的存贮单元之中去。譬如说，在杂志“电子技术(Denshi Gijutsu)”Vol.23，No.3，pp.30-33上描述的一种自动刷新电路即被认为是一个用于64K位(bits)动态随机存取存贮器RAM中的存贮单元的自动刷新系统。它的主要内容是这样的。在动态随机存取存贮器RAM上安装一个用于刷新控制的外端子。这个动态RAM具有自动刷新功能;因此，将一个予定电平的刷新控制信号REF加到该外部终端上，于是就把该动态随机存取存贮器RAM中的许多存贮单元都自动进行刷新了。并且由于其自身的刷新功能，就把该刷新信号REF保持在该予定电平上了，于是通过一个内部定时电路的操作，对每一个固定的周期完成该刷新操作。
由于这种自动刷新电路使所有的存贮单元都在同一个周期内经受该刷新操作，因此考虑到其最坏的情况下，就得选择大约2ms(毫秒)这么一个很短的刷新周期。该动态RAM在这样的相当短的时间间隔上继续执行刷新操作，因此在该动态随机存取存贮器RAM上很大部分的功率消耗是归结于该刷新操作的。
本发明人研究了存贮单元的数据保持时间，并且发现大多数存贮单元的数据保持时间长达大约400-1000ms(毫秒)之久，而只有有限的少数存贮单元因为过程故障等缘故而无规律地恶化到几个毫秒。根据这个发现，本发明人想到使这些存贮单元的刷新周期互不相等，以与这些存贮单元的数据保持时间相对应。
本发明的目的就是给出一个降低其功率消耗的例如象动态RAM这样的半导体存贮器。
本发明的上述目的及其他目的和一些新颖的特征，从本说明书及其附图的描述之中，将会是很清楚的。
本发明的主要特点简单地概述如下。
一个刷新地址计数器，每次在许多操作步之中执行一个加1操作，将一个多路转换器切换到一个地址存贮电路中所保持的特定的一些刷新地址上去，因此对于刷新存贮单元来讲，这些存贮单元的数据保持时间就变得次要了。
图1是说明DRAM的电路图，它是本发明的一个实施方案;
图2是说明图1的DRAM中刷新控制电路以及一个多路转换器的一个实施方案的电路图;
图3是说明图1的DRAM中一个地址存贮电路的实施方案的电路图;
图4是用于解释图1的DRAM的刷新操作的时序图。
图1表示按照本发明的动态RAM实施方案的电路图。将图中的种电路元件通过已公知的生产CMOS(互补MOS)集成电路的工艺方法制作在单一的半导体基片上，例如单晶硅这样的基片上。在以下的描述中，如果不特别注明的话，则MOSFEF(绝缘栅场效应晶体管)就指的是N-沟道的MOSFET。在该图中，每一个在其源极和漏极两端加有一条直线的MOSFET，指的是P-沟道的MOSFET。
虽然不是特别地限制，但本实施方案的集成电路是制作在由P型单晶硅制成的半导体基片上的。N-沟道MOSFET是由源极区和漏极区以及栅极构成的。该源极区和漏极区都是制作在这样的半导体基片表面之中的，而例如多晶硅的栅极是通过一个绝缘薄膜制作在源极区与漏极区之间的半导体基片的部分表面上的。P-沟道MOSFET是制作在其半导体基片表面中形成的N型井区上的。因此，该半导体基片构成一个为许多在这个半导体基片上形成的N-沟道MOSFETs共用的栅极体。该N型井区构成在这个半导体基片上形成的P-沟道MOSFET的栅极体。把P-沟道MOSFET的栅极体亦即N型井区耦合到图1中的电源端Vcc。
以下将概述该集成电路更加具体的结构。
在由P型导电的单晶硅制成的，并且形成有N型井区的半导体基片表面部分中，那些非表面部分的部分是用于激活区域的;换句话说那些非表面部分的部分是用于半导体布线区域的;并且把那些电容形成区域以及N-沟道与R-沟道MOSFET的源极、漏极和沟道(栅极)形成区域用通过已公知的局部氧化方法形成的比较厚一些的场绝缘膜覆盖起来。通过一个绝缘薄膜(氧化膜)在这些电容形成区域上形成第一层多晶硅。将该第一层多晶硅延伸到场绝缘膜上去。用通过该多晶硅层本身的热氧化产生的氧化膜形成该第一层多晶硅表面。在对应于电容形成区域的半导体基片表面部分中，通过离子注入形成沟道;或者将这些沟道区域通过施加如象电源电压这样的一个适当的电压感应到该第一层多晶硅上去。这样，形成由其第一层多晶硅组成的电容、绝缘薄膜以及沟道区域。将叠加上场氧化膜的第一层多晶硅部分视作为一种布线。
通过一个栅极氧化薄膜，在沟道形成区域上形成用于构成栅极的第二层多晶硅。将该第二层多晶硅延伸到场绝缘膜及第一层多晶硅上去。虽然说没有特别加以限定，但在下面要描述的存贮阵列中的字线及伪字线都是用该第二层多晶硅构成的。
在没有用场绝缘膜覆盖起来的激活区域表面上以及第一层与第二层多晶硅中，通过一个已公知的采用膜片及这些多晶硅层作为用于掺杂的掩膜的掺杂引入技术，形成其源极区域、漏极区域和半导体布线区域。
在包括有第一层及第二层多晶硅的半导体表面部分上，形成一个比较厚的内层绝缘膜。在该内层绝缘膜上，形成例如由铝作成的一个导体层。通过在下垫的绝缘膜中提供的一些接触通路，把该导体层以电气耦合方式耦合到这些多晶硅层及半导体区域上去。虽然说并没有特别加以限定，但在下面要描述的存贮阵列中的数据线是由这个在该内层绝缘膜上延伸的导体层构成的。
将包括有该内层绝缘膜和该导体层的半导体基片表面部分，用一个最后形成的例如由氮化硅膜及磷酰硅化玻璃膜作成的钝化膜片覆盖起来。
图1中的基片反向偏置电压产生电路VBG，根据加在构成该集成电路外部端接点的电源端Vcc及基准电位端或接地端之间的一个正向电源电压，例如+5V，产生出一个加给该半导体基片的负向反偏置电压Vbb。这样，将该反偏压加到那些N-沟道MOSFETs的栅极体上去。因此，将这些MOSFETs的源极及漏极与基片之间的寄生电容量值减小了，从而提高了电路的操作速度。
虽然说并没有特别加以限定，但该存贮阵列M-ARY是折叠位线结构的存贮阵列。图1具体地示出了该存贮阵列的一对行线。每一个存贮单元都由一个地址选择MOSFET Qm和一个数据存贮电容Cs组成。按照图中所示的予定规则分布这些存贮单元的输入节点与输出节点，并且把它们耦合到一对平行排列的互补数据线D与
D上去。
由插接在互补数据线D与
D之间的N-沟道型的开关MOSFET构成预充电电路PC1，如图用MOSFET Q5典型所示的那样。
由P-沟道MOSFETs Q7及Q9与N-沟道MOSFETs Q6及Q8组成的CMOS闩锁电路构成读出放大器SA，读出放大器的一对输入与输出的节点耦连到互补数据线D和
D上。虽然没有特别加以限定，但该闩锁电路是通过两个相并联的P-沟道MOSFETs Q12及Q13加给电源电压Vcc，并且通过两个相并联的N-沟道MOSFETs Q10及Q11接地电压Vss。电源开关MOSFETs Q10及Q11和MOSFETs Q12及Q13公用于同一个存贮块中其他类同的行线中的闩锁电路。换句话说，相同存贮块中的闩锁电路内的P-沟道MOSFETs和N-沟道MOSFETs分别具有共同相连接着的源极。
分别对MOSFETs Q10及Q12的栅极加给在一个操作周期内触发读出放大器SA的互补定时脉冲φpa1及
φpa1，同时分别对MOSFETs Q11及Q13的栅极加给滞后于定时脉冲φpa1及
φpa1的互补定时脉冲φpa2及
φpa2。按照这种方式，该读出放大器的操作划分为两个阶段。在产生定时脉冲φpa1和
φpa1的时候，即，在第一阶段上，当把来自存贮单元的、于一对数据线两端上取得的微弱的读出电压进行放大时，由于具有相对低导电性的MOSFETs Q10及Q12的限流作用，从而免去任何不希望有的电平起伏。在产生定时脉冲φpa2和
φpa2的时候，即，通过读出放大器SA的放大作用把该互补数据线上的电位差经过放大之后，开始其第二阶段，将该具有相对高导电性的MOSFETs Q11和Q13变成“导通”状态。通过MOSFETs Q11和Q13的“导通”状态，加速读出放大器SA的放大作用。由于以这种方式在两个分开的阶段内完成该读出放大器SA的放大作用，因此可以高速地读出数据，同时也防止了该互补数据线上的那些不希望有的电平变化。
虽然不是特别加以限定，但其行译码器R-DCR是由两个行译码器R-DCR1和R-DCR2的组合而构成的。在图中典型地说明了其第二个行译码器R-DCR2的一个电路装置(对应于四条字线)。根据所描述的装置，对于该四条字线的一个字线选择信号是通过一个CMOS与非门(NAND)电路形成的，这个CMOS与非门由接收地址信号
a2-
a6的N-沟道MOSFETs Q32-Q36以及P-沟道MOSFETs Q37-Q41构成。通过CMOS反相器IV1将该NAND(与非)门电路的输出信号反相，然后，通过N-沟道型截止的MOSFETs Q28-Q31，将它们传送给作为开关电路的N-沟道型的传输门MOSFEsQ24-Q27的栅极。
然而，该第一行译码器R-DCR1并没给出其具体的电路，它经过开关电路从一个字线选择定时信号φx之中形成四个字线选择定时信号φx00-φx11。这个开关电路是由类同以上的那些传输门MOSFETs以及截止的MOSFETs构成的，并且是通过2-位(bit)互补地址信号a0，
a0及a1，
a1形成的译码信号作选择的。字线选择定时信号φx00-φx11经过传输门MOSFETs Q24-Q27传送到所相对应的字线上去。
虽然不是特别加以限定，但在这里是当将地址信号a0及a1保持在低电平时，把该定时信号φx00变成与定时信号φx同步的一个高电平。同样，当将地址信号
a0及a1，a0及
a1，和
a0及
a1保持在低电平时，分别把定时信号φx01，φx10，及φx11变成与定时信号φx同步的高电平。
因此，把地址信号a1及
a1视作为一种用于在许多字线之中进行辨别的字线组选择信号，对应于存贮单元的字线组(W0及W1，以下称作“第一字线组”)耦连到数据线D上，而对应于存贮单元的字线组(W2及W3，以下称作“第二字线组”)耦连到数据线
D上。
在把行译码器划分成两个行译码器R-DCR1及R-DCR2的时候，可以把该行译码器R-DCR2的间距(间隔)与这些字线的间距作成相等。其结果不会在半导体基片上出现被浪费的空间。将MOSFETs Q20-Q23放置在各个字线与地电位之间。将该NAND(与非)门电路的输出端加到MOSFET Q20-Q23的栅极上去，由此把处于未选择状态的字线固定到地电位上。
虽然未特别限定，但在这里的字线位于其远端一侧(与译码器一侧相反的一端)备有进行复位的MOSFETs Q1-Q4。当接收到复位脉冲φpw时，MOSFETs Q1-Q4即进入“导通”状态，因而将所选定的字线两端复位到地电平。把余下的2位(bits)的行组地址信号a7(a7及
a7)和a8(a8及
a8)用作存贮块(与上类同的并划分为许多部分的存贮阵列)的开关信号(选择信号)。
行地址缓冲器X-ADB接收从外端A0～A8加进来的(行)地址信号，并且形成与由外端加进来的这些地址信号同相位的内部地址信号a0-a8，而后再把它们加给以下要说明的一个多路转换器上去。
列开关C-SW有选择地连接其互补数据线D及
D和共用互补数据线CD及
CD，如由MOSFETs Q42及Q43所说明的那样。把来自列译码器C-DCR的选择信号馈送给这些MOSFETs Q42及Q43的栅极。
列译码器C-DCR具有它的列选择定时，并且是受一个数据线选择定时脉冲φy控制的。在一个预定的列选择定时上，该列译码器C-DCR对来自列地址缓冲器Y-ADB的内部地址信号
a9-
a14及反相的内部地址信号a9-a14进行译码，由此，形成选择信号，再把它加给列开关C-SW。
列地址缓冲器Y-ADB接收来自外端A9-A14的(列)地址信号，并且形成与外端输入的地址信号同相的内部地址信号a9-a14，及与外端输入的地址信号反相的内部地址信号
a9-
a14((以下将把两个内部地址信号集中表示成为
a9-
a14)，而后，再把它们加给列译码器C-DCR。同样，
a0-
a8将表示内部地址信号a0-a8，以及反相的内部地址信号
a0-
a8。
把构成预充电电路的一个N-沟道型预充电MOSFET Q44放入共用互补数据线CD与
CD之间。将具有类同于读出放大器SA的电路结构的一对主放大器MA的输入与输出节点，连接到该共用互补数据线CD与
CD上。
在读操作中，通过加到数据输出缓冲器DOB上的定时信号
φrw，使该数据输出缓冲器DOB进入操作状态;于是，它放大主放大器的输出信号，然后再把该输出信号通过外端接点I/O输出。在写操作中，通过定时信号
φrw，使其数据输出缓冲器DOB的输出端呈现高阻抗状态。在该写操作中，通过加到数据输入缓冲器DIB上的定时信号φrw，使得数据输入缓冲器DIB进入操作状态;于是，该数据输入缓冲器DIB把与从外端接点I/O上加进来的写信号相一致的互补写信号传送到该共用互补数据线CD与
CD上。这样，把数据写入所选定的存贮单元中去。此外，在其读操作中，通过定时信号φrw，使该数据输入缓冲器DIB的输出端呈现高阻抗状态。
在对由如上所述之地址选择MOSFET Qm及数据存贮电容Cs组成的动态型存贮单元进行写入操作的过程中，为了实现向该存贮电容Cs作出完满的写入，换句话说，为了防止由于地址选择MOSFET Qm的阈值电压等缘故而出现向该数据存贮电容器Cs写入高电平时的电平损失，给出了由字线选择定时信号φx起动的一个字线自举电路(未示出)。由于运用了该字线选择定时信号φx及其延迟信号。该字线自举电路给出字线选择定时信号φx的高电平，这个高电平超过电源电压Vcc。
上述的各个定时信号是通过如下的电路框图形成的。
用符号ATD表示的电路方框是一个地址信号跃变检测器。虽然未特别加以限定，在这里该跃变检测器接收地址信号a0-a8(或
a0-
a8)以及地址信号a9-a14(或
a9-
a14)，并且检测这些地址信号的上升跃变和下降跃变。虽然未特别加以限定，在这里该地址信号跃变检测器是由分别输入地址信号a0-a8及其延迟信号的若干个异-或电路，和一个输入这些异-或电路的若干个输出信号的AND(与)电路，以及同样的输入那些a9-a14的地址信号的电路所构成的。也就是说，这些接收地址信号及其这些地址信号的延迟信号的异-或电路，是为各个地址信号而设置的。当地址信号a0-a8中的任何一个发生变化时，该地址信号跃变检测器ATD就产生一个与该变化发生的时间相同步的行组地址信号跃变检测脉冲φr。同样，当地址信号a9-a14中的任何地址信号发生变化时，该地址信号跃变检测器ATD就产生出一个列组的地址信号跃变检测脉冲φc。
用符号TG表示的电路是定时脉冲信号产生器，由它产生出上述之主定时脉冲信号。也就是说，定时脉冲信号产生器接收从外端接点加进来的写启动信号WE和片选信号
CS，另外还有地址信号跃变检测脉冲φr和φc，从而形成定时脉冲序列。
电路符号REFC标示的是一个自动刷新电路，它包括地址计数器，定时器等等(图中未示出)。该自动刷新电路是通过使外端接点的刷新信号REF进入低电平来起动的。更具体地说，当该刷新信号
REF变成低电平，同时该片选择信号
CS保持在高电平上时，则相应地将该自动刷新电路REFC变成工作状态。然后，该电路REFC把控制信号φref加给多路转换器MPX。这个控制信号φref使得该多路转换器将来自电路REFC之内刷新地址计数器CT1及CT2(将在下面予以说明)的内部地址信号b0-b8传送给行译码器R-DCR。因此，刷新操作的执行(自动刷新)是以相应于内部地址信号的一个字线的选择为基础的。此外，当把刷新信号REF保持在低电平时，该定时器工作，并且在每一个固定时间周期中把刷新地址计数器(CT1，CT2)增1;如此同时执行连续的刷新操作(自身刷新)。
为了加长实际的刷新周期，从而降低功耗，该自动刷新电路REFC备有地址置位的功能。这种功能对大多数长数据保持时间的存贮单元给出一个刷新周期，并且对那些短数据保持时间的存贮单元给出一个刷新周期。
以下将作详细说明，将地址信号b0-b8用作为刷新那些具有长数据保持时间(400-1000毫秒〔ms〕)的存贮单元的地址。另一方面，将地址信号C0-C8按照电路REFC之内的计数器CT3(以下将予以说明)的输出信号加给多路转换器MPX。把地址信号C0-C8用作为刷新那些具有短数据保持时间(几毫秒)的存贮单元的地址。多路转换器MPX在刷新操作之中，或者把地址信号b0-b8传送给行译码器R-DCR，或者把地址信号C0-C8传送给行译码器R-DCR。
图2说明为实现上述功能的一个装置的实施例。图中表示的是该自动刷新电路REF以及该多路转换器MPX的一个实施方案的电路图。
尽管没有特别限定，这里的用于形成要刷新的地址信号的地址计数器是由串接起来的两个计数器电路CT1及CT2构成的。将来自外端接点的刷新控制信号
REF或者根据定时电路(未标出)的脉冲输出形成的增量脉冲φ，加给第一计数电路CT1的输入端。第一个计数电路CT1是一个用3位计数器形成的五分频计数电路，尽管在此没有特别加以限定。将这个计数电路CT1的最低有效位b0及其下一位b1，用作为对应于地址信号A0-A8之中的2位地址信号A0-A1的刷新地址信号;而把余下的最高有效位的信号加到第二计数电路CT2的输入端作为进位信号Ca。这个7位的二进制计数电路CT2形成对应于行组地址信号A0-A8之中那些剩余位的地址信号b2-b8。本实施方案的特征是用进位信号Ca向计数电路CT2的最低有效位b2馈送，并不是直接用前一位的地址位b1向该计数电路最低有效位b2馈送。将该地址信号b0-b8加到以下将予以说明的多路转换器MPX上去。
另一方面说，是利用第一计数电路CT1最高有效位的信号，也就是利用这个进位信号Ca，进行那些短数据保持时间的存贮单元的刷新操作。虽然未特别限定，这里是把进位信号Ca加给作为地址开关电路的一部分的一个第三计数器电路CT3的输入端。这个计数器电路CT3是一个四分频计数器电路。将其二进制计数电路CT3的2位输出信号d0及d1通过译码器电路DCR变换成四个选择信号DS0-DS3。
将这些选择信号DS0-DS3，作为存贮器电路的选择信号，用来指定字线的地址，而且这些字线是耦合着那些短数据保持时间的存贮单元的。准备用作地址存贮电路的，就是存贮电路R0-R3;这些存贮电路存贮用来指定总共有四条字线上的地址的地址信号。这些选择信号DS0-DS3分别输入到存贮电路R0-R3上去。
图3表示对应于存贮电路R0-R3的1位(信号C0)的一个实际可行的电路实施例。将其它位(信号C1-C8)也类似地设置。参看图3，将选择信号DS0-DS3加给N-沟道MOSFETs Q71-Q74的栅极。尽管未特别限定，这里是把由多晶硅层制成的保险丝F1-F4分别装置在MOSFETs Q71-Q74的源极与该电路的地电位点之间的。这些MOSFETs Q71-Q74的漏极是共同连接在一起的，并且将P-沟道MOSFET Q70作为负载场效应晶体管给出。也就是说，在存贮电路R0中，用于输出信号C0的单元电路是由MOSFET Q71和保险丝F1构成的。当选择存贮电路R1-R3中的每一个存贮电路时，按照类似设置的单元电路，形成所要给出的信号C0。根据把具有短数据保持时间的那些存贮单元耦合到字线上的这些字线的地址，通过使用例如激光束的方法进行热处理，则使这些保险丝F1-F4的电阻值发生变化，或者被熔断。对这些选择信号DS0-DS3交替地给出高电平。因此，仅仅使任一个被选的存贮电路的MOSFETs进入到“导通”状态。其结果是把与被选的存贮电路的保险丝是否熔断相符合的高电平或低电平的地址信号C0发送出去。同样地，从每一个通过信号DS0-DS3选择的存贮电路R0-R3之中输出其信号C1-C8。
在这个实施方案中，由于如图3所示的那样给出了四组存贮电路R0-R3，因此可以把连接到四条字线上的短数据保持时间的那些存贮单元刷新。如上所述，选择信号DS0-DS3的功能是有选择地传送分别在相应的存贮电路R0-R3中保持的地址信号。按照这个方式将交替输出的地址信号C0-C8加给下面连接着的多路转换器MPX。
该多路转换器MPX作为地址开关电路的一部分选择并输出任意的地址信号a0-a8，信号b0-b8以及信号c0-c8。在该有选择地传送一位信号的多路转换MPX中的单元电路是由如下电路元件构成的。
P-沟道MOSFET Q50起负载电阻的作用，按照这样的方式，将该P-沟道MOSFET Q50的栅极固定接到电路的地电位上。将这个MOSFET Q50的源极连接到电源电压Vcc上。把该MOSFET Q50用作为按照以下将要说明的三路串接形式的N-沟道型驱动MOSFETs的公共负载。顺便提一下，这个单元电路是用于对应着地址信号A0的内部地址信号a0，b0及c0的一个电路。
一路串接电路是由N-沟道MOSFETs Q57及Q58构成的。把刷新控制信号φref加给反相器电路IV3，再把该反相器IV3的输出信号加给MOSFET Q57的栅极;同时，把来自地址缓冲器X-ADB的地址信号a0加给MOSFET Q58的栅极。其他两路串接电路分别是由MOSFETs Q51，Q52，及Q53与MOSFETs Q54，Q55及Q56构成的。将刷新控制信号φref共同都加到MOSFETs Q51及Q54的栅极上。上述两路串接电路中的一路串接电路的MOSFET Q52的栅极，加有进位信号Ca，而对MOSFET Q53的栅极，加有来自存贮电路的地址信号C0。此外，上述两路串接电路中的另一路串接电路的MOSFET Q55的栅极，加有反相器电路IV2的输出信号，该反相器电路IV2接收前是进位信号Ca;而对MOSFET Q56的栅极，送入由刷新地址计数器电路产生出的地址信号b0。
另一个对应着最高有效位(A8)的单元电路，由类似于上述电路结构的MOSFETs Q60-Q68构成的。
下面，我们将参照图4所示的定时波形图描述根据本发明的刷新操作。
在以上未加以说明的一种当该电路不处在刷新操作的情况下，控制信号φref的低电平使多路转换器MPX的MOSFET Q51及Q54(Q61及Q64)截止，而使其MOSFET Q57(Q67)“导通”。因此，该多路转换器MPX发送地址信号a0-a8，但不发送地址信号b0-b8或C0-C8。
另一方面，在刷新操作当中，该加到外端接点上的刷新信号
REF呈现一个相对短时间的低电平，或者说如前所述之持续呈一个低电平，由此形成其增量脉冲。在这个时间上，该刷新控制信号φref是呈现高电平的，并且将多路转换器MPX切换到那些刷新地址上。也就是说，由于刷新控制信号φref的高电平致使多路转换器MPX的反相器电路IV3的输出信号为低电平，所以使MOSFET Q57及Q67进入“截止”状态。因而，抑制来自地址缓冲器X-ADB的地址信号a0-a8的发出。在这时，由于刷新控制信号φref的高电平，致使多路转换器MPX的MOSFET Q51及Q54，Q61及Q64等等进入“导通”状态。如果进位信号Ca处于低电平，那么MOSFETs Q52、Q62等就进入“截止”状态，而MOSFETs Q55、Q65等就进入“导通”状态。因此，该多路转换器MPX发生加给MOSFETs Q56、Q66等的栅极上的刷新地址信号b0-b8。相反，如果进位信号Ca处于以下将要说明的高电平上，则将MOSFETs Q52、Q62等切换到“导通”状态，而将MOSFETs Q55、Q65等切换到“截止”状态。因此，该多路转换器MPX将发出来自存贮电路的，并且是加到MOSFETs Q53、Q63等的栅极上的刷新地址信号C0-C8。这就是说，当该进位信号Ca处于低电平时，以及处于高电平时，将分别刷新那些长数据保持时间的存贮单元和那些短数据保持时间的存贮单元。
计数器电路CT1完成与向它输入的增量脉冲φ的下降沿相同步的计数操作。由于是用这个计数器电路CT1的最高有效位信号产生该进位信号Ca，并且把它加到下一级计数器电路CT2的输入端，因此，这个计数器电路CT2在该进位信号Ca的每一个下降沿上完成增量操作。所以，从增量脉冲φ的角度上看，由计数器电路CT1及CT2形成的第一刷新地址信号b0-b8的增量操作，是以五分之一的比例被中断的。
当该增量操作一经被中断，换句话说，在该进位信号Ca一旦进入高电平的时刻，则如上所述，该多路转换器MPX切换，因而使它发出保持在由选择信号DS0-DS3中的一个选择信号指定的存贮器电路内的地址信号c0-c8，这个选择信号是通过将其计数器电路CT3的输出信号进行译码产生出来的。
由于这样的操作方式，所以该刷新地址信号b0-b8的增量操作是由五个增量脉冲之中的四个增量脉冲完成的，而剩下的一个增量脉冲发送出所存贮的地址信号c0-c8。这就是说，在地址信号是如上所述的9位信号的情况下，本实施方案一个完整的刷新周期不是由512个(＝4×128)周期组成的，而是由5×128＝640个周期组成的。在这640个周期中，用于连接到那些具有短数据保持时间存贮单元上的四条字线的刷新，总共需要执行128次。也就是说，把每一条字线刷新32次。这就是说，对于常态存贮单元(具有长数据保持时间)在其执行一次刷新操作的期间，那些短数据保持时间的存贮单元就须经过32次刷新操作。
当如上所述之改变其刷新地址信号时，则通过地址信号跃变检测器ATD产生出该地址信号的跃变检测脉冲φr及φc。
该定时脉冲信号发生器TG与其地址信号的跃变检测脉冲φr及φc相同步地复位一次存贮阵列M-ARY的选择电路。这就是说，借助于定时脉冲φpa1及φpa2(
φpa1，
φpa2)使读出放大器SA进入非工作状态，从而对其互补数据线D及
D给出与前面的读数据或写数据相一致的浮动状态的高电平及低电平。此外，使字线选择定时信号φx及数据线选择信号φy变成低电平，从而使各个译码器进入非工作状态。之后，把预充电脉冲φpcw置一次高电平，从而将该互补数据线短路，由此实现如前所述的半预充电操作。在这个预充电操作结束之后，使字线选择定时信号φx变成高电平，从而根据所接收到的地址信号选择字线。紧接着，借助于定时脉冲φpa1及φpa2(
φpa1，
φpa2)使读出放大器SA进入工作状态，从而放大准备读出到互补数据线D及
D上去的存贮单元所存贮的数据，并且把它传送到这些互补的数据线D及
D上去。作为存贮单元存贮数据的电荷，曾由于字线选择操作所可能会受到的某些损失，通过直接接收互补数据线D及
D所放大了的电平，也就被恢复了。借助于这种操作方式，刷新存贮单元所存贮的数据。
在读操作或写操作中，该列译码器C-DCR产生一个与数据线选择定时信号φy相一致的选择信号，并且把它加给列开关C-SW。这样一来，就把一对数据线D及
D和共用互补数据线CD及
CD耦连在一起了，致使与该耦连的数据线D及
D的电平相一致的数据就出现在该共用互补数据线CD及
CD上了。在读操作中，通过主放大器MA，把读出到该共用互补数据线CD及
CD上去的读信号放大。借助于定时脉冲
φrw的高电平，使数据输出缓冲器DOB进入工作状态，从而在外部端接点I/O上发出一个读输出Dout。在写操作中，把经过借助于定时脉冲φrw的高电平使其进入工作状态的数据输入缓冲器DIB的高电平写信号和低电平写信号，通过共用互补数据线CD、
CD，列开关MOSFETs Q42、Q43以及互补数据线D、
D(以上对此均未示出)写入存贮单元。
在刷新操作中，当例如把一个完整的由640个周期组成的必要的时间周期设置在64毫秒(ms)上时，那么对于那些常态存贮单元的刷新周期就是64毫秒(ms)，而对于那些具有短数据保持时间的存贮单元的刷新周期就是2毫秒(ms)了，它是前者刷新周期的1/32。
按照这个方法，对比起现有技术中把所有的存贮单元都以同样2毫秒(ms)的周期进行刷新的情况来说，确实可以大大地减少刷新的次数，因而可以合理地达到比较低的功率消耗。
按照本发明，我们取得了如下的效果(1)将具有短数据保持时间存贮单元的刷新跳变地插入刷新周期，因此，总的来说，可以使刷新周期加长。这就使它有可能大大地减少刷新的次数，因此取得显著地降低功率消耗的效果。
(2)采用(2n-1)分频制计数器电路作为提供那些在刷新周期中跳变着的短数据保持时间存贮单元的刷新周期的电路，并且利用这个计数器电路的最高有效位。这就进而得出可以通过简单电路产生出两种刷新周期的效果。
(3)通过适当地设置这两种刷新周期中的一种刷新周期，它就有可能对那些非常短数据保持时间的存贮单元防止当作为不合格位进行处理。
(4)由于以上第(3)点，则提高了半导体存贮器产品的合格百分率。
(5)它有可能延长访问存贮器的时间周期。
以下虽然将本发明人作出的发明连同一些实施例具体地作出了说明，但是用不着多说，本发明绝不只限于上述的实施方案，并且可以说，在不脱离开本发明声称的保护范围之内，是可以作出各种各样的改型的。
例如，为了存贮N条字线的地址信号C0-C8，它也能够形成N分频制计数器CT3以及形成N个存贮器电路。
该计数器CT1也可以是9分频(＝23+1)制计数器。这时，该计数器CT1发送出信号b0-b2。
在本实施方案中，通过多路转换器的输出信号(a0-a8，b0-b8或c0-c8)及其反相信号形成其内部互补地址信号a0-a8。但是用行地址缓冲器X-ADB取得的互补地址信号a0-a8，可以加到多路转换器MPX上去。在这种情况下，其他的地址信号b0-b8及c0-c8，也是以互补信号c0-b8及c0-c8的形式加到该多路转换器MPX上去。采用这种措施，可以使半导体存贮器给出很高的操作速度。
虽然这个电路是复杂了一些，但是该多路转换器MPX还是最好应该借助于采用一个进入工作状态的，或者例如通过如前所述之控制信号进入高输出阻抗状态的CMOS电路，阻止直流电流的出现。此外，在刷新周期中用于产生跳变刷新周期的电路可以是任何电路。该地址存贮电路可以是除了包括有保险丝的电路以外的任何电路，例如可以是有选择地使MOSFESs的栅极断路的电路。
构成动态RAM的这种其他外围电路的实际可行的电路装置可以采纳各方面的特性。例如，可以把地址信号从与地址选通信号
RAS及
CAS相同步、并以多路转换形式的公共地址端接点上加进来。在这种情况下作为刷新起动系统，有可能采纳各方面的特性，如象一个系统中，在行地址选通信号
RAS(CBR)之前，使列地址选通信号
CAS变成低电平。此外，还可以利用伪单元形成用于存贮单元读操作的基准电压。
本发明在存贮单元的电容是MIS(金属-绝缘体-半导体)型电容时是特别有效的。这种电容可以把它的一个电极作成半导体基片，或者半导体区。然而，无论该电容器可能具有什么样的结构，本发明都是合用的。
可以将本发明扩展应用于许多半导体存贮器，例如具有内在刷新电路的动态RAM。
权利要求
1.一个具有刷新控制电路的半导体存贮器；该刷新控制电路的特征在于有形成刷新地址信号的地址计数器电路、指出具体刷新地址的地址存贮器电路、以及发送在该存贮器电路中存有的具体刷新地址的地址切换电路；并且上述地址计数器电路每次完成许多步增量操作。
2.根据权利要求
1中的半导体存贮器，其中上述地址计数器电路包括有一个接收增量脉冲的(2n+1)分频制的第一计数器电路，以及一个接收上述第一计数器电路的最高有效位输出信号的第二计数器电路;其中刷新地址信号是由上述第一计数器电路除了其最高有效位之外的各个位的输出信号以及上述第二计数器电路各个位的输出信号形成的;其中加给上述地址切换电路的控制信号是根据上述第一计数器电路最高有效位的输出形成的。
3.根据权利要求
1中的半导体存贮器，其中上述地址存贮电路通过有选择地切断保险丝装置来存贮地址信号。
4.一个半导体存贮器，其特征在于多个存贮单元;以第一周期刷新指定地址的存贮单元的耦合装置，以及对以第一周期刷新的存贮单元之外的存贮单元以第二周期进行刷新的耦合装置，其中第二周期长于第一周期。
5.根据权利要求
4中的半导体存贮器，其中在完成一次用第二周期刷新的时间间隔内可多次实现用第一周期的刷新。
专利摘要
在此公开的是一个动态RAM，其中刷新地址计数器每次完成许多步增量操作，通过利用(文档编号G11C11/34GK86101206SQ86101206
公开日1987年2月25日 申请日期1986年2月26日
发明者柳泽一正 申请人:株式会社日立制作所导出引文BiBTeX, EndNote, RefMan