专利名称：具有高速缓冲存贮器功能的半导体存贮器件的制作方法
技术领域：
本发明一般涉及到半导体存贮器件，特别涉及具有高速缓冲存贮器功能的半导体存贮器，它能够有规律地存贮连续的数字信号。
参看
图1，它特别详细地示出了诸如是一个动态随机存取存贮器(此后称之为DRAM)的传统的具有读和写功能的半导体存贮器件。如该图所示，所述传统的半导体存贮器件包括一个用于在其中存贮输入数据的存贮单元阵列100，和一个用于将存贮在所述存贮单元阵列100中的数据向外输出的数据输出缓冲器101。为此目的，所述的数据输出缓冲器101包括两个与非门G100和G102，两个反相器G101和G103，一个上拉PMOS晶体管MP100和一个下拉NMOS晶体管MN100。
所述传统的半导体存贮器体还包括一个用于将从所述数据输出缓冲器101输出的数据传输给所述存贮单元阵列100的数据输入缓冲器102。为此目的，所述的数据输入缓冲器102包括一个与非门G104和一个反相器G105。
下面将结合附图1来描述具有上述结构的传统半导体存贮器件的操作。
当一个读信号被施加给所述存贮单元阵列100时，从其中读出一个数字信号，然后，将该数字信号传输给节点N100。在节点N100处的数字信号被提供给所述数据输出缓冲器101中的与非门G100和反相器G101。然后在数据输出缓冲器101中，与非门G101响应读使能信号oe将节点N100处的数字信号传输给节点N101。假设在节点N100处的数字信号是一个逻辑高电平且所述的读使能信号oe也是一个逻辑高电平，那么在节点N101处的数据信号则为逻辑低电平。在节点N101处的低电平逻辑信号被提供给所述上拉PMOS晶体管MP100的栅极从而使其导通。当所述的上拉晶体管MP100导通时，它把从所述存贮单元阵列100中读出的数据信号传输给节点N103。另一方面，所述反相器G101将节点N100处的数据信号反相，并将反相后的信号输出给与非门G102。由于在节点N100处的数据信号是逻辑高电平且所述的读使能信号oe也是逻辑高电平，所以，所述的与非门G102输出一个高逻辑电平信号给反相器G103。结果，所述的反相器G103将向所述下拉NMOS晶体管MN100的栅极提供一个低电平逻辑信号，从而使其截止。
另一方面，节点N103处的数据信号被传输给输出端dq。节点N103处的数据信号通过所述数据输入缓冲器101内的与非门G104和反相器G105也被传输给所述存贮单元阵列100。结果，在节点N103处的数据信号被存贮在所述存贮单元阵列100之中。
在这种方式下，所述电路元件相对于所述存贮单元阵列数据读/写操作的每一数据连续运作。在这方面，尽管所述的数据具有相同的值并具有一定规律，但是，它们必须被分别处理。其结果是在识别这些数据时就需要更多的时间。另外，当在所述写操作之后对其进行存取时，故障数据也能够被从所述存贮单元阵列中读出来，进而必需驱动外部数据总线，从而导致运作时间的增加。
因此，本发明就是针对上述问题而作出的，本发明的目的就是要提供一种半导体器件，在这种半导体器件中，具有一定规律的数据模式在它们被提供给所述存贮单元阵列时被暂存在一个数据寄存器中，并且存贮在所述数据寄存器中的所述数据模式被直接向外输出以便用于读操作而不必操作所述的存贮单元阵列，由此以加强运作速度和数据的可靠性并减少功率损耗。
本发明的另一个目的就是要提供一种半导体存贮器件，在这种半导体存贮器件中，存贮在一个存贮单元阵列中的数据与存贮在一个数据寄存器中的数据相比较，以便于所述半导体存贮器件的测试模式操作。
根据本发明的另一个方面，提供了一种半导体存贮器件，包括一个用于在其中存贮输入数据的存贮数据阵列、一个用于向外输出存贮在所述存贮单元阵列中数据的数据输出缓冲器，一个用于向外传输来自所述数据输出缓冲器的输出数据的输出端，一个用于将所述数据输出缓冲器的输出数据传输给所述存贮单元阵列的数据输入缓冲器，一个用于暂存从所述数据输入缓冲器传输的数据的数据寄存装置，和一个在所述存贮单元阵列、所述数据寄存装置和数据输出缓冲器之间连接的多路转换装置，用于在存贮于所述存贮单元阵列中的数据和存贮于所述数据寄存装置中的数据中选择一个并将以选择的数据传输给所述数据输出缓冲器。
根据本发明的另一方面，提供了一种半导体存贮器件，包括一个用于输入数据的输入端、一个用于存贮来自所述输入端的输入数据的存贮单元阵列、一个用于向外传输存贮于所述存贮单元阵列中数据的输出端，一个用于暂存来自所述输入端的输入数据或来自所述存贮单元阵列的输出数据的数据寄存装置，一个用于在来自所述输入端的输入数据和来自所述数据寄存装置的输出数据中选择一个交将以选择的数据传输给所述存贮单元阵列的第一多路转换装置，以及一个用于在来自所述输入端的输入数据和来自所述存贮单元阵列的输出数据中选择一个并将所选择的数据提供给所述数据寄存装置的第二多路转换装置。
通过下面结合附图所作的详细描述，将更能清楚地理解本发明上述以及其它目的，特性和优点。其中图1特别详细地示出了传统的具有读/写功能的半导体存贮器件的电路图；图2特别详细地示出的依据本发明一个实施例的一个半导体存贮器件的电路图；图3特别详细示出了依据本发明另一个实施例的一个半导体存贮器件的电路图。
参看图2，它特别详细地示出了根据本发明一个实施例的一个半导体存贮器件的电路图。为该图所示，所述的半导体存贮器件包括一个用于在其中存贮输入数据的存贮单元阵列10、一个用于向外部输出存贮在所述存贮单元阵列10中的数据的数据输出缓冲器11。为此目的，所述的数据输出缓冲器11包括两个与非门G1和G3，两个反相器G2和G4，一个上拉PMOS晶体管MP1和一个下拉NMOS晶体管NM1。
所述的半导体存贮器件还包括一个用于把来自所述数据输出缓冲器11的输出数据传输给所述存贮单元阵列10的数据输入缓冲器12。为此目的，所述的数据输入缓冲器12包括一个与非门G5和一个反相器G16。
所述的半导体存贮器件还包括一个用于暂存来自所述数据输入缓冲器12的输出数据的数据寄存器21。为此目的，所述的数据寄存器21包括4个反相器G7-G10、一个PMOS晶体管MP2和一个NMOS晶体管NM2。
所述的半导体存贮器件还包括在所述存贮单元阵列10、所述的数据寄存器21和所述的数据输出缓冲器11之间连接的一个多路转换器22。所述的多路转换器22用于在存贮于所述存贮单元阵列10内的数据和存贮于所述数据寄存器21内的数据中选择一个并将所选择的数据传输给所述数据输出缓冲器11。为此目的，所述的多路转换器22包括一个反相器G11，两个PMOS晶体管MP3和MP4以及两个MMOS晶体管MN3和MN4。
下面将结合图2来详细描述根据本发明所述实施例的具有上述结构的所述半导体存贮器件的操作。
首先，从所述的单元阵列10中读出一个数据信号rd，然后将其提供给所述的多路转换器22。在多路转换器22中，当多路转换器控制信号mux是一个逻辑高电平时，所述PMOS晶体管MP3被导通，当被导通时，所述PMOS晶体管MP3把所读出的数据信号rd传输给节点N1。在所述节点N1处的数据信号被提供给所述数据输出缓冲器11中的与非门G1和反相器G2。
然后，在所述的数据输出缓冲器11中，所述与非门G1响应读使能信号oe将在节点N1处的数据信号传输给节点N2。假定在所述节点N1处的数据信号处于逻辑高电平且所述读使能信号oe也是逻辑高电平，那么在节点N2处的数据信号为逻辑低电平。另一方面，所述反相器G2使节点N1处的数据信号反相并输出反相后的信号给与非门G3。由于在节点N1处的数据信号是逻辑高电平且所述的读使能信号oe也是逻辑高电平，所以与非门G3输出一个高电平逻辑信号给所述的反相器G4。结果使反相器G4提供一个低电平逻辑信号给下拉NMOS晶体管MN1的栅极，从而使其截止。在所述节点处的低电平逻辑信号提供给上拉PMOS晶体管MP1的栅极，从而使其导通。当所述的上拉PMOS晶体管MP1导通时，它将一个高电平逻辑信号传输给节点N4。
在节点N4处的高电平逻辑信号被传输给输出端dq。在节点N4处的高电平逻辑信号还传输给所述数据输入缓冲器11中的与非门G5。然后，在所述的数据输入缓冲器11中，当所述的写使能信号we处于高逻辑电平时，所述的与非门G5输出一个低电平逻辑信号给反相器G6。结果，反相器G6输出一个高电平逻辑信号给节点N5。
在所述数据寄存器21中，当所述的写使能信号we处于高逻辑电平时，NMOS晶体管MN2导通。在导通时，所述的NMOS晶体管MN2把在节点N5处的高电平逻辑信号传输给节点N6。在所述节点N6处的高电平逻辑信号被反相器G7-G10延迟后传输给节点N8。在这种方式下，所述数据寄存器21被用作一个延时电路或缓冲器，用于暂存来自节点N5的数据信号。
在节点N8处的信号或是从数据寄存器21输出的信号被传输给多路转换器22。在所述多路转换器22中，当所述的多路转换控制信号mux处于低逻辑电平时，所述NMOS晶体管MN4导通。当导通时，所述NMOS晶体管MN4把所述节点N8处的信号或存贮在所述数据寄存器21中的数据信号传输给节点N1。在所述节点N1处的信号使PMOS晶体管MP1导通。结果通过所述输出端dq向外输出所读出的数据信号。
参看图3，它特别详细地示出了根据本发明另一实施例的一个半导体存贮器件的电路图。如图所示，所述的半导体存贮器件包括一个在数据输入端din和第一多路转换器34之间连接的数据输入缓冲器31。所述的数据输入缓冲器31用于通过第一多路转换器34将来自所述数据输入端din的输入数据传输给一个存贮单元阵列30和一个数据寄存器32。
所述的数据寄存器32包括连接在节点N13和节点N14之间的PMOS和NMOS晶体管MP8和MN8，以及用于将控制信号sig1反相并将反相后的控制信号提供给所述PMOS晶体管MP8栅极的反相器G17。所述PMOS和NMOS晶体管MP8和MN8响应所述的控制信号sig1而工作。所述的数据寄存器32还包括一个用于暂存来自所述输入端din的输入数据的存贮单元。为此目的，所述存贮单元被提供有在两个节点N14和节点N15之间并联连接的两个反相器G18和G19。所述的数据寄存器32还包括一个连接在节点N15和节点N16之间连接的反相器G20。所述数据寄存器32的存贮单元存贮数据输入缓冲器31的输出数据或存贮单元阵列30的输出数据，直到它输入后读数据为止。
所述的第一多路转换器34用于从所述数据输入缓冲器31的输出数据和存贮在所述数据寄存器32中的数据选择一个数据，并将所选择的数据传输给所述的存贮单元阵列10。为此目的，所述的第一多路转换器34包括在节点N9和节点N10之间连接的PMOS和NMOS晶体管MP5和MN5，以及一个用于将控制信号/sig2反相并将反相后的控制信号提供给所述PMOS晶体管MP5的栅极的反相器G14。所述的PMOS和NMOS晶体管MP5和MN5响应所述的控制信号/sig2而工作从而将来自所述数据输入缓冲器31的输出数据传输给所述的存贮单元阵列30。所述的第一多路转换器34还包括在节点N10和节点N16之间连接的PMOS和NMOS晶体管MP9和MN9，以及用于将所述的控制信号sig2相反并将反相后的控制信号提供给所述PMOS晶本管MP9的栅极的反相器G21。所述的PMOS和NMOS晶体管MP9和MN9向应所述的控制信号sig2而工作，以将来自所述数据寄存器32的输出信号传输给所述存贮单元阵列30。所述的控制信号/sig2和sig2彼此是互补的，从而必然使两个晶体管MN5或MP5或MN9和MP9中的任一个导通。
所述的半导体存贮器件还包括一个用于在来自所述数据输入端din的输入数据和来自所述存贮单元阵列30的输出数据中选择一个并将所选择的数据传输给所述数据寄存器32的第二多路转换器35。为此目的，所述第二多路转换器35包括在所述节点N9和节点N13之间连接的PMOS和NMOS晶体管MP6和MN6，以及一个用于使所述控制信号sig4反相并将反相反的控制信号提供给所述PMOS晶体管MP6的栅极的反相器G15。所述PMOS和NMOS晶体管MP6和MN6响应所述的控制信号sig4而工作，从而将所述数据输入缓冲器31的输出数据传送给所述的数据寄存器32。所述的第二多路转换器35还包括在所述节点N13和节点N17之间连接的PMOS和NMOS晶体管MP7和MN7。以及一个用于使控制信号/sig4反相并将反相后的控制信号提供给所述PMOS晶体管MP7的栅极的反相器G16。所述的PMOS和NMOS晶体管MP7和MN7响应所述控制信号/sig4而工作，从而将所述数据输入缓站器31的输出数据传输给一个比较器33。所述的控制信号sig4和/sig4彼此是互补的，从而必然使两个晶体管MN6或MP6和MN7或MP7中的任一个导通。
所述的半导体存贮器件还包括一个用于将所述数据寄存器32的输出数据与所述存贮单元阵列30的输出数据进行比较的比较器33。为此目的，所述的比较器33包括一个用于输入所述数据寄存器32的输出数据以及所述存贮单元阵列30输出数据的与非门G22、一个用于输入所述数据寄存器32的输出数据以及所述存贮单元阵列30输出数据的或非门G23、一个在所述或非门23输出端和节点N19之间连接的反相器G24、以及一个在连接到与非门G22的输出端的节点N18和节点N20之间连接的与非门G25。当从所述数据寄存器32输出的数据值与来自所述存贮单元阵列30的数据值相同时，所述比较器33输出一个高电平逻辑信号。反之，在来自所述数据寄存器32的数据值不同于来自所述存贮单元阵列30的数据值时，比较器33输出一个低电平逻辑信号。换言之，当来自所述数据寄存器32的输出数据和来自所述存贮单元阵列30的输出数据都是高逻辑电平或都是低逻辑电平时，比较器33就输出一个高电平逻辑信号。在来自所述数据寄存器32和来自所述存贮单元阵列30的输出数据中仅有一个是处于低逻辑电平的情况下，所述比较器33输出一个低电平逻辑信号。
所述的半导体存贮器件还包括一个用于在所述存贮单元阵列30的输出数据和所述比较器33的输出数据中选择一个数据并将所选择的数据提供给所述数据输出缓冲器37的第三多路转换器36。为此目的，所述的第三多路转换器36包括在所述节点N11和节点N12之间连接的PMOS和NMOS晶体管MP10和MN10，以用一个用于使所述控制信号Sig3反相并将反相后的控制信号提供给所述PMOS晶体管MP10的栅极的反相器G26。所述PMOS和NMOS晶体管MP10和MN10响应所述的控制信号sig3而工作，以将所述存贮单元阵列30的输出信号传输给所述的数据输出缓冲器37。所述的第三多路转换器36还包括在节点N12和N20之间连接的PMOS和NMOS晶体管MP11和NP11，以及用于使控制信号/sig3反相并将反相后的控制信号提供给所述PMOS晶体管MP11的栅极的反相器G27。所述PMOS和NMOS晶体管MP11和MN11向应所述的控制信号/sig3而工作，从而将比较器33的输出数据传输给所述的数据输出缓冲器37。所述控制信号sig3和/sig3是互补的，从而必须使所述两个晶体管MN10或MP10和MN11或MP11中的任一个导通。
所述的数据输出缓冲器37将所述存贮单元阵列30的输出数据或者是比较器33的输出数据传输给一个数据输出端dout。为此目的，所述的数据输出缓冲器37包括一个连接在节点N12和所述数据输出端dout之间的反相器G28。
因此，本发明的半导体存贮器件具有高速缓冲存贮器功能。换言之，在一般情况下，来自所述输入端din的输入数据通过数据输入缓冲器31和第一多路转换器34被存贮在所述存贮单元阵列30之中，并且，存贮在所述存贮单元阵列30中的数据通过第三多路转换器36和数据输出缓冲器37向外输出。在所述输入数据具有相同值或一致性的特殊情况下，所述第二多路转换器35将提供给所述存贮单元阵列30的数据存贮在所述数据寄存器32中，并且所述的第一多路转换器34重新将存贮在所述数据寄存器32中的数据提供给所述存贮单元阵列30，所述比较器33将所述数据寄存器32的输出数据和所述存贮单元阵列30的输出数据进行比较。若来自所述数据寄存器32的数据值与来自所述存贮单元阵列30的数据值相同，则比较器33输出一个高电平逻辑信号。反之，在来自所述数据寄存器32的数据值不同于来自所述存贮单元阵列30的数据值的情况下，比较器33输出一个低逻辑电平。
从上面的描述中可以很明显地看出，本发明提供的一种具有高速缓冲存贮器功能的半导体存贮器件。在特定情况下，提供给所述存贮单元阵列的数据被暂存在所述数据寄存器中。存贮在所述数据寄存器中的数据被再次提供给所述的存贮单元而不用输入额外的数据。例如，在一个快速页模式下，当在写操作之后执行续操作时，不需要改变一个列地址就能输出暂存于在所述数据寄存器中的数据。因此，所述的半导体存贮器件具有很高的数据输出速度，并能避免故障数据的处理。另外，存贮在所述存贮单元阵列中的数据与存贮在所述数据寄存器中的数据进行比较，有助于诸如是DRAM的半导体存贮器件的测试模式操作。
虽然为了说明的目的对本发明的最佳实施例进行了描述，但本专业技术领域的技术人员都知道，在不脱离所附权利要求所披露的本发明的范围和精神的前提下，各种修改、增加和替换都是可能的。
权利要求
1.一种半导体存贮器件，包括一个存贮单元阵列，用于在其中存贮输入数据；一个数据输出缓冲器，用于向外输出存贮在所述数据输出缓冲器中的数据；一个输出端，用于向外传输所述数据输出缓冲器的输出数据；一个数据输入缓冲器，用于将所述数据输出缓冲器的输出数据传输给所述的存贮单元阵列；一个数据寄存装置，用于暂存从所述数据输入缓冲器传输的数据；和一个在所述存贮单元阵列、所述数据寄存装置和所述输出缓冲器之间连接的多路转换装置，用于在存贮于所述存贮单元阵列中的数据和存贮于所述数据寄存装置中的数据中选择一个数据，并将所选择的数据传输给所述的数据输出缓冲器。
2.根据权利要求1的半导体存贮器件，其中所述的多路转换装置在一般情况下选择存贮在所述存贮单元阵列中的数据，而在提供给所述存贮单元阵列的输入数据具有一致性的特定情况下，选择存贮在所述数据寄存装置中的数据。
3.一种半导体存贮器件，包括一个输入端，用于输入数据；一个存贮单元阵列，用于存贮来自所述输入端的输入数据；一个输出端，用于向外传输存贮在所述存贮单元阵列中的数据；一个数据寄存装置，用于暂存来自所述输入端的输入数据或来自所述存贮单元阵列的输出数据；第一多路转换装置，用于在来自所述输入端的输入数据和来自所述数据寄存装置的输出数据中选择一个数据，并将所选择的数据提供给所述的存贮单元阵列；和第二多路转换装置，用于在来自所述输入端的数据和来自所述存贮单元阵列输出数据中选择一个数据，并将所选择的数据传输给所述的数据寄存装置。
4.根据权利要求3的半导体存贮器件，还包括一个比较装置，用于将来自所述数据寄存装置的输出数据和来自所述存贮单元阵列的输出数据进行比较；和一个第三多路转换装置，用于在来自所述存贮单元阵列的输出数据和来自所述比较装置的输出数据中选择一个数据，并将所选择的数据提供给所述的输出端。
5.根据权利要求4的半导体存贮器件，其中，当来自所述数据寄存装置的输出数据与来自所述存贮单元阵列的输出数据相同时，所述的比较装置输出一个高电平逻辑信号，而当来自所述数据寄存装置的输出数据不同于来自所述存贮单元阵列的输出数据时，则输出低电平逻辑信号。
6.根据权利要求4的半导体存贮器件，还包括一个数据输入缓冲器，用于将来自所述输入端的输入数据传输给所述第一多路转换装置；和一个数据输出缓冲器，用于将来自所述第三多转换装置的输出数据传送给所述的输出端。
7.根据权利要求3的半导体存贮器件，其中，在来自所述输入端的所述输入数据具有一致性的特定情况下，所述第一多路转换装置选择来自所述数据寄存装置的输出数据。
全文摘要
一种半导体存贮器件，包括存贮单元阵列、数据输出缓冲器、数据输出端、数据输入缓冲器、数据寄存器以及连在存贮单元阵列、数据寄存器和数据输出缓冲器之间的多路转换器。一般，多路转换器选择存贮在存贮单元阵列中的数据，并将所选择的数据提供给数据输出缓冲器。当所提供的数据具有相同值或一致性的情况下，多路转换器选择存贮在数据寄存器中的数据，并将所选择的数据提供给数据输出缓冲器。
文档编号G11C7/00GK1132395SQ9511919
公开日1996年10月2日 申请日期1995年10月25日 优先权日1994年10月25日
发明者李在真, 安承汉 申请人:现代电子产业株式会社