专利名称：半导体存储器的制作方法
技术领域：
本发明涉及包括用于挽救故障单元等的冗余电路的半导体存储器。
一些半导体存储器例如DRAM(动态随机存取存储器)包括用于改变预存储器单元、地址和存储器单元之间对应关系的电路(以后称为冗余电路)，因此即使存储器单元不能正常运行，存储器也能够作为存储器装置工作。
用于上述半导体存储器的称为冗余电路的电路可以是采用ATD(地址转换检测器)的电路和称为移位冗余电路的电路。这些电路中采用ATD的冗余电路的电路结构复杂，启动列线所需的时间长。因此，采用移位冗余电路的半导体存储器由于其电路结构简单和启动列线迅速而日益得到广泛的应用。
下面参照
图13说明现有技术的移位冗余电路的结构和工作情况。
如图所示，冗余电路主要由Y地址解码器10、选择电路15、列线切换电路20和列驱动器40构成。
Y地址解码器10包括输入列地址AY的M个输入端(未示出)和N(＝2M)个与非门111-11N。在这些输入端和各个与非门11之间有多个逻辑门(未示出)，用来使对应于AY的一个与非门11输出“L”电平信号。
选择电路15由熔断器161-16N和锁存电路17构成。熔断器161-16N串联连接，锁存电路17与熔断器16N相连。当访问半导体存储器时电平从“H”变为“L”的信号BSEL输入至熔断器161。BSEL还输入至锁存电路17。锁存电路17用来当无熔断器16断开时将电平对应于BSEL变化的一个信号输出至熔断器16N，而当熔断器16断开时输出“H”电平信号。
列线切换电路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1构成。反相器21K(K＝1至N-1)的输入端与选择电路15中的熔断器16K和熔断器16K+1之间的连接部分相连。此外，反相器21N的输入端与熔断器16N+1和锁存电路17之间的连接部分相连。
反相器21K(K＝1至N)的输出端与PMOS23K的栅极、PMOS26K的栅极和反相器22K的输入端相连。反相器22K的输出端与PMOS24K的栅极和PMOS25K+1的栅极相连。NMOS23K(K＝1至N)的源极与NMOS24K的源极相连。来自地址解码器10中的与非门11K的信号输入至它们之间的连接部分。
PMOS25K(K＝1至N+1)的源极与电源线(图中用箭头表示)相连。PMOS261的漏极与NMOS231的漏极相连，PMOS26K(K＝2至N)的漏极与NMOS23K的漏极和NMOS23K-1的漏极相连。此外，PMOS26N+1的漏极与NMOS23N的漏极相连。
于是，“N+1”个信号从与NMOS261-26N的源极相关的连接部分取出，并被送至列驱动器40。
列驱动器40由“N+1”个电路构成，每个电路包括PMOS41和反相器42。PMOS41K(K＝1至N+1)的源极与电源线相连。PMOS41K的漏极和栅极分别与反相器42K的输入端和输出端相连，反相器42K的输出送至列选择开关SWK，用于控制列线CLK。
这就是说，当该半导体存储器被访问时，选择电路15根据熔断器16的状态，输出“N”个“L”或“H”电平信号。例如，当熔断器16P断开时，选择电路15将“P-1”个“L”电平信号送至反相器211-21P-1，将“N-P+1”个“H”电平信号送至反相器21P-21N。
结果，其栅极被输入“H”电平信号的NMOS231-23P-1导通。而其栅极被输入来自反相器221-22P-1的“L”电平信号的NMOS241-24P-1截止。此外，其栅极被输入“L”电平信号的NMOS23P-23N截止，而其栅极被输入“H”电平信号的NMOS24P-24N导通。
因此，来自Y地址解码器10中的与非门111-11P-1的信号分别经NMOS231-23P-1送至列解码器40中的反相器421-42P-1。此外，来自与非门11P-11N的信号分别经NMOS24P-24N送至列解码器40中的反相器42P+1-42N+1。
这之后，当熔断器16P断开时，来自与非门111-11P-1的信号分别送至用于控制列线CL1-CLP-1的列选择开关SW1-SWP-1，而来自与非门11P-11N的信号分别送至用于控制列线CLP+1-CLN和冗余列线RCL的列选择开关SWP+1-SWN+1。这就是说，半导体存储器在未启动与列线CLP相连的存储器单元的情况下工作。
于是，该半导体存储器的结构使得即使在存在故障存储单元的情况下，也能正常工作。然而具有上述结构的冗余电路有一个固有的问题，就是只可以挽救半导体存储器中一条列线。
因此，本发明的一个目的是提供一种半导体存储器，即使当两列(或行)不能正常运行时，它也能够进行工作。
为了实现上述目的，根据本发明，一种半导体存储器包括(N+2)个存储器单元组，一个地址解码器，一个主选择信号输出电路，一个副选择信号输出电路，一个第一切换电路和一个第二切换电路。
(N+2)个存储器单元组首先分别通过(N+2)条控制信号线连接。当第一电势电平信号送至第一至第(N+2)条控制信号线时，存储器单元组导通。根据输入的地址信号，地址解码器输出第一至第N个控制信号，其中一个假定是第一电势电平，其余假定是第二电势电平。
主选择信号输出电路输出第一信号电平信号作为第一至第P个主选择信号，输出第二信号电平信号作为第(P+1)个至第N个主选择信号。构造主选择信号输出电路，使其能够设置P的值。能够设置Q的值的副选择信号输出电路输出第一信号电平信号作为第一至第Q个副选择信号，输出第二信号电平信号作为第(Q+1)个至第(N+1)个副选择信号。
第一切换电路具有第一至第(N+1)个主控制信号输出节点和第一至第N个主控制信号输入节点，第一至第N个控制信号从地址解码器输入至这些输入节点。根据来自主选择信号输出电路的第一至第N个主选择信号，第一切换电路将第一至第P个主控制信号输入节点分别与所述第一至第P个主控制信号输出节点电连接。此外，第一切换电路将第(P+1)至第N个主控制信号节点分别与第(P+2)至第(N+1)个主控制信号输出节点电连接。另外，第一切换电路将第二电势电平信号输出至第(P+1)个主控制信号输出节点。
第二切换电路具有与第一至第(N+2)条控制信号线相连的第一至第(N+2)个副控制信号输出节点，和与第一切换电路的第一至第(N+1)个主控制信号输出节点相连的第一至第(N+1)个副控制信号输入节点。第二切换电路将第一至第Q个副控制信号输入节点分别与第一至第Q个控制信号输出节点电连接，并且将第(Q+1)至第(N+1)个副控制信号输入节点分别与第(Q+2)至第(N+2)个副控制信号输出节点电连接，以及根据副选择信号输出电路给出的第一至第(N+1)个副选择信号，将第二电势电平信号输出至第(Q+1)个副控制信号输出节点。
根据这样构成的半导体存储器，被访问的N个存储器单元组的组合可以通过设置P和Q来加以改变。因此，即使当两个存储器单元组(两列或行线)不能正常运行时，该半导体存储器也能够正常地工作。
根据本发明的半导体存储器实际上包括采用第一切换电路，该电路包括第一至第N个常态NMOS和第一至第N个冗余NMOS，以及第二切换电路，该电路包括第一至第(N+1)个常态NMOS和第一至第(N+1)个冗余NMOS。
当第K个主选择信号假定是第一信号电平时，第一切换电路中的第K(K＝1至N)个常态NMOS将第K个主控制信号输入节点与第K个主控制信号输出节点电相连。当第K个主选择信号假定是第二信号电平时，第一切换电路中的第K个冗余NMOS将第K个主控制信号输入节点与第(K+1)个主控制信号输出节点电相连。
当第K个副选择信号假定是第一信号电平时，第二切换电路中的第K(K＝1至N+1)个常态NMOS将第K个副控制信号输入节点与第K个副控制信号输出节点电相连。当第K个副选择信号假定是第二信号电平时，第二切换电路中的第K个冗余NMOS将第K个副控制信号输入节点与第(K+1)个副控制信号输出节点电相连。
此外，包括主熔断器电路和锁存电路的电路可以用作主选择信号输出电路。主熔断器电路由串联连接的第一至第N个主熔断器构成，从第一主熔断器向该主熔断器电路输入产生电平随时间变化的信号的选择信号。主锁存电路与主熔断器电路的所述第N个主熔断器相连，当第一至第N个主熔断器断开时，向第N个主熔断器输出第二信号电平信号，而当第一至第N个主熔断器未断开时，向所述第N个主熔断器输出具有相同电平的信号作为产生信号的选择信号。应注意的是第一至第N个主选择信号是从第一至第N个主熔断器的主锁存电路侧的端部取出的。
此外，包括副熔断器电路和副锁存电路的电路可以用作副选择信号输出电路。
副熔断器电路由串联连接的第一至第N个副熔断器构成，从第一主熔断器向该副熔断器电路输入产生信号的选择信号。
副锁存电路与副熔断器电路的所述第(N+1)个副熔断器相连，当第一至第(N+1)个副熔断器断开时，向第(N+1)个主熔断器输出第二信号电平信号，而当第一至第(N+1)个副熔断器未断开时，向所述第(N+1)个副熔断器输出具有相同电平的信号作为产生信号的选择信号。第一至第(N+1)个副选择信号是从第一至第(N+1)个副熔断器的副锁存电路侧的端部取出的。
当用NMOS构成第一切换电路时，可以将第一至第N个常态PMOS和第一至第N个冗余PMOS加到第一切换电路中。
当馈送具有第一信号电平的第K个主选择信号时，其漏极和栅极与第K个常态NMOS的漏极和源极相连的第K(K＝1至N)个常态PMOS变为导通状态。当馈送具有第二信号电平的第K个主选择信号时，其漏极和栅极与第K个常态NMOS的漏极和栅极相连的第K个冗余PMOS变为导通状态。
此外，可以将第一至第(N+1)个常态PMOS和第一至第(N+1)个冗余PMOS加到第二切换电路中。
当馈送具有第一信号电平的第K个副选择信号时，其漏极和栅极与第K个常态NMOS的漏极和源极相连的第K(K＝1至N+1)个常态PMOS变为导通状态。当馈送具有第二信号电平的第K个主选择信号时，其漏极和源极与第K个常态NMOS的漏极和源极相连的第K个冗余PMOS变为导通状态。
当通过增加PMOS构成第一和/或第二切换电路时，可以得到高速运行的半导体存储器。
通过结合附图所作的说明，本发明的其它目的和优点将变得更清楚，附图中图1是表示第一实施例的半导体存储器中提供的冗余电路的电路图；图2是表示第一实施例的冗余电路中提供的锁存电路的电路图；图3是说明BSEL的时序图；图4是说明当熔断器未断开时冗余电路的工作情况的电路图；图5是说明当熔断器未断开时冗余电路的工作情况的时序图；图6是说明当一个熔断器断开时冗余电路的工作情况的电路图；图7是说明当一个熔断器断开时冗余电路的工作情况的时序图；图8是说明当两个熔断器断开时冗余电路的工作情况的电路图；图9是说明当两个熔断器断开时冗余电路的工作情况的时序图；图10是说明当与两列线有关的两个熔断器不相邻时冗余电路的工作情况的框图；图11是表示第二实施例的半导体存储器中提供的冗余电路的电路图；图12是表示第三实施例的半导体存储器中提供的冗余电路的电路图；以及图13是表示现有技术的半导体存储器中提供的移位冗余电路的电路图。
下面参照附图讨论本发明的实施例。
第一实施例先说明根据第一实施例的半导体存储器的概况。第一实施例中的半导体存储器具有4(N+2)×L个存储器单元，排列成L行和4(N+2)列的矩阵。对应于各行的4(N+2)个存储器单元各自与一行线(字线)相连。行线与构成一个行驱动器和一个行解码器的电路相连。输入该电路的是定义为该半导体存储器的一个地址的一部分的行地址AX。然后，通过输出假定为具有一个预定电平的信号，该电路启动与那条行线相连的存储器单元。应注意的是，行线(存储器单元)(虽然此处省略具体的说明)被分成许多组，并且由与属于各个组的行线相连的存储器单元形成一块。
每块中的存储器单元分别与列线(数据线)相连。4(N+2)列线中的每条都通过一个列选择开关与一条I/O线相连。在与启动的行线相连的存储器单元中，与具有控制在导通状态的列选择开关的列线相连的存储器单元与I/O线电连接。
根据本实施例中的半导体存储器，如果除4(N+2)中的8(＝4×2)条列线之外的其余一条(或两条)列线不能正常工作，那么为了挽救该列线，采用8条列线。然后，本半导体存储器具有如图1所示的冗余电路，用于通过对列选择开关进行导通-截止控制，进行上述挽救处理。
如图所示，冗余电路主要包括Y地址解码器10、选择电路15、第一列线切换电路20、第二列线切换电路30、列驱动器40和列组选择电路45。
Y地址解码器10包括输入列地址AY的一些位(图中用AY’表示)的M个输入端(未示出)和N(＝2M)个与非门111-11N。具体地说，Y地址解码器10具有输入列地址AY的第二至第七位的6个输入端和64个与非门11。
在输入端和各个与非门11之间有多个逻辑门(未示出)，用于输出来自对应于从6个输入端输入的6位AY’内容的与非门的每个取“L”(“0”)电平信号。例如在与非门111和输入端之间有逻辑门，用于产生列地址AY的第二至第四位的值“与”(AY234)和第五至第七位的值“与”(AY567)。因此，仅当列地址AY的第二至第七位的所有值都是“1”时，与非门111输出“0”，而在其它情况下输出“1”(假定是“H”电平信号)。在与非门11N和输入端之间还有逻辑门，用于产生AY的第二至第四位的反相值“与”(AY234)和第五至第七位的反相值“与”(AY567)。因此，仅当列地址AY的第二至第七位的所有值都是“0”时，与非门11N输出“0”，而在其它情况下输出“1”。
于是，Y地址解码器10的构成使得当输入AY(AY’)时，与非门111-11N中的对应于AY’的一个与非门11输出“L”电平信号，而除上述与非门外的其余与非门11输出“H”电平信号。
选择电路15由熔断器161-16N、熔断器181-18N+1、锁存电路17和锁存电路19构成。如图所示，熔断器161-16N串联连接，锁存电路17与熔断器16N相连。熔断器181-18N+1也是串联连接，锁存电路19与熔断器18N+1相连。然后，块选择信号(BSEL)输入至熔断器161、181和锁存电路17、19。
图2表示锁存电路17(19)的结构。如图2所示，锁存电路17(19)由反相器61、64和PMOS(P沟道金属氧化物半导体晶体管)62、PMOS63构成。PMOS63的漏极与PMOS62的漏极以及反相器61的输入端相连。反相器61的输出端与PMOS62的栅极相连。输入BSEL的反相器64的输出端与PMOS63的栅极相连。PMOS62和PMOS63的源极与电源线(图中用箭头表示)相连。然后，PMOS62和PMOS63的漏极以及反相器61的输入端与熔断器16N(或熔断器18N+1)相连。
下面参照图3描述BSEL的概况。已经说过，在本实施例的半导体存储器中，存储器单元(行线)被分成许多块。BSEL是用于选择对应于一个行地址AX的一块的信号，如图所示，是根据一个行地址选通RAS和行地址AX产生的。应注意的是，当被选择时，信号BSEL是取“L”(0)电平的信号，并且在假定BSEL是“L”电平之后，AY被输入至Y地址解码器10。
回过头来参照图1，下面将继续说明冗余电路的结构。
第一列线切换电路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1构成。
反相器21K(K＝1至N-1)的输入端与选择电路15中的熔断器16K和熔断器16K+1之间的连接部分相连。此外，反相器21N的输入端与熔断器16N+1和锁存电路17之间的连接部分相连。
反相器21K(K＝1至N)的输出端与PMOS23k的栅极、PMOS26k的栅极和反相器22K的输入端相连。反相器22K的输出端与PMOS25K+1的栅极相连。NMOS23K(K＝1至N)的源极与NMOS24K的源极相连。然后，来自地址解码器17中的与非门11K的信号被输入至之间的连接部分。
PMOS25K(K＝1至N+1)的源极与电源线(图中用箭头表示)相连，PMOS261的漏极与NMOS231的漏极相连，PMOS26K(K＝2至N)的漏极与NMOS23K的漏极和NMOS23K-1的漏极相连。此外，PMOS26N+1的漏极与NMOS23N的漏极相连。
然后，从这些PMOS261-26N的源极的连接部分取出送至第二列线切换电路30的信号。
从图中可以看出，第二列线切换电路30的结构基本与第一列线切换电路20相同。然而，第二列线切换电路30包括(N+1)个反相器311-31N+1，用于接收来自选择电路15的信号。此外，对应于NMOS23和NMOS24的NMOS33和NMOS34的源极不与Y地址解码器10相连，而是与第一列线切换电路20相连。然后，从对应于NMOS26的NMOS361-36N+1的漏极取出送至列驱动器40的“N+2”个信号。
列驱动器40由“N+2”个电路构成，每个电路由PMOS41和反相器42构成。PMOS41K(K＝1至N+2)的源极与电源线相连，PMOS41K的漏极和栅极分别与反相器42K的输入端和输出端相连。
来自第二列线切换电路30中的PMOS36K(K＝1至N+2)的漏极的连接部分的信号被输入至与PMOS41K的漏极相连的反相器42K的输入端，反相器42K输出与输入信号的电平相反的信号。
列组选择电路45主要由与非门46Z_K和反相器47Z_K(Z＝A至D，K＝1至N+2)构成。列驱动器40中的反相器42K(K＝1至N+2)的输出端与四个与非门46Z_K(Z＝A至D)中的一个输入端相连。分别输入至与非门46Z_K的其它输入端的是根据列地址AY的第0位和第1位产生的AY01、AY01、AY01和AY01。与非门46Z_K的输出端与反相器47Z_K的输入端相连，反相器47Z_K的输出送至与列线CLZ_K相连的列选择开关SWZ_K。
例如，列地址AY的第0位和第1位的值都是“1”(“H”电平)，那么将“0”从一个输入端输入至与非门46Z_K(Z≠A，K＝1至N+2)。因此，在与来自列驱动器40的信号无关的情况下，这些与非门46输出“H”电平信号。结果，反相器47Z_K(Z≠A，K＝1至N+2)输出“L”电平信号。此外，在这种情况下，来自列驱动器40的“H”电平信号被输入至与非门46A_K(K＝1至N+2)。因此，与非门46A_K输出来自列驱动器40的信号的反相信号，而反相器47Z_K输出与来自列驱动器40的信号的电平相同的信号。
因此，列组选择电路45向属于对应于列地址AY的第0位和第1位内容的组的“N+2”个列选择开关SW提供“N+2”个二进制信号，并且向属于上述组以外的组的其余列选择开关分别提供“L”电平信号。
下面将具体描述实施例中采用半导体存储器(冗余电路)的方法及其工作过程。首先参照图4和5描述在这样一种状态下的工作过程，其中熔断器未断开，即列线未被挽救，以及用来判断是否应挽救列线的检验状态。
顺便说明以下，图4表示图3中的电路，以及信号通路。参照图4，然而，属于由列组选择电路45选择的列组的列线CLZ_K(K＝1至N+2)分别标以CL1-CLN、RCL1和RCL2，因此省略了对列组选择电路的表示。此外，图5是说明当熔断器未断开时的工作情况的时序图。
如已经说明的那样，当控制信号和地址被输入至半导体存储器中时，BSEL电平从“H”电平变为“L”电平。由于在这种情况下锁存电路17、19中的PMOS62的源极通过熔断器16、18与BSEL输出源相连，所以由锁存电路17、19锁存的“H”电平信号被BSEL的变化清除。因此，选择电路15向第一和第二列线切换电路20、30输出总共“2N+1”个信号，这些信号的电平以与BSEL相同的方式随时间改变。
这就是说，如图5(a)至5(c)所示，当BSEL假定是熔断器未断开的状态下的“L”电平时，“L”电平信号分别输入至第一列线切换电路20中的反相器211-21N和第二列线切换电路30中的反相器311-31N+1。结果，“H”电平信号被输入至NMOS231-23N，从而NMOS231-23N导通。此外，从反相器221-22N向NMOS241-24N输入信号(“L”电平信号)，NMOS241-24N截止。
因此，来自Y地址解码器10中与非门11K(K＝1至N)的信号通过NMOS23K送至第二列线切换电路30中NMOS33K和NMOS34K的源极的连接部分。然后，由于反相器31K被输送“L”电平信号，所以第二列线切换电路30中NMOS33K和NMOS34K分别控制在导通/截止状态。因此，从与非门11K(K＝1至N)送至第二列线切换电路30的信号通过NMOS33K输入至列驱动器40中的反相器42K。
总之，当没有熔断器断开时，来自与非门11K(K＝1至N)的信号按粗箭头所示，通过NMOS23K和NMOS33K输入至列驱动器40中的反相器42K。此外，如已经所说明的那样，当输入具有一定内容的AY’时，仅从对应于AY’的一个与非门11中输出“L”电平信号。因此，“L”电平信号被送至反相器421-42N中的仅一个反相器42，而其它反相器42被输送“H”电平信号。
例如，列地址AY的第二至第七位都是“1”，如图5(d)和5(e)所示，仅从Y地址解码器10中的与非门111输出“L”电平信号。因此，如图5(f)所示，从反相器421输出“H”电平信号。然后，相应的与非门11向反相器422-42N输出“H”电平信号，从反相器422-42N输出“L”电平信号。
此外，第一列线切换电路20中的PMOS26N+1的栅极接地，PMOS25N+1受选择电路15给出的信号的控制，处于导通状态。因此，“H”电平信号被送至第二列线切换电路30中的NMOS33N+1和nMOS34N+1的源极之间的连接部分。接下来，NMOS33N+1也受选择电路15给出的信号的控制，处于导通状态，反相器42N+1被输送“H”电平信号。类似地，PMOS35N+2和PMOS36N+2都处于导通状态，于是“H”电平信号从PMOS36N+2的漏极送至反相器42N+2。
总之，列地址AY的第二至第七位都是“1”，如图5(g)所示，于是从除反相器421以外的全部反相器42中输出“L”电平信号。接下来，来自反相器421-42N+2的“N+2”个信号被分别送至与列线CL1-CLN、RCL1和RCL2相连的列选择开关SW1至SWN+2。结果，只有与列线CL1有关的存储器单元才与I/O线电连接。
如上所述，在无熔断器断开的状态下，与冗余列线RCL1和RCL2相连的列选择开关SWN+1和SWN+2受到控制，处于截止状态，只有与列线CL1-CLN中的一条相连的、对应于AY’的列选择开关受到控制，处于导通状态。
应注意的是，第一列线切换电路20中的PMOS251的栅极接地，反相器221-22N-1的输出分别被输入至PMOS252-PMOS25N的栅极。因此，当“L”电平信号被输入至反相器211-21N时，所有PMOS25都受到控制，处于导通状态。然而，反相器211-21N的输出被输入至与PMOS251-PMOS25N相连的PMOS261-PMOS26N的栅极，因此PMOS261-PMOS26N受到控制，处于截止状态。由于这一原因，由PMOS25K和PMOS26K(K＝1至N)构成的组件不对输入至第二列线切换电路30的信号产生影响。
下面将参照图6和7描述一个熔断器断开的状态下冗余电路的工作情况，以列线CLN异常为例。
在这种情况下，如图6所示，对应于列线CLN的熔断器16N断开以后，采用半导体存储器。
当访问存储器单元的信号输入至熔断器16N断开的半导体存储器中时，即使BSEL从“H”变到“L”，由锁存电路17锁存的信号也不被清除。因此，即使当BSEL处于“L”电平，锁存电路17也持续输出“H”电平信号。另一方面，当BSEL变为“L”时，锁存电路19的输出如同熔断器未断开时那样也变为“L”。结果，如图7(a)至7(c)所示，BSEL变为“L”以后，第一列线切换电路20中的反相器21N被输送“H”电平信号，第二列线切换电路30中除反相器21N以外的反相器21和反相器31都被输送“L”电平信号。
更具体地说，下标为1至N-1的MOS和反相器分别以与熔断器未断开时相同的方式工作，结果，列选择开关SW至列线CL1-CLN-1都被输送来自与非门111-11N-1的信号的反相信号。
另一方面，当BSEL变为“L”时，与熔断器未断开的情况相反，与反相器21N相关的NMOS23N和NMOS24N分别取截止和导通状态。此外，与熔断器未断开的情况相反，PMOS26N和PMOS25N+1也分别取截止和导通状态。结果，来自与非门11N的信号传给第一列线切换电路20中的NMOS24N并送至第二列线切换电路30中NMOS33N+1和NMOS34N+1的源极之间的连接部分。然后，第二列线切换电路30中的MOS受到控制，处于与熔断器未断开的情况相同的状态，因此送至第二列线切换电路30中NMOS33N+1和NMOS34N+1的源极之间的连接部分的信号经NMOS33N+1送至反相器42N+1。这就是说，当熔断器16N断开时，图6中用粗箭头表示的来自与非门11N的信号送至与列选择开关SW相连的反相器42N+1，以便控制冗余列线RCL1。
此外，由于来自反相器21N的信号使PMOS26N处于导通状态，所以不是来自与非门11N而是来自PMOS26N的源极的信号被输入至第二列线切换电路30中NMOS33N和NMOS34N的源极之间的连接部分。然后，由来自反相器31N的信号控制，NMOS33N处于导通状态，因此，送至NMOS33N和NMOS34N的源极之间的连接部分的信号经NMOS33N输入至反相器42N。这就是说，与列线CLN相连的列选择开关SWN总是被施加“L”电平信号。接下来，第二列线切换电路30中的PMOS35N+2和PMOS36N+2的状态象它们在熔断器未断开时那样保持不变。因此，控制冗余列线RCL2的列切换开关SWN+2在全部时间都被施加“L”电平信号。
这样在只有熔断器16N断开的情况下，切换信号通路，使得来自与非门11N的信号不是送至反相器42N而是送至反相器42N+1，进一步地反相器42N总是施加“L”电平信号。因此，如图7(d)所示，输入具有给定内容的AY’(全“1”)，并且与非门11N的输出变成“L”。在这种情况下，如图7(e)和7(f)所示，只有反相器42N+1输出“H”电平信号，结果，存储器单元不与非正常工作的列线CLN相连，而是与正常工作的冗余列线RCL1(确保正常工作)相连，该存储器单元与I/O线相连。
虽然省略了对除熔断器16N以外的熔断器断开情况的具体描述，但是从以上说明可以清除地看到，当熔断器16P(P≠N)断开时，来自与非门111-11P的信号分别输入至用于控制列线CL1-CLP-1的列选择开关SW1-SWP-1，而来自与非门11P-11N的信号分别输入至用于控制列线CLP+1-CLN和冗余列线RCL1的列选择开关SWP+1-SWN+1。然后，控制列线CLP和冗余列线RCL2的列选择开关SWP被施加用于控制开关处于截止状态的信号。
此外，当进行操作检验，检测到两条列线都工作不正常时，对应于这些列线的两个熔断器断开以后，使用半导体存储器。如果例如如图8所示检验到列线CLN-1和CLN中出现不正常时，断开对应于列线CLN-1的熔断器16N-1(未示出)和对应于列线CLN的熔断器18N。
在熔断器16N-1和18N断开的状态下，锁存电路17和19都施加从“H”变到“L”的BSEL，结果即使BSEL是“L”电平信号，它们也都不输出“L”电平信号。这就是说，如图9(a)和9(b)所示，当BSEL变为“L”时，“H”电平信号被送至第一列线切换电路20中的反相器21N-1、21N，和第二列线切换电路30中的反相器31N、31N+1。此外，如图9(c)所示，除上述反相器以外的反相器21和31根据BSEL的变化被输送“L”电平信号。
因此，控制列线CL1-CLN-2的列选择开关象在熔断器未断开时那样，分别被输送来自与非门111-11N-2的信号的反相信号。
此外，相对于反相器21N-1、21N的MOS以与只有第一列线切换电路20中的熔断器16N断开时相同的方式受到控制。因此，由PMOS25N-1和PMOS26N-1将“H”电平信号送至第二列线切换电路30中的NMOS33N-1和NMOS34N-1的源极。然后，PMOS33N-1和PMOS34N-1分别由来自反相器31N-1的信号控制，处于导通和截止状态，因此，来自PMOS26N-1漏极的“H”电平信号经NMOS33N-1送至控制列线CLN-1的反相器42N-1。这就是说，控制列线CLN-1的开关总是被施加“L”电平信号，而与Y地址解码器10的输出无关。
另外，通过来自反相器31N的“L”电平信号的控制，NMOS36N变为导通状态，而通过来自反相器32N-1的“L”电平信号(反相器31N-1的输出的反相信号)的控制，NMOS35N变为导通状态。因此，控制列线CLN的反相器42N总是被施加“L”电平信号。
此外，来自与非门11N-1的信号通过NMOS24N-1送至第二列线切换电路30中NMOS33N和NMOS34N的源极之间的连接部分。接下来，由于第二列线切换电路30中的反相器31N输出“H”电平信号，所以NMOS33N和NMOS34N分别取截止和导通状态。因此，送至NMOS33N和NMOS34N的源极之间的连接部分的信号向NMOS34N的方向传输，并提供给列驱动器40中的反相器42N+1。
象反相器21N-1的情况那样，“H”电平信号也输入至第一列线切换电路20中的反相器21N，因此，来自与非门11N的信号送至第二列线切换电路30中NMOS33N+1和NMOS34N+1的源极之间的连接部分。接下来，该信号向通过反相器32N+1控制处于导通状态的NMOS34N+1的方向传输，并提供给列驱动器40中的反相器42N+2。
于是，如果熔断器16N-1和熔断器18N断开，那么信号通路被切换，因此来自与非门11N-1和11N的信号分别送至反相器42N+1和42N。然后，反相器42N-1和42N总是不施加来自与非门11的信号，而是施加“H”电平信号。
因此，如图9(d)和9(e)所示，输入具有给定内容的AY’(全“1”)，并且只有与非门11N的输出变成“L”。在这种情况下，如图9(f)所示，只有反相器42N+2输出“H”电平信号，结果，存储器单元不与非正常工作的列线CLN相连，而是与正常工作的冗余列线RCL2(确保正常工作)相连，该存储器单元与I/O线相连。
至此已经说明了应挽救两条相邻列线的情况下冗余电路的工作情况。然而可以由本冗余电路挽救的列线不限于那些连续的列线。例如，如果应挽救列线CLN-2和CLN，那么可以在断开冗余电路中的熔断器16N-2和18N以后，使用半导体存储器。
当断开这些熔断器时，如图10所示，第一列线切换电路20分别输出从Y地址解码器10输入的第一至第(N-3)个信号DE1-DEN-3，作为第一至第(N-3)个信号SA1-SAN-3。此外，第一列线切换电路20分别输出从Y地址解码器10输入的第(N-2)至第N个信号DEN-2-DEN，作为第(N-1)至第(N+1)个信号SA1-SAN-3，并输出“H”电平信号作为第(N-2)个信号SAN-2。此外，第二列线切换电路30分别输出第N个和第(N+1)个信号SAN和SAN+1，作为第(N+1)和第(N+2)个信号SBN+1和SBN+2，并输出“H”电平信号作为第N个信号SBN。
然后，列驱动器40将来自第二列线切换电路30的信号SB1-SBN+2的反相信号送至列选择开关SW，以便控制列线CL1-CLN和冗余列线RCL1、RCL2。
这样，信号DE1-DEN-3，DEN-2，DEN-1和DEN分别被送至列选择开关，以便控制列线CL1-CLN-3，CLN-1和冗余列线RCL1、RCL2，通过断开熔断器16N-1、18N，从中消除了不能正常工作的列线CLN-2、CLN。
第二实施例图11表示第二实施例中半导体存储器中采用的冗余电路的结构。
如图所示，冗余电路具有通过将PMOS27K和PMOS28K(K＝1至N)加到第一列线切换电路20中构成的第一列线切换电路20’。PMOS27K和PMOS28K(K＝1至N)的源极和漏极分别与PMOS23K和PMOS24K的源极和漏极相连。PMOS28K的栅极与反相器21K的输出端相连，PMOS27K的栅极与反相器22K的输出端相连。
这就是说，构成冗余电路，使得当“L”电平信号送至反相器21K时，该冗余电路将来自与非门11K的信号经NMOS23K和PMOS27K送至第二列线切换电路30。此外，构成冗余电路，使得当“H”电平信号送至反相器21K时，该冗余电路将来自与非门11K的信号经NMOS24K和PMOS28K送至第二列线切换电路30。
由于在该冗余电路中第一列线切换电路20’这样通过两个MOS将来自与非门11的信号送至第二列线切换电路30，所以电源信号(VCC)被送至第二列线切换电路30中的NMOS33和NMOS34。结果，与第一实施例中的半导体存储器相比，第二实施例中的半导体存储器的运行速度更快，在第一实施例中来自与非门11的信号通过一个MOS送至第二列线切换电路30，这就是说，送至第二列线电路的信号电平限制在“VCC-VT”(VT是NMOS的阈值电压)。此外，半导体存储器能够用低的VCC稳定地工作。
第三实施例图12表示第三实施例中半导体存储器中采用的冗余电路的结构。
如图所示，冗余电路具有通过将PMOS37K和PMOS38K(K＝1至N+1)加到第二列线切换电路30中构成的第二列线切换电路30’。PMOS37K和PMOS38K(K＝1至N+1)的源极和漏极分别与PMOS33K和PMOS34K的源极和漏极相连。PMOS38K的栅极与反相器31K的输出端相连，PMOS37K的栅极与反相器32K的输出端相连。
这就是说，构成冗余电路，使得当“L”电平信号送至反相器31K时，该冗余电路将来自第一列线切换电路20’的信号经NMOS33K和PMOS37K送至列驱动器40。此外，构成冗余电路，使得当“H”电平信号送至反相器31K时，该冗余电路将来自第一列线切换电路20’的信号经NMOS24K和PMOS28K送至列驱动器40。
由于在该冗余电路中第二列线切换电路30’这样通过两个MOS将来自第一列线切换电路20’的信号送至列驱动器40，所以电源信号(VCC)被送反相器42。因此，与第二实施例中的半导体存储器相比，第三实施例中的半导体存储器的运行速度更快。
在不背离本发明的精神和范围的情况下，可以对本发明作各种修改。本发明不限于上述具体的实施例。
权利要求
1.一种半导体存储器，包括(N+2)个存储器单元组，当第一电势电平信号送至第一至第(N+2)条控制信号线时，每个存储器单元组导通；地址解码器，用于根据输入的地址信号，输出第一至第N个控制信号，其中一个假定是第一电势电平，其余假定是第二电势电平；主选择信号输出电路，能够设置P的值，用于输出第一信号电平信号作为第一至第P个主选择信号，输出第二信号电平信号作为第(P+1)个至第N个主选择信号；副选择信号输出电路，能够设置Q的值，用于输出电路输出第一信号电平信号作为第一至第Q个副选择信号，输出第二信号电平信号作为第(Q+1)个至第(N+1)个副选择信号；第一切换电路，具有第一至第(N+1)个主控制信号输出节点和第一至第N个主控制信号输入节点，第一至第N个控制信号从地址解码器输入至这些输入节点，根据来自所述主选择信号输出电路的第一至第N个主选择信号，第一切换电路将第一至第P个主控制信号输入节点分别与第一至第P个主控制信号输出节点电连接，并且将所述第(P+1)至第N个主控制信号节点分别与所述第(P+2)至第(N+1)个主控制信号输出节点电连接，以及将第二电势电平信号输出至第(P+1)个主控制信号输出节点；以及第二切换电路，具有与第一至第(N+2)条控制信号线相连的第一至第(N+2)个副控制信号输出节点，和与所述第二切换电路的第一至第(N+1)个主控制信号输出节点相连的第一至第(N+1)个副控制信号输入节点，将所述第一至第Q个副控制信号输入节点分别与所述第一至第Q个控制信号输出节点电连接，并且将所述第(Q+1)至第(N+1)个副控制信号输入节点分别与所述第(Q+2)至第(N+2)个副控制信号输出节点电连接，以及根据所述副选择信号输出电路给出的第一至第(N+1)个副选择信号，将第二电势电平信号输出至所述第(Q+1)个副控制信号输出节点。
2.根据权利要求1的半导体存储器，其中所述第一切换电路包括第一至第N个常态NMOS，用于当分别馈送具有第一信号电平的第一至第N个主选择信号时，将第一至第N个主控制信号输入节点与第一至第N个主控制信号输出节点电相连；以及第一至第N个冗余NMOS，用于当分别馈送具有第二信号电平的第一至第N个主选择信号时，将第一至第N个主控制信号输入节点与第二至第(N+1)个主控制信号输出节点电相连，所述第二切换电路包括第一至第(N+1)个常态NMOS，用于当分别馈送具有第二信号电平的第一至第(N+1)个副选择信号时，将第一至第(N+1)个副控制信号输入节点与第一至第(N+1)个副控制信号输出节点电相连；以及第一至第(N+1)个冗余NMOS，用于当分别馈送具有第二信号电平的第一至第(N+1)个主选择信号时，将第一至第(N+1)个主控制信号输入节点与第二至第(N+2)个主控制信号输出节点电相连。
3.根据权利要求2的半导体存储器，其中所述主选择信号输出电路包括由串联连接的第一至第N个主熔断器构成的主熔断器电路，从所述第一主熔断器侧向该主熔断器电路输入产生电平随时间变化的信号的选择信号；以及与所述主熔断器电路的所述第N个主熔断器相连的主锁存电路，所述主熔断器电路被输入产生信号的选择信号，当所述第一至第N个主熔断器中的一个断开时，所述主锁存电路向所述第N个主熔断器输出第二信号电平信号，而当所述第一至第N个主熔断器未断开时，向所述第N个主熔断器输出具有相同电平的信号作为产生信号的选择信号，所述第一至第N个主选择信号是从所述第一至第N个主熔断器的所述主锁存电路侧的端部取出的，所述副选择信号输出电路包括由串联连接的第一至第(N+1)个副熔断器构成的副熔断器电路，从所述第一主熔断器侧向该副熔断器电路输入产生信号的选择信号；以及与所述副熔断器电路的所述第(N+1)个副熔断器相连的副锁存电路，所述副熔断器电路被输入产生信号的选择信号，当所述第一至第(N+1)个副熔断器中的一个断开时，所述副锁存电路向所述第(N+1)个副熔断器输出第二信号电平信号，而当所述第一至第(N+1)个主熔断器未断开时，向所述第(N+1)个主熔断器输出具有相同电平的信号作为产生信号的选择信号，第一至第(N+1)个主选择信号是从所述第一至第(N+1)个副熔断器的所述副锁存电路侧的端部取出的。
4.根据权利要求2的半导体存储器，其中所述第一切换电路进一步包括第一至第N个常态PMOS，其漏极和栅极与所述第一至第N个常态NMOS的漏极和源极相连，当分别馈送具有第一信号电平的第一至第N个主选择信号时变为导通状态；以及第一至第N个冗余PMOS，其漏极和栅极与所述第一至第N个冗余NMOS的漏极和源极相连，当分别馈送具有第二信号电平的第一至第N个主选择信号时变为导通状态。
5.根据权利要求4的半导体存储器，其中所述第二切换电路进一步包括第一至第(N+1)个常态PMOS，其漏极和栅极与所述第一至第(N+1)个常态NMOS的漏极和源极相连，当分别馈送具有第一信号电平的第一至第(N+1)个主选择信号时变为导通状态；以及第一至第(N+1)个冗余PMOS，其漏极和栅极与所述第一至第(N+1)个冗余NMOS的漏极和源极相连，当分别馈送具有第二信号电平的第一至第(N+1)个主选择信号时变为导通状态。
全文摘要
一种半导体存储器，即使当两列(或行)不能正常运行时，它也能够进行工作。为了实现上述目的，根据本发明，该半导体存储器包括(N+2)个存储器单元组，一个地址解码器，一个主选择信号输出电路，一个副选择信号输出电路，一个第一切换电路和一个第二切换电路。
文档编号G11C29/04GK1162817SQ9710281
公开日1997年10月22日 申请日期1997年2月22日 优先权日1996年2月23日
发明者佐藤贤治, 松下裕一 申请人:冲电气工业株式会社