专利名称：减小漏电流的半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，更具体地说，涉及可以工作在数据保持方式的半导体存储器的基片偏压产生电路的结构。
DRAMs(动态随机存取存储器)已经广泛地用于诸如笔记本式个人计算机和便携式装置(诸如寻呼机-便携式数字电话机的便携式信息终端)的PDAs(个人数字辅助装置)中。由于这些便携式装置用电池工作，所以，特别需要低功率消耗的器件。在各种各样的用来减小功率消耗的措施中，降低工作电源电压是最有效的，这是因为功率消耗正比于工作电源电压的平方。出于这种观点，目前，在某些情况下要求使用2伏的电源电压。按照降低电源电压的要求，遵循相似法则把MOS晶体管(绝缘栅场效应晶体管)按比例缩小、以便保持工作特性。但是，正如下面将要说明的，由于子阈值电流增加的缘故，与降低电源电压一致地降低阈值电压通常是困难的。
图33示出n沟道MOS晶体管的栅压和漏极电流之间的关系。横坐标给出漏极电流Ids，而纵坐标给出栅压(即，参考源极电压的栅压)Vgs。MOS晶体管的阈电压定义为一定数量的漏极电流流动时的栅压。在具有例如10微米的栅极宽度的MOS晶体管中，把1微安漏极电流流动时的栅极电压Vgs称为阈电压Vth。在MOS晶体管中，当栅压Vgs降低到或者低于所述阈电压时，漏极电流Ids按指数率下降(由于图33具有对数标度，所以，图中的曲线线性下降)，但是，甚至当栅压Vgs下降到0伏时，漏极电流Ids也不下降到0值。
当MOS晶体管的阈电压从Vth1下降到Vth2时，MOS晶体管的特征曲线从曲线I变化到曲线II。
相应地，栅压Vgs为0伏时流动的电流(即，子阈值电流)从I1增加到I2。单纯降低阈电压导致所述子阈值电流的增加，因此增加了电流消耗。可以通过转换图33中栅压Vgs的符号来推导出p沟道MOS晶体管的特性，同时出现类似的问题。
根据利用16兆DRAM的实验，已经发现以下问题。在电源电压为2伏的情况下，当n沟道和p沟道MOS晶体管的阈电压的绝对值都降低到大约0.4伏时，备用期间(芯片的不激活状态期间)消耗的电源电流增加到大约500微安。在实际操作中，所述DRAM被保持在备用状态，在该状态期间，所述DRAM被设定到自刷新方式、即、数据保持方式，并且在内部进行刷新操作。在这种数据保持方式操作中，除了备用期间消耗的备用电流之外，在刷新期间还需要消耗大约50微安刷新电流。鉴于自刷新操作所需要的刷新电流，处在数据保持方式的便携式装置一般需要消耗大约100微安或者小一些的备用电流。例如，公开让公众审查的日本专利第6-28847(1994)已经公开了一种用来抑制备用状态下(备用周期)的亚阈电流的结构。
图34示意地示出传统的半导体存储器的总体结构。在图34中，半导体存储器PSR包括内部电路LC，它包含存储器阵列和外围电路系统；偏压产生电路VBG，它把偏压VBB和VWB输送到为形成内部电路LC而提供的并且包含阱和基片的基片区；数据保持方式检测电路DRD，它检测根据外加的数据保持方式指定信号ZRF和电源电压而对数据保持方式的指定；以及偏压控制电路VBC，它与来自数据保持方式检测电路DRD的保持方式检测信号DRM的激活一致地增加由偏压产生电路VBG产生的偏压VBB和VWB的绝对值。
内部电路LC包括在p型基片上形成的n沟道MOS晶体管和在n型基片上形成的p沟道MOS晶体管。数据保持方式检测电路DRD确定当保持方式指定信号ZRF在预定的时间周期被保持在L电平时、或者当电源电压被设定到或低于预定的电压电平时指定所述数据保持方式。偏压产生电路VBG把负偏压VBB加到p型基片区，而把正偏压VWB加到n型基片区。下面将参考图35的波形图描述图34中所述的半导体器件的操作。
在正常方式(正常操作方式)下，电源电压保持在例如5伏的电压电平。在这种状态下，保持方式指定信号ZRF处在H电平的不激活状态，而来自数据保持方式检测电路DRD的保持方式检测信号DRM处在L电平的不激活状态。在这种状态下，由偏压产生电路VBG提供的基片偏压VBB保持在-3×Vthn的电压电平，而基片偏压VWB保持在电源电压VCC的电平。Vthn代表n沟道MOS晶体管的阈电压。
在时间T0，指定数据保持方式，并且电源电压VCC被降低到3伏的电平。通过以下方法检测这种数据保持方式数据保持方式检测电路DRD检测到保持方式指定信号ZRF在预定的时间周期内被设定在L电平，或者检测到电源电压的电平降低了。当进入数据保持方式时，在时间t0，来自数据保持方式检测电路DRD的保持方式检测信号DRM被激活而达到H电平，并且来自偏压控制电路VBC的偏压控制信号VCL。偏压产生电路VBG与偏压控制信号VCL一致地把偏压VBB降低到-4Vthn，而把偏压VWB的电平提高到VCC+|Vthp|，其中，Vthp代表p沟道MOS晶体管的阈电压。
偏压VBB和VWB分别提供n沟道和p沟道MOS晶体管的反向栅电位。在MOS晶体管中，当反向栅电位的绝对值增加时，其阈电压的绝对值也增加。通过增加偏压VBB和VWB的绝对值并由此加大这些晶体管的阈电压的绝对值来减小p沟道和n沟道MOS晶体管的亚阈电流。
在时间t1，从数据保持方式返回而进入正常方式，使得电源电压回到5伏的电压电平，并且数据保持方式检测信号DRM被设定到L电平的不激活状态。从而，偏压VBB再次上升到3Vthn的电压电平，而偏压VWB返回到电源电压VCC的电压电平。
在正常方式中，减小偏压VBB和VWB的绝对值，以便减小MOS晶体管的阈电压的绝对值，从而有可能获得所述半导体器件在正常方式下所需要的工作特性。
在上述公开让公众审查的日本专利第6-28847中，在数据保持方式下，为了减小亚阈电流，增加了偏压的绝对值从而加大了MOS晶体管的阈电压的绝对值。该先有技术参考文献涉及在工作温度上升时亚阈电流的有害的上升，但是，未涉及在用例如2伏的低的电源电压工作的半导体存储器中、为获得高速操作能力而降低MOS晶体管的阈电压。此外，由于在数据保持方式下加到形成内部电路LC的整个基片区的偏压VBB和VWB变化，所以，图34中所示的结构受到动态半导体存储器所特有的问题的损害。
图36是图34中所示的内部电路的部分截面图。在图36中，在p型半导体基片900上形成外围电路系统和存储器阵列。在形成于半导体基片900表面的N型阱901和P型阱906处形成所述外围电路系统。在P型阱920上形成存储器阵列，所述P型阱920形成于P型半导体基片900的表面、并且与P型阱906隔开。这种结构一般称为双阱结构。
N型阱901经由重掺杂N型杂质区(N+区)902接受偏压VWB。在N型阱901的表面形成重掺杂P型杂质区(P+区)903和904，并且还在那里、在P+区903和904之间的沟道区上形成栅极905，在栅极和所述沟道区之间有栅极绝缘薄膜(未示出)。P+杂质区903和904以及栅极905形成p沟道MOS晶体管。可以省去与p型半导体基片900电连接的的P型阱906。
在P型阱906的表面形成彼此隔开的N+区908和909，并且还在那里、在N+区908和909之间的沟道区上形成栅极910，在该栅极和所述沟道区之间有未示出的栅极绝缘薄膜。N+区908和909以及栅极层910形成n沟道MOS晶体管。在图36中，P+区903接受电源电压VCC，而N+区908接受地电压VSS。P+区904和N+区909相互连接，而栅极905和910相互连接。这些结构实现CMOS反相器，它把输入信号反相、并且产生输出信号OUT。
在所述存储器阵列中，P型阱(或者p型半导体层)920经由P+区921接受偏压VBB。在P型阱920的表面形成彼此隔开的N+区922和923，并且还在那里、在N+区922和923之间的沟道区上形成栅极层926，在该栅极和所述沟道区之间有未示出的栅极绝缘薄膜。导电层924电连接到N+区923。在导电层924上形成导电层925，在导电层924和925之间有电容绝缘薄膜(未示出)。N+区922连接到位线BL，而栅极层926连接到字线WL。导电层925接受恒压电池板电压VCP。在这种存储器阵列中，N+区922和923以及栅极926形成存储单元的存取晶体管，而N+区923和导电层924、925形成数据存储电容器。
图37是图36中所示的存储器阵列的等效电路图。在图37中，存储器单元包含n沟道MOS晶体管MQ，它具有连接到字线WL的栅极以及分别连接到位线BL和存储节点SN的各导电节点；电容器Cg，它连接在存储节点SN和用来施加电池板电压VCP的节点之间；以及电容器Cj，它连接在存储节点SN和用来施加偏压VBB的节点之间。MOS晶体管MQ对应于图36中包含N+区922和923以及栅极926的结构。电容器Cg对应于由导电层924和925形成的电容器。电容器Cj对应于在N+区923和P型阱920之间形成的电容。还把基片偏压VBB加到外围电路中MOS晶体管PH的反向栅(back gate)。外围电路中的晶体管PH对应于由图36中的N+区908和909以及栅极910形成的晶体管。在所述动态半导体存储器中，存储节点SN以电荷的形式存储信息。
在数据保持方式下，所述动态半导体存储器周期性地对所存储的数据执行刷新操作。更具体地说，选择字线WL，并且借助于MOS晶体管MQ把存储在存储节点SN的电荷读出到位线BL。像上述那样读出的位线电位被未示出的读出放大器放大，并且如此放大后的位线电位被写入存储节点SN。在数据保持方式下，当基片偏压VBB的绝对值增加时，MOS晶体管MQ的阈电压Vthn增加。在这种情况下，如果存储节点SN已经存储H电平的数据，那么，由于MOS晶体管MQ两端的阈电压损失，读出到位线BL的读出电压降低了，因此，所述读出放大器的操作容限(即，电压差未逼近精确的读数)降低了。因此，在这种状态下，可能不能准确地进行所述存储数据的刷新操作。
在图38A中所示的时间t0，该器件的操作方式从正常方式转换到数据保持方式。这时，如果基片偏压VBB具有大的绝对值，即，如果基片的电位降低，那么，由于电容器Cj的容性耦合而使存储节点SN的电位降低(MOS晶体管MQ截止并且存储节点SN浮空)。因此，如果存储节点SN已经存储H电平的数据，那么，此处正电荷的量以及因此H电平数据的电平降低，使得刷新操作期间图38B中所示的位线BL上的所述读出电压降低。因此，读出余量(读出操作容限)同样地降低。
当在图38A中T1时间从数据保持方式返回到正常方式时，基片偏压VBB的绝对值减小。因此，基片偏压VBB在正方向上变化。这时，由于电容器Cj的容性耦合的缘故，存储节点SN上的电位上升。当存储节点SN已经存储L电平的数据时，该L电平数据的电位上升。在这种情况下，在正常方式下，该存储单元的存储数据的读出电压降低(见图38B)，并且L电平数据的读出余量减小，导致在正常方式下可能不能准确地读出数据的问题。
如图38B中所示，通常把位线BL上的读出电压预充电到等于电池板电压VCP的电压电平的中间电平。读出H电平数据时的位线电压高于该中间电压，而读出L电平数据时的L读出电压等于该中间电压和位线BL上呈现的电压之间的差值。当H电平数据的电位降低时，H读出电压降低。当L电平数据的电位上升时，L读出电压降低。具体地说，当采用2.0伏的低的电源电压VCC时，读出电压的变化对操作产生大的影响。这是由于读出电压ΔV可以用以下的公式表示、并且甚至在精确地操作时读出电压ΔV的绝对值也降低的缘故ΔV＝±(CS×VCC)(1/(CS+CB))
其中，CS代表存储器单元中电容器的电容量(并联的电容器Cg和Cj的组合)，以及CB代表位线电容量。符号“±”代表H读出电压和L读出电压。
本发明的目的是提供一种半导体存储器，其中，在允许采用低电源电压的同时、在不影响存储数据的情况下减小电流消耗。
本发明的另一个目的是提供一种在不对存储单元中的存储数据产生有害的影响的情况下减小数据保持方式下的电流消耗的动态半导体存储器。
根据本发明的存储器包括包含大量存储单元的存储单元阵列；阵列偏压电路，用来为其中形成存储单元阵列的基片区提供恒定偏压；外围电路，用来把存储单元阵列激活到所选择的状态，以及外围偏压电路，用来为其中形成外围电路的基片区提供偏压。所述外围偏压电路包括偏压控制电路，后者用来把由所述外围偏压电路提供的偏压在数据保持方式指定信号处于激活状态期间的值设定为大于该数据保持方式指定信号处于非激活状态期间的值。
在正常方式和数据保持方式两种方式下，为存储单元阵列提供的恒定偏压都是固定的。在数据保持方式指定信号处于激活状态的数据保持方式期间，为其中形成外围电路的基片区提供偏压，该偏压的绝对值大于在数据保持方式指定信号处于非激活状态的正常方式期间为该基片区提供的偏压的绝对值。从而，由于在该外围电路中形成的晶体管元件的反向栅效应、晶体管元件的阈电压的绝对值增加了，并且抑制了亚阈电流。同时，加到所述存储单元阵列区的偏压是恒定的。这抑制了存储单元电容器的存储节点上的电位的变化，在从正常方式转换到数据保持方式的时候发生这种变化、反之亦然。
根据以下结合附图对本发明进行的详细描述，本发明的上述和其它目的、特征、方面和优点将变得更加清楚。
图1是表示根据本发明的半导体存储器的基本操作的波形图；图2说明本发明的操作原理；
图3示意地显示本发明的半导体存储器的总体结构；图4显示根据本发明的半导体存储器的阵列和外围电路系统的结构；图5A显示图3中所示的刷新控制电路和控制信号产生电路的结构；图5B是说明图5A中所示的电路的操作的波形图；图6示意地显示图5中所示的SELF产生电路的结构；图7示意地显示图6中所示的SELF产生电路的具体结构；图8是说明图6和7中所示的SELF产生电路的操作的波形图；图9示意地显示图3所示的外围偏压电路中p沟道MOS晶体管基片偏压产生部分的结构；图10是说明图9中所示的电路在接通电源时所执行的操作的波形图；图11示意地显示图9中所示的振荡电路的结构；图12显示图9中所示的参考电压产生电路的具体结构；图13A显示图9中所示的控制信号产生电路的具体结构；图13B是说明图13A中所示的电路的操作的波形图；图14显示图9中所示的差分放大电路的具体结构；图15是说明图14中所示的差分放大电路的操作的波形图；图16显示图9中所示的重复信号产生电路的具体结构；图17显示图9中所示的VPB产生电路的具体结构；图18具体地显示图9中所示的第一VPB电平保持电路的结构；图19具体地显示图9中所示的第二VPB电平保持电路的结构；图20A显示图9中所示的选择电路的具体结构；图20B是说明图20A中所示的电路的操作的波形图；图21示意地显示用来为外围偏压电路中n沟道MOS晶体管基片区产生和提供偏压的部分的结构；图22是说明图21中所示的电路在接通电源时所执行的操作的波形图；图23具体地显示图21中所示的参考电压产生电路的结构；图24A显示图21中所示的差分放大电路的结构；图24B是说明图24A中所示的电路的操作的波形图；图25显示图21中所示的重复信号产生电路的具体结构；图26显示图21中所示的VNB产生电路的具体结构；图27显示图21中所示的第一VNB电平保持电路的具体结构；图28显示图21中所示的第二VNB电平保持电路的具体结构；图29A显示图21中所示的选择电路的具体结构；图29B是说明图29A中所示的电路的操作的波形图；图30A示意地显示外围电路系统中MOS晶体管的截面结构；图30B显示图30A中结构的等效电路；图31是说明图3中所示的阵列偏压电路的结构的方块图；图32显示图3中所示的阵列偏压电路的改型的结构；图33举例说明MOS晶体管的子阈值电流；图34示意地显示先有技术中半导体存储器的结构；图35是说明图34中所示的半导体存储器的操作的波形图；图36示意地显示作为图34中所示的内部电路的元件的MOS晶体管的截面结构；图37显示包含在图34中所示的内部电路中的存储器阵列的存储器单元的结构；图38A是说明图37中所示的存储器单元的操作的波形图；以及图38B举例说明图37中存储器单元的问题。
(基本操作的描述)图1是说明根据本发明的实施例的半导体存储器的基本操作的时序图。在以下的说明中，把DRAM作为半导体存储器的例子来描述，但是，本发明可以用于能够工作在数据保持方式的各种类型的半导体存储器中。
在图1的时刻t0，行地址选通信号/RAS处在H电平，并且列地址选通信号/CAS降落到L电平。在从t0开始的10ns(纳秒)之后的时刻t1，行地址选通信号/RAS降落，并且设定列地址选通信号/CAS在行地址选通信号/RAS之前(CBR)的刷新方式。当设定这种CBR刷新方式时，存储单元数据的刷新操作是随着行地址选通信号/RAS的降落而在内部进行的。
在行地址选通信号/RAS和列地址选通信号/CAS都保持在L电平100微秒之后，在时刻t2激活自刷新激活信号(SELF)，使得所述半导体存储器进入自刷新方式，即，数据保持方式。在时刻t2之前，外围电路中p沟道MOS(PMOS)晶体管的基片电位保持在作为各种工作电源电压之一的电源电压VCC的电平，而外围电路中n沟道MOS(NMOS)晶体管的基片电位保持在作为另一种电源电压电平的0伏的地电位(GND)电平。其中形成存储单元的阵列基片区的电位VBB保持在预定的负电位电平。
在时刻T2，自刷新激活信号(SELF)被激活，使得所述外围电路中PMOS和NMOS晶体管的基片电位改变。在从时刻t2开始的几十或者几百纳秒之后的时刻t3，PMOS晶体管的基片电位从电源电压VCC变化到更高的电位、并且被稳压，而外围NMOS晶体管的基片电位完成从0伏的地电位到负电位VNB的变化、并且被稳压。因此，所述外围电路中的PMOS和NMOS晶体管的基片电位的绝对值增加，并且，其阈电压的绝对值上升。因而，抑制了外围电路中的子阈值电流，这允许低功率工作。即使在这种自刷新方式中，其中形成存储单元的阵列基片的电位也保持在恒定的偏压VBB。因此，所述存储单元的存储节点的电位不变，并且稳定地保持在对应于所存储的电荷的电位。
在这种自刷新方式下，在预定的时间周期执行刷新操作。
在时刻T4，行地址选通信号/RAS的电平上升。在从时刻t4开始的几十或者几百纳秒之后的时刻t5，自刷新激活信号(SELF)被停止，并且从自刷新方式转换到正常方式。由于以下的原因，在时刻t4和t5之间形成一定的时间间隔。当在时刻t4行地址选通信号/RAS上升到H电平时，有可能正在内部进行刷新操作、并且必须保证完成这种刷新操作。时刻t4和t5之间的时间间隔是为完成这种刷新操作而提供的，并且被设定为等于最大的刷新操作周期的值(几百纳秒)。
在时间t5，自刷新激活信号(SELF)被停用。从而，外围电路的基片电位变化，使得外围PMOS(p沟道MOS)晶体管的基片电位开始降低，并且外围NMOS(n沟道MOS)晶体管的基片电位开始上升。
在从时刻t5开始的几十或者几百纳秒之后的时刻t6，外围PMOS晶体管的基片电位从电位VPB变化到电源电位VCC、并且被稳压。外围NMOS晶体管的基片电位也完成从电位VNB到0伏的地电位的变化。从而，外围电路中晶体管的阈电压的绝对值减小，这允许快速操作。存储单元阵列基片的电位不变化，并且保持恒定的偏压VBB。
目前一般使用的DRAM的电源电压是3.3伏，并且其中使用的PMOS和NMOS晶体管的阈电压的幅度满足以下关系VTN＝|VTP|＝0.7伏。在例如需要降低功率消耗的便携式装置的器件中需要大约2.0伏的电源电压。假设电源电压是2.0伏，那么，根据以下观点，即，适当地确保DRAM的操作速度以及相对于可能由制造参数的变化引起的阈电压的变化的操作稳定性，最好是与电源电压的降低成比例地把阈电压的绝对值降低到大约0.42伏(＝0.7×2.0/3.3)。根据用16兆DRAM进行的实验，已经发现，当电源电压从3.3伏降低到2.0伏时，VTN＝|VTP|＝0.7伏的MOS晶体管的操作速度降低大约1.5倍。关于这一点的原因说明如下。随着阈电压与电源电压的比值的增加，即使信号的幅度小，MOS晶体管充电/放电开始时的信号起始时间被延迟了。当MOS晶体管工作在饱和区时，漏极电流与栅极对源极的电压和阈电压的绝对值之间的差值的平方成正比，因此，充电/放电电流是小的，从而信号不能快速地变化。这些就是上述速度降低的原因。
根据使用16兆DRAM进行的实验，还发现了以下问题。在使用阈电压绝对值为0.7伏的MOS晶体管的DRAM中，当电源电压是3.3伏时，在备用(芯片的非激活状态)期间有大约10微安的电源电流流动。同时，如果阈电压的绝对值降低0.4伏，那么，甚至当电源电压是2伏时，备用期间的电源电流也增加到大约500微安。在实际操作中，以这样的方式把DRAM的芯片保持在备用状态，即，把该DRAM设定到自刷新方式，也就是数据保持方式，并且，在内部周期性地刷新存储单元数据。通常，根据便携式装置的技术要求，一般要求在数据保持方式下自刷新操作期间消耗的备用电流为大约100微安或者更小。
因此，在正常方式下(工作期间而不是自刷新激活状态期间)，为外围电路的MOS晶体管设定浅基片偏压，把这些外围MOS晶体管的阈电压的绝对值设定为大约0.4伏，如图1中所示。当该DRAM进入自刷新方式、即、数据保持方式时，基片电位的绝对值加大，以及外围MOS晶体管的阈电压的绝对值增加到大约0.7伏。在正常操作(即，从外部读出和写入数据的访问操作)期间，所述DRAM必须进行如此快速的操作，以致每个逻辑门的延迟时间是大约500微微秒(皮秒)至1纳秒，以便实现快速访问。这满足了使外围电路中的MOS晶体管的阈电压的绝对值小以及进行快速操作的要求。同时，在只进行数据保持操作而不进行外部访问的自刷新方式下，内部刷新周期是大约一百几十微秒，这比正常操作下的周期时间(即，一次访问操作所需要的时间)长大约一千倍。因此，甚至当外围电路中MOS晶体管的阈电压的绝对值加大从而电路的延迟时间增加大约1.5倍时，也不出现问题、并且确保实施存储单元数据的内部刷新。大部分刷新电流消耗在对位线的充电/放电方面，并且，由于50微安+10微安＜100微安，所以，完全能够满足对于所述保持方式下的电源电流的要求。
在正常方式下，进行数据的输入/输出，并且，流通大约50至大约100毫安的电源电流。甚至当外围MOS晶体管的阈电压的绝对值降低时，所述电源电流也只增加大约几毫安，并且由阈电压的绝对值的降低引起的电源电流的这种增加仅仅对操作期间的电源电流产生极轻微的影响。
如图1中所示，由于下面的原因，需要用于改变(稳定)外围电路中MOS晶体管的基片电位的时间。外围电路的外围基片区(形成外围电路中的MOS晶体管的区域(阱或者半导体层))形成所述MOS晶体管的反向栅极，因此，在所述基片区存在比较大的寄生电容(PN结电容)。因此，为了改变所述基片电位，需要几十至几百纳秒的时间，但是，即使从正常操作方式改变到自刷新方式(反之亦然)需要长的时间，也不出现实际问题。当从正常方式变化到自刷新方式时，在使所述基片电位稳定之后，仅仅需要进行刷新操作。当从自刷新方式变化到正常方式时，在使所述基片电位稳定之后，仅仅需要按照说明书规定应当进行访问，并且根据说明书中规定的条件进行访问。
因此，如图1中所示，在自刷新方式、即、数据保持方式中，外围MOS晶体管的反向栅极电压的绝对值、因此其阈电压的绝对值加大。同时，在正常操作方式中，外围电路中的MOS晶体管的反向栅极电压(基片电位)的绝对值、因此其阈电压的绝对值变小。因此，有可能实现类似于使用3.3伏电源电压的DRAM那样的操作速度以及备用期间的小的功率消耗。由于存储单元阵列的基片电位是固定的，所以，存储单元的存储节点上的电位不变化，这样不损害读出数据，因此，能够准确地进行刷新操作并保持数据。
(阈电压和反向栅极电压之间的关系)图2示意地示出MOS晶体管的阈电压Vth随着反向栅极和源极之间的电位差的变化。可以用以下的公式(1)来表示NMOS晶体管的阈电压Vth。
Vth＝VTH0+|K|[(|2·φF|+|VBS|)1/2-(|2·φF|)1/2]…(1)在公式(1)中，VBS代表参考源极电位的反向栅极电位，K代表效能常数，ΦF代表基片表面电位，以及VTHO代表当VBS是0伏时的阈电压。在NMOS晶体管中，如从图2的曲线可以明白的，阈电压Vth随着反向栅极电压VBS在负值方向上的增加而增加。现在假定例如通过控制离子注入剂量来制备两种MOS晶体管、当VBS是0伏时它们的阈电压分别是0.7伏和0.38伏，并且假定在具有0.7伏的阈电压Vth0的NMOS晶体管中设定0伏的反向栅极电压VBS、以及在具有0.38伏的阈电压Vth0的NMOS晶体管的反向栅极上加有0伏或者-1.4伏的电压。具有0.7伏的阈电压Vth0的NMOS晶体管的阈电压Vth总是固定在0.7伏，这是由于其反向栅极电压VBS是0伏的缘故。具有038.伏的阈电压Vth0的NMOS晶体管的阈电压Vth在反向栅极电压VBS是0伏时是0.38伏、而在反向栅极电压是-1.4伏时是大约0.7伏。
因此，把外围电路中确定DRAM的操作速度的NMOS晶体管的反向栅极电压VBS在正常工作方式下设定为0伏、而在备用状态(数据保持方式以及自刷新方式)下设定为-1.4伏，从而能够实现正常工作方式下的快速操作以及备用期间的低电源电压操作。
在DRAM中，操作速度主要决定于外围电路。在PMOS晶体管中也建立了反向栅极电压和阈电压之间的所述关系。在PMOS晶体管中，如果反向栅极电压在正方向增长，那么，其阈电压降低(在负方向增长)。因此，通过这样设定作为外围电路的元件的PMOS和NMOS晶体管的反向栅极电压、即、基片栅压，使得它们在正常工作方式下的绝对值大于在数据保持方式下的绝对值，就有可能提高正常工作方式下的操作速度、并且减小数据保持方式下的功率消耗。
(设定自刷新方式)如已经描述的，自刷新方式用于数据保持。如下面将要描述的，自刷新方式可以有效地用作把消耗功率减至最小的措施，所述功率仅仅在进行数据保持操作时才被消耗。借助于CBR(所述列地址选通信号/CAS在行地址选通信号/RAS之前)条件来设定自刷新方式。行地址选同信号指定DRAM的存储单元选择操作、并且还确定选用DRAM内部电路系统的时间周期。列地址选通信号/CAS确定接收列地址信号的时序和控制列选择操作的时序，并且还用作在正常工作方式(正常方式)下确定写入和读出外部数据的时序的信号。
在自刷新方式下，在DRAM内部提供的地址计数器产生刷新地址(即，指定待刷新的行的地址)，并且，在DRAM内部提供的定时器提供刷新时序(即，用来刷新存储单元数据的时序)。因此，不必例如由外部DRAM控制器周期性地产生用来限定刷新时序的脉冲信号。相应地，减小了在诸如DRAM控制器的外部刷新控制电路中消耗的功率以及在整个系统中消耗的功率。在所述CBR刷新方式下，响应来自所述内部定时器的刷新请求信号而执行刷新操作。只要行地址选通信号/RAS被设定在L电平，就以不变的周期、例如125微秒的周期重复地进行刷新操作。
(总体结构)图3示意地显示根据本发明的DRAM的总体结构。在图3中，所述DRAM包括存储单元阵列100，其动态存储单元排列成行和列的矩阵形式；行译码器102，它把内部行地址信号RA译码，以便选择存储单元阵列中的相应的行；读出放大器组104，它读出和放大连接到存储单元阵列100中所选择的行的存储单元的数据；列译码器106，它把所施加的内部列地址信号CA译码、从而产生用来选择存储单元阵列100中相应的列的列选择信号；以及输入/输出门108，它响应来自列译码器106的所述列选择信号而把存储单元阵列100中被选择的列连接到内部数据线110。
读出放大器104包括与存储单元阵列100中各个列相对应地设置的读出放大器。存储单元阵列100中的每一列一般由一对位线构成，并且，每一个读出放大器以微分的方式放大相应的位线对上的电位。
所述DRAM还包括多路复用器112，它允许外加的地址信号A和来自地址计数器120的刷新地址REFA中的一个通过；行地址缓冲器114，它接收来自多路复用器112的信号并且产生内部行地址信号RA；列地址缓冲器116，它接收外加的地址信号A并且产生内部列地址信号CA；刷新控制电路118，它接收外加的行地址选通信号/RAS和列地址选通信号/CAS，并且产生当指定刷新方式时进行刷新操作所需要的各种控制信号；RAS(行地址选通)控制信号产生电路122，它响应行地址选通信号/RAS和来自刷新控制电路118的控制信号而产生用来控制与信号RAS有关的电路的信号；以及CAS(列地址选通)控制信号产生电路124，它响应列地址选通信号/CAS和来自RAS控制信号产生电路122和刷新控制电路118的控制信号而产生用来控制与信号CAS有关的电路的信号。
来自RAS控制信号产生电路122的控制信号被加到行译码器102和行地址缓冲器114，用来确定它们的操作时序，并且还经由未示出的路径确定读出放大器组的操作时序。与信号RAS有关的电路包括与行选择有关的电路(行地址缓冲器114和行译码器102)以及与读出操作有关的电路(读出放大器组104)。
来自CAS控制信号产生电路124的控制信号列译码器106和列地址缓冲器116的操作时序，并且还确定外部写入和读出操作的时序。在正常操作时，当RAS控制信号产生电路122激活内部RAS信号时，CAS控制信号产生电路124被激活，并且，所述DRAM是激活的以及进行行选择操作。
所述DRAM还包括定时器126，它响应来自刷新控制电路118的刷新指令而被激活，并且在各预定的时间间隔产生(激活)刷新请求信号；地址计数器120，它在刷新控制电路118的控制下执行计数操作；写控制电路128，它响应来自CAS控制信号产生电路124的控制信号和外加的允许写信号/WE而产生用来确定数据写入时序的内部写信号；输入电路130，它响应来自写控制电路128的内部写信号而从外加的写数据D产生内部写数据并且把该数据传送到存储单元阵列100中所选择的存储单元；以及输出电路132，它响应来自CAS控制信号产生电路124的控制信号从存储单元阵列100中所选择的存储单元的数据产生外部读数据0。
写控制电路128根据列地址选通信号/CAS和允许写信号/WE的降落时序中较后的一个而产生内部写信号。输出电路132随着列地址选通信号/CAS的降落而被激活。
图3中，地址缓冲器140包括行地址缓冲器114和列地址缓冲器116，分别由来自RAS和CAS控制信号产生电路122和124的控制信号确定它们的地址装入时序。就外部地址信号A而论，可以以多路复用的形式或者非多路复用的形式施加行和列地址信号。输入电路130和输出电路132可以分别通过不同的引脚末端进行数据的输入/输出，或者可以通过公共的引脚末端进行所述输入/输出。
所述DRAM还包括阵列偏压电路150，它总是产生不变的基片偏压VBB并且把该偏压加到形成存储单元阵列100的基片区域；以及外围偏压电路160，它把偏压VPBS和VNBS加到形成外围电路的基片区域。当自刷新激活信号SELF被激活时，外围偏压电路160增加偏压VPBS和VNBS的绝对值，使它们超过正常方式下的值。下面将简单描述图3中所示的DRAM的操作。
在读出和写入数据的正常操作下，外围偏压电路160产生偏压VPBS和VNBS，它们分别处在电源电压VCC电平和地电压VSS电平，并且把这两种偏压加到外围电路基片区。如下面将描述的，所述外围电路包括位线量化/预充电电路、以及读出放大器、行译码器和列译码器。阵列偏压电路150总是产生不变的偏压(负电位)、并且把它加到存储单元阵列100的基片区。多路复用器112把外部地址信号A加到行地址缓冲器114。当行地址选通信号/RAS降落到L电平时，所述DRAM被激活，并且开始存储单元周期。RAS控制信号产生电路122响应/RAS的降落而产生内部控制信号并且把它加到行地址缓冲器114。
行地址缓冲器114响应如此施加的控制信号而从经由多路复用器112接收的地址信号A中产生内部行地址信号RA、并且把该信号RA加到行译码器102。行译码器102响应来自RAS控制信号产生电路122的控制信号而把内部行地址信号RA译码、以便选择存储单元阵列100中的相应的行。接着，响应未示出的来自RAS控制信号产生电路122的控制信号而激活读出放大器组104，以便它放大和锁存连接到所选择的行的存储单元的数据。
当列地址选通信号/CAS降落到L电平时，列地址缓冲器116装人外部地址信号A、并且在CAS控制信号产生电路124的控制下产生不必列地址信号CA。如果以时分多路复用的形式施加行和列地址信号，那么，从信号/RAS降落以后经过预定的时间(RAS-CAS延迟时间)之后、列地址选通信号/CAS降落。如果同时施加行和列地址信号，那么，列地址选通信号/CAS按照大体上与行地址选通信号/RAS相同的时序降落到L电平。
然后，列译码器106在CAS控制信号产生电路的控制下被激活，以便它将内部列地址信号CA译码并且产生用来选择存储单元阵列100中相应的列的列选择信号。输A/输出门108响应这种列选择信号而并且所选择的存储单元阵列100中的列连接到内部数据线110。
在数据写操作时，允许写信号/WE处在L电平的激活状态，并且，当信号/CAS和/WE两者都到达L电平时、写控制电路128产生内部写信号。输入电路130根据来自写控制电路128的内部写信号而从外部写数据D中产生内部写数据。由此，把数据写入相当于分别由列和行译码器106和102选择的列和行的交叉点的存储单元中。
在数据读出操作时，输出电路132受控于CAS控制信号产生电路124、以便从在内部数据线110上读出的数据产生外部读出数据Q并且输出该数据。
由外围偏压电路160施加的偏压VPBS和VNBS的绝对值是小的，并且把作为外围电路的元件的MOS晶体管的阈电压设定为大约0.4伏。从而，能够快速地进行数据的写入/读出。
在自刷新操作方式下，刷新控制电路118被激活。当刷新控制电路118根据信号/RAS和/CAS的状态的组合(CBR条件)而检测到所述自刷新方式被指定时，它把开关信号加到多路复用器112、并且起动地址计数器120。在正常操作方式下，把地址计数器120设定在这样的状态，使得它锁存其计数值。外围偏压电路160随着来自刷新控制电路118的自刷新激活信号SELF的激活而增加基片偏压VPBS和VNBS的绝对值。由阵列偏压电路150施加的基片偏压VBB的电平被保持不变。从而，作为外围电路的元件的MOS晶体管的阈电压的绝对值增加到0.7伏。
刷新控制电路118激活定时器126，并且还把所述控制信号加到RAS控制信号产生电路122、以便激活RAS控制信号产生电路122。RAS控制信号产生电路122对此作出响应而产生控制信号，并且，行地址缓冲器114从由地址计数器120经由多路复用器112提供的刷新地址TEFA中产生内部行地址信号RA，并把该信号加到行译码102。行译码102把从刷新地址REFA产生的内部行地址信号RA译码，并且选择存储单元阵列100中相应的行。读出放大器组104在RAS控制信号产生电路122的控制下被激活，并且，用来读出、放大和锁存连接到所选择的行的存储单元的数据。
在信号/RAS处在L电平的同时，在刷新控制电路118的控制下禁止CAS控制信号产生电路124工作。从而，列地址缓冲器116、列译码器106、写控制电路128和输出电路132被禁止工作。在刷新控制电路118的控制下，仅仅在预定的时间周期保持来自RAS控制信号产生电路122的内部控制信号。一旦这种刷新周期终止，立即停用来自RAS控制信号产生电路122的所有控制信号。在这种刷新周期期间，把存储单元的、已经被读出放大器组104读出、放大和锁存的数据写入原来的存储单元中，从而完成存储数据的刷新操作，并且所述DRAM返回到预充电状态。
接着，定时器126检测预定时间周期的消逝，并且把刷新请求信号加到刷新控制电路118。刷新控制电路118响应这种刷新请求信号再次激活RAS控制信号产生电路122。当最后的刷新操作完成时，地址计数器120已经根据由RAS控制信号产生电路122施加的计数信号而将其计数值加1(或者减1)。因此，在这种刷新周期，来自地址计数器120的刷新地址REFA指定下一行。根据刷新地址REFA而执行行选择和存储单元中数据的恢复(刷新)。此后，在信号/RAS和/CAS处在L电平时，在预定的时间周期执行上述刷新操作。
当信号/RAS上升到H电平时，刷新控制电路118将定时器126复位，并且，把多路复用器112设定为用来选择外部地址信号A的状态。此外，当完成最后的刷新操作时，刷新控制电路118将其计数值改变1，并且，接着把地址计数器120设定为锁存状态。当信号/RAS上升到H电平时，解除刷新控制电路118的刷新控制操作。
在自刷新方式中，在内部自动地刷新存储单元中的数据。在这种操作期间，外围偏压电路160的偏压VPBS和VNBS被设定为大的绝对值，并且降低了该外围电路的子阈值电流。阵列偏压电路150的偏压VBB处在和正常操作方式下的相同的电平。因此，在这种刷新操作时，能够在减小自刷新方式下的备用电流(备用期间的电源电流)和避免减小存储单元数据的读出电压容限的同时可靠地进行刷新操作。
(基片偏压的施加形式)图4显示根据本发明的DRAM中基片偏压的施加形式。更具体地说，图4显示与一对位线BL和/BL以及一根字线WL有关的部分的结构。为位线对BL和/BL提供预充电/均衡电路P/E和读出放大器SA，前者用来将位线对BL和/BL上的电位均衡和预充电到中间电位VBL(＝VCC/2)，后者用来以互补的方式放大位线对BL和/BL上的电位。为字线WL提供行译码器102。
读出放大器SA包括p沟道MOS晶体管PQ1，其导电端子连接到位线BL、栅极连接到位线/BL以及另一个导电端子接收读出放大器激活信号SAP；p沟道MOS晶体管PQ2，其导电端子连接到位线/BL、栅极连接到位线BL以及另一个导电端子接收读出放大器激活信号SAP；n沟道MOS晶体管NQ1，其导电端子连接到位线BL、栅极连接到位线/BL以及另一个导电端子接收读出放大器激活信号SAN；以及n沟道MOS晶体管NQ2，其导电端子连接到位线/BL、栅极连接到位线BL以及另一个导电端子接收读出放大器激活信号SAN。MOS晶体管PQ1和PQ2在它们的基片区(反向栅极)加有电源电压VCC。MOS晶体管NQ1和NQ2在它们的反向栅极上加有地电压VSS。备用期间，读出放大器激活信号SAP和SAN被保持在中间电位电平(＝VCC/2)。
预充电/均衡电路P/E包括n沟道MOS晶体管NQ3和NQ4，它响应均衡指令信号EQ的激活而导通，以便把中间电位VBL(＝VCC/2)传送到位线BL和/BL；n沟道MOS晶体管NQ5，它响应均衡指令信号EQ的激活而导通，以便把位线BL和/BL在电气上短路。这些MOS晶体管NQ3、NQ4和NQ5在它们的反向栅极上加有地电压VSS，并且它们的阈电压是固定的。
存储单元包括电容器MC，其一个电极连接到存储节点SN、而另一个电极接收电池板电位VCP(＝VCC/2)；以及n沟道MOS晶体管MT，其栅极连接到字线WL，一个导电节点连接到位线BL以及另一个导电节点连接到存储节点SN。MOS晶体管MT在其反向栅极上加有偏压VBB。
行译码器102包括“与”译码器电路GA，它把内部行地址信号译码；n沟道MOS晶体管NQ8，它在“与”译码器电路GA处在H电平时导通，从而把提升电压VPP传送到字线WL；以及n沟道MOS晶体管NQ6，它在译码器电路GA的输出信号处在L电平时导通，从而把字线WL放电到地电位电平。在其栅极上接收电源电压VCC的n沟道MOS晶体管NQ7被设置在MOS晶体管NQ8的栅极和译码器电路GA之间。MOS晶体管NQ6-NQ8在它们的反向栅极上接收偏压VNBS。提升电压VPP具有高于电源电压的电位电平，并且，消除了存储器晶体管MT上阈电压损失的影响。
备用期间，均衡指令信号EQ被置为H电平。当电源电压为2.0伏时，均衡指令信号EQ也是2.0伏。甚至当把MOS晶体管NQ3-NQ5的阈电压固定在0.4伏时，位线BL和/BL的电位也等于中间电位VBL或者1.0伏，并且，在将位线电位均衡之后，没有电流流过MOS晶体管NQ3-NQ5。此外，在备用时的读出放大器SA中，读出放大器激活信号SAP和SAN处在等于位线BL和/BL的预充电电位的中间电位电平，并且，没有电流流过MOS晶体管PQ1、PQ2、NQ1和NQ2。因此，甚至当基片偏压固定时，也没有漏电流流过MOS晶体管NQ1、NQ2、PQ1和PQ2。这通过降低阈电压而获得高速度操作。
在存储单元中，在正常操作方式和数据保持方式(自刷新方式)下，MOS晶体管MT的反向栅极处在不变的电位VBB，并且，其阈电压不变并保持在大约0.7伏。尤其是，为了避免可能由于存储节点SN和位线BL(/BL)之间的漏电流而引起存储电荷的流出，把该阈电压设定为大的数值。
此外，在行译码器102中，为了抑制备用期间从提升电压到地电压的漏电流，在自刷新方式下，把MOS晶体管NQ6-NQ8的阈电压设定为大的数值。因此，字线WL的充电/放电速度降低到微小的程度。当栅极电路的输出信号处在H电平时，由于MOS晶体管NQ7的阈电压的影响，该输出信号的电位电平降低。但是，当字线WL被激励时，MOS晶体管NQ8的栅极电位由于MOS晶体管NQ8的自举功能而上升，使得MOS晶体管NQ8可靠地导通而不受MOS晶体管NQ7的阈电压的上升的影响。
在译码电路GA中，p沟道MOS晶体管在其反向栅极接收偏压VPBS，而n沟道MOS晶体管接收偏压VNBS。这仅仅导致在自刷新方式下行选择操作的速度的降低。能够可靠地抑制备用期间子阈值电流的增加。
这种外围电路包括用来把存储单元阵列激励到所选择的状态的电路，并且还包括输入/输出门108；列译码器106；地址缓冲器140；RAS控制信号产生电路122；CAS控制信号产生电路124；写控制电路128；输入电路130；输出电路132；以及刷新控制电路118，如图3中所示。但是，它不包括读出放大器SA和位线均衡电路P/E。
(刷新控制电路的结构)图5显示图3中所示的刷新控制电路118，RAS控制信号产生电路122和CAS控制信号产生电路124的结构的例子。图5中，刷新控制电路118包括CBR检测电路1，它响应信号/RAS和/CAS而产生表明是否指定自刷新方式的内部刷新指令信号CBR；置位/复位触发器2(下文简称为“RS触发器”)，它响应来自CBR检测电路1的信号CBR而被置“1”，并且响应信号/RAS的上升而被复位；脉冲产生电路3，它被RS触发器2的输出信号Q激活，并且，响应信号/RAS而产生单稳脉冲信号；“或”电路4，它接收来自定时器126的刷新请求信号ΦREF和脉冲产生电路3的输出脉冲信号；单稳脉冲产生电路5，它响应“或”电路4的输出信号而产生单稳脉冲信号PU；以及SELF产生电路6，它响应内部刷新指令信号CBR和行地址选通信号/RAS而产生自刷新激活信号SELF。
在把内部刷新指定信号CBR置为H电平的激活状态之后，在行地址选通信号/RAS到达L电平后经过的预定的时间时，SELF产生电路6把自刷新激活信号SELF置为H电平的激活状态。随着行地址选通信号/RAS的上升，自刷新激活信号SELF被置为L电平的非激活状态。
CBR检测电路1包括反相器电路12，它把列地址选通信号/CAS反相；以及“与”电路14，它接收反相器电路12的输出信号和行地址选通信号/RAS。当其两个输入端都到达H电平时，“与”电路14产生H电平信号。RS触发器2随着内部刷新指定信号CBR上升到H电平而被置“1”、从而从其输出端Q产生H电平的信号，并且，随着信号/RAS的上升而被复位、从而把其输出信号Q置为L电平。来自RS触发器2的输出/Q的信号用作多路复用器112的选择操作控制信号。
当其输入端中至少一个到达H电平时，“或”电路4产生H电平的信号。单稳脉冲产生电路5随着“或”电路4的输出信号的上升而产生具有预定的时间宽度的脉冲信号PU(通常，该时间宽度包含从开始行选择操作到完成所述读出和锁存操作的时间间隔)。
RAS控制信号产生电路122包括“或非”电路20，它接收行地址选通信号/RAS和来自RS触发器2的输出端Q的信号；“或”电路22，它接收“或非”电路20和单稳脉冲产生电路5的输出信号；以及RAS相关控制电路24，它响应“或”电路22的输出信号而产生控制与信号RAS相关的电路的信号。当其输入端中的至少一个到达H电平时，“或非”电路20产生L电平的信号。
CAS控制信号产生电路124包括RS触发器32，它随着内部刷新指定信号CBR的激活而被置“1，并且随着列地址选通信号/CAS的上升而被复位；三输入端“或非”电路34，它接收来自RS触发器32的输出端Q的信号CCE以及行地址选通信号/RAS和列地址选通信号/CAS；以及RAS相关控制电路30，它响应“或非”电路34的输出信号而产生用来控制与信号RAS相关的电路的信号。下面将参考显示自刷新操作中操作波形的图5B描述图5A中与自刷新控制相关的电路的操作。
当信号/RAS和/CAS被置为/CAS在/RAS之前的时序时，来自CBR检测电路1的信号CBR上升到H电平。内部刷新指定信号CBR随着行地址选通信号/RAS的降落而降落到L电平。RS触发器2随着内部刷新指定信号CBR的上升而被置“1”，从而起激活定时器126并且借助于“或非”电路20而禁止行地址选通信号/RAS的行选择操作的作用。信号CBR激活SELF产生电路6。
然后，随着行地址选通信号/RAS的降落，脉冲产生电路3的输出信号上升到H电平，该电平被保持预定的时间间隔，并且，“或”电路4的输出信号上升到H电平。单稳脉冲产生电路5响应“或”电路4的输出信号而产生H电平的信号PU，该信号被保持预定的时间间隔。根据内部RAS信号ΦRAS，RAS相关控制电路24执行与行选择相关的控制操作。这时，把来自RS触发器2的输出端/Q的信号加到多路复用器112，后者改变其连接路径、以便从地址计数器120选择用来施加到行地址缓冲器的所述刷新地址。
同时，RS触发器32响应内部刷新指定信号CBR而被置“1”，使得其输出端到达H电平，并且，“或非”电路34的输出信号到达L电平。在RS触发器32的输出信号CCE处在H电平的同时，作为“或非”电路34的输出信号的内部行地址选同信号ΦRAS被保持在L电平。从而，在自刷新方式下，有可能禁止可能由例如列地址选通信号/CAS中的噪声引起的数据的错误的写和读操作。
在内部刷新指定信号CBR的激活之后，在把行地址选通信号/RAS置为L电平后经过预定的时间，来自SELF产生电路6的自刷新激活信号SELF被激活并且到达H电平。接着，定时器126产生刷新请求信号ΦREF。在把自刷新激活信号SELF置为H电平的激活状态之后从定时器126产生刷新请求信号ΦREF，并且，把基片电位VPBS和VNBS分别稳定地保持在预定的电位VPB和VNB。
根据刷新请求信号ΦREF，通过“或”电路4、单稳脉冲产生电路5和“或”电路22，产生具有与脉冲信号PU一致的脉冲宽度的内部RAS信号ΦRAS，以便再次执行刷新操作。当所述刷新操作结束时，RAS相关控制电路24把计数器120的计数值增加1或者减小1。此后，在各预定的时间间隔执行刷新操作，更具体地说，定时器126每次产生刷新请求信号ΦREF。当行地址选通信号/RAS上升到H电平时，RS触发器2被复位，并且从其输出端Q产生L电平的信号。由此，定时器126被复位，并且，所述多路复用器被置为用来选择外部地址信号的状态。此外，根据RS触发器2的输出信号，计数器120被置为用来锁存所述计数值的状态，该图中未示出该过程的路径。此外，SELF产生电路6被停用，并且自刷新激活信号SELF到达L电平而且被停用。
当信号/RAS上升时，在某些情况下可能正根据来自定时器126的刷新请求信号ΦREF进行自刷新操作。这是由于不可能从外部确定自刷新操作的进行阶段。甚至当信号/RAS上升到H电平时，如果已经产生信号ΦRAS，则根据内部RAS信号ΦRAS执行自刷新操作。因此，当为了把操作方式从自刷新方式转换到正常操作方式而要把信号/RAS从H电平降低到L电平时，正如已经参考图1说明的，为了稳定基片电压，在信号/RAS上升到H电平之后，必须使信号/RAS在H电平保持至少一个周期(相当于信号PU的时间宽度)，以便完成所述自刷新操作。
为避免在自刷新方式下出现这样的情况、即、产生内部CAS信号ΦCAS并且进行数据的错误的写和读操作，设置RS触发器32。如果仅仅是为了避免产生内部信号ΦCAS，则不需要RS触发器32。可以仅仅通过把RS触发器2的输出信号直接加到“或非”电路34来达到上述目的。为了以下的原因而设置响应列地址选通信号/CAS而复位的RS触发器32，并且，还把列地址选通信号/CAS加到“或非”电路34。
在自刷新方式下，刷新地址计数器120发布刷新地址。为了周期地对DRAM中存储单元阵列的各行的存储单元进行刷新操作，所述刷新地址计数器必须准确地工作，并且，必须周期地发布所述刷新地址。现在假定刷新地址计数器120是10位计数器，在这种情况下，每隔1024个周期必须发布同一个刷新地址。为了进行计数器校验、以便确定该刷新地址计数器是否正准确地工作，必须把操作方式置为自刷新方式并且在该自刷新方式下进行存储单元数据的写/读。RS触发器32是为这个目的提供的。换言之，上述结构是为通过信号/CAS而将触发器32复位并且操作CAS相关电路(与列选择相关的电路)而提供的。
在自刷新方式下，从单稳脉冲产生电路5产生的脉冲信号的时间宽度近似等于正常的数据写/读所需要的周期时间间隔的长度。在仅仅进行一次刷新操作的CBR刷新的情况下(即，刷新操作仅仅利用刷新地址计数器而不利用定时器，并且是在信号SELF处在L电平的非激活状态时进行的)，用来把信号/RAS保持在L电平的时间间隔的最大值被置为大约10微秒。设定一个周期时间间隔中信号/RAS的激活状态的最大时间间隔的目的是要避免例如由于漏电而降低字线电位，并从而避免不能进行数据的精确的写/读(刷新)的情况。
(SELF产生电路的结构)图6示意地显示图4A中所示的SELF产生电路6的结构。图6中，SELF产生电路6包括降落延迟电路302，它随着来自CBR检测电路1的内部刷新指令信号CBR的激活而被激活、以便按照预定的时间将行地址选通信号/RAS的降落延迟；以及激活信号产生电路304，它响应降落延迟电路302的输出信号的激活而产生自刷新激活信号SELF。降落延迟电路302的延迟时间确定了从施加CBR条件到进入自刷新方式的时间间隔。CBR检测电路1的结构示于图4A中。
图7显示图6中所示的SELF产生电路6的具体结构的例子。图7中，SELF产生电路6包括RS触发器350，其置位输入端S接收内部刷新指令信号CBR、而其复位输入端R接收行地址选通信号/RAS；延迟电路352，它按照预定的时间将行地址选通信号/RAS延迟；以及门电路354，它接收来自RS触发器350的输出端Q的输出信号、延迟电路352的输出信号以及行地址选通信号/RAS。
RS触发器350响应内部刷新指令信号CBR的激活而被置“1”、从而由输出端Q产生H电平的信号，并且，响应行地址选通信号/RAS的降落而被复位、从而把来自输出端Q的输出信号变换到L电平的非激活状态。延迟电路352具有例如100微秒的延迟时间，并且确定从施加CBR条件到进入自刷新方式的时间。当RS触发器350的输出信号处在H电平、并且延迟电路352的输出信号和行地址选通信号/RAS两者都处在L电平时，门电路354把自刷新激活信号SELF置为H电平的激活状态。下面将参考图8的操作波形图描述图7中所示的SELF产生电路的操作。
当满足所述CBR条件时，内部刷新指令信号CBR达到H电平、RS触发器350被置“1”并且来自其输出端的输出信号达到H电平。当行地址选通信号/RAS降落到L电平时，内部刷新指令信号CBR被置为L电平。这时，延迟电路352的输出信号仍然处在H电平，并且自刷新激活信号SELF处在L电平。当延迟电路352的延迟时间(100微秒)过去时，延迟电路352的输出信号到达L电平，而来自门电路354的自刷新激活信号SELF到达H电平的激活状态。从而，所述DRAM进入自刷新方式。
当行地址选通信号/RAS到达H电平时，RS触发器350被复位，而来自其输出端Q的输出信号到达L电平。从而，来自门电路354的自刷新激活信号SELF到达L电平的非激活状态。
根据自刷新激活信号SELF而转换外围电路中基片区的偏压的电位电平。当自刷新激活信号SELF从激活状态转换到非激活状态时，可能正在内部进行自刷新操作。只能通过将自刷新激活信号SELF向非激活状态的转换延迟一个工作周期(即，刷新操作的工作周期)来避免自刷新操作期间基片电位的变化。与延迟电路352的延迟时间(100微秒)相比，这种延迟时间是相当小的，因此不会对进入自刷新方式的时序产生有害的影响。
(外围偏压电路的结构)图9是示意地显示图3中所示的外围偏压电路的VPNBS(p沟道(n沟道)MOS晶体管基片偏压)产生部分的结构的方块图。图9中，外围偏压电路160包括振荡电路160a，它利用电源电压VCC和地电压两者作为工作电源电压、并且产生具有预定的周期的重复信号Φ(时钟信号)；控制信号产生电路160b，它响应重复信号Φ而产生具有彼此不同的激活周期的二相的控制信号/ΦP和ΦS；基准电压产生电路160c，它响应重复信号Φ而进行电荷泵操作、以便产生基准电压
Vrefp；微分放大电路160d，它响应控制信号/ΦP和ΦS而分别激活预充电操作和比较操作，当比较操作被激活时、将基准电压Vrefp与输出节点161上的偏压VPB进行比较；重复信号产生电路160e，它响应来自微分放大电路160d的输出信号PBE而被激活、以便产生具有预定周期的重复信号ΦF；VPB产生电路160f，它响应重复信号ΦF而进行产生偏压VPB的电荷泵操作；以及选择电路160g，它选择偏压VPB和电源电压VCC中的一个，并且把基片偏压VPBS传送到外围电路中PMOS晶体管形成区的基片。
在提供电源电压VCC之后振荡电路160a产生振荡。作为时钟信号的重复信号Φ也是确定微分放大电路160d中比较操作时序的基本信号，并且仅仅用来在数据保持方式(自刷新方式)下把偏压VPB保持在不变的电压电平。因此，重复信号Φ不需要快速特性，所以，通常把重复信号Φ的周期时间置为几个微秒至几十微秒。此外，基准电压产生电路160c根据重复信号Φ而进行电荷泵操作、以便产生基准电压Vrefp。但是，仅仅把基准电压Vrefp输送到微分放大电路160d中微分比较级的MOS晶体管的栅极，因此不存在依靠该基准电压的大的负荷。因此，甚至在比较慢的重复信号Φ的情况下，也能够足够快地使基准电压Vrefp稳定化。
同时，为了达到快速稳定偏压VPB的目的，需要来自重复信号产生电路160e的重复信号ΦF。当选择电路160g选择偏压VPB时，必须激励大的负载电容。因此，把重复信号ΦF的周期置为大约100纳秒。
外围偏压电路160还包括第一VPB电平保持电路160h，它响应重复信号Φ而进行电荷泵操作、以便偏压VPB的电压电平；以及第二VPB电平保持电路160i，它根据对应于在自刷新方式期间产生的内部RAS信号的脉冲信号PU而进行电荷泵操作，从而起到把电荷输送到输出节点161并且偏压VPB的电压电平的作用。VPB电平保持电路160h是为补偿所述DRAM备用期间由漏电流引起的偏压VPB的电平的降低而设置的，并且，具有与VPB产生电路160f的相比足够小的充电电源。
VPB电平保持电路160i是为避免由基片热载流子电流引起的偏压VPB(VPBS)的降低而设置的，所述热载流子电流是由执行刷新操作期间产生的基片电引起的。为此目的，VPB电平保持电路160i具有与VPB保持电路160h的相比足够大的充电电源。
所有电路160b-160i都是分别把电源电压VCC作为一个工作电源电压、把地电压作为另一个工作电源电压而工作的。
如下面将要描述的，利用图9中所示的结构，可以在接通电源的预定的时间内降低功率消耗并且改变电源电压VCC的情况下把偏压VPB的电压电平置为预定的电平。通过提供VPB电平保持电路160h和160i，有可能缩短具有大的充电电源的VPB产生电路160f的工作周期，从而，有可能减小产生偏压VPB所需要的功率消耗。在图9所示的电路160a-160g中，不需要高速度的操作，因此，如下面将要描述的，这些电路中的大部分电路是由具有大绝对值的阈电压的MOS晶体管构成的。下面将参考图10的工作波形图来描述图9中所示的偏压电路在接通电源时所进行的操作。
在时刻t0，接通电源，并且电源电压VCC的电压电平上升。随着电源电压VCC的上升，振荡电路160a起动、从而产生其幅度随着电源电压VCC的上升而增加的重复信号Φ(如下面将要描述的，当把电源电压VCC输送到振荡电路160a时，该电路产生振荡)。基准电压产生电路160c根据重复信号Φ而进行电荷泵操作、从而产生基准电压Vrefp。基准电压Vrefp仅仅激励微分放大电路160d的比较级的MOS晶体管的栅极电容，并且，基准电压Vrefp按照先前的时序到达预定的电压电平。微分放大电路160d根据来自控制信号产生电路160b的控制信号/ΦP和ΦS而把偏压VPB和基准电压Vrefp进行比较。在初始状态下，基准电压Vrefp的电压电平高于偏压VPB电压电平(输出节点161的负载电容是大的(如下面将要描述的，设置了稳定电容))，因此，来自微分放大电路160d的信号PBE到达H电平的激活状态。信号PBE的H电平随着电源电压VCC的上升而上升。重复信号产生电路160e根据信号PBE而被激活、从而产生重复信号ΦF。重复信号ΦF具有大约100纳秒的短的周期时间，并且，VPB产生电路160f根据重复信号ΦF而进行电荷泵操作，从而把电荷输送到输出节点161并且提高偏压VPB的电压电平。
在时刻t1，偏压VPB的电压电平变成等于基准电压Vrefp的电压电平，使得来自微分放大电路160d的信号PBE到达L电平，并且重复信号产生电路160e停止产生重复信号ΦF的操作。从而，VPB产生电路160f停止电荷泵操作，并且不再向输出节点输送电荷。
在时刻t1之后，进行的主要操作仅仅是振荡电路160a的振荡，并且外围偏压电路仅仅消耗VPB电平保持电路160h用于通过输送电荷来补偿漏电流的电流功率。由于这种漏电流是非常小的、并且是几个纳秒，所以，VPB电平保持电路160h仅仅消耗非常小的电流。因此，只在接通电源时比较快的操作并且消耗大的功率的电路160e和160f仅仅在预定的时间周期内工作.因此，外围偏压电路160的功率消耗是非常小的。
第二VPB电平保持电路160i用来提高偏压VPB的电平，当DRAM进入数据保持方式(自刷新方式)并且进行刷新操作时，偏压VPB的电平可能由于流过所述基片的热载流子电流而降低。因此，第二VPB电平保持电路160i的功率消耗是比较大的。但是，在自刷新方式下，它仅仅在产生内部RAS信号(脉冲信号PU)的刷新操作期间被激活、并且其刷新周期足够地长(大约几百微秒)，因此，第二VPB电平保持电路160i的功率消耗(平均功率消耗)是足够小的。
如下面将要更详细描述的，在微分放大电路160d中，具有使其激活周期彼此不同的相位的控制信号/ΦP和ΦS用来稳定地放大微小电位差，后者在确实完成各比较节点的预充电之后出现在所述比较节点上。下面将描述各部分的结构。
(振荡电路)图11显示图9中所示的振荡电路160a的结构。图11中，振荡电路160a包括环形振荡器160aa，它把电源电压VCC和地电压作为其工作电源电压、并且按照预定的周期振荡；以及激励电路160ab，它把环形振荡器160aa的输出信号反相并且缓冲寄存该信号、以便输出。例如，环形振荡器160aa包括五个串联的。每个CMOS反相器由p沟道MOS晶体管P1-i(i＝1-5)和n沟道MOS晶体管N1-i构成。p沟道MOS晶体管P1-1至P1-5中的每一个的反向栅极连接到相应的源极(即，加有电源电压VCC的节点，下文将简称为“电源节点”)，并且，n沟道MOS晶体管N1-1至N1-5中的每一个的反向栅极连接到相应的源极(即，加有地电压的节点，下文将简称为“接地节点”)。
通过把这些MOS晶体管中的反向栅极和源极互连，消除了反向栅极效应的影响，并且把阈电压保持在不变值。把最后一级的CMOS反相器(MOS晶体管P1-5和N1-5)的输出信号加到第一级的CMOS反相器(MOS晶体管P1-1和N1-1)的栅极。把环形振荡器160aa的周期置为大约10微秒，不需要快速的操作，并且，MOS晶体管P1-1至P1-5和N1-1至N1-5的阈电压具有大约0.7伏的大的绝对值。此外，这些MOS晶体管不需要激励大的负载，因此具有小的电流驱动能力、从而减小了环形振荡器160aa的电流消耗。
激励电路160ab包括形成CMOS反相器的p沟道MOS晶体管P1-6和n沟道MOS晶体管N1-6。p沟道MOS晶体管P1-6的反向栅极连接到其源极、以便接收电源电压VCC，而n沟道MOS晶体管N1-6的反向栅极连接到其源极、以便接收地电位。激励电路160ab把重复信号Φ加到如图9中所示的基准电压产生电路160c、控制信号产生电路160b和VPB电平保持电路160h，用来激励这些电路。因此，它有比较大的电流激励能力，并且这些晶体管具有比较大的栅极宽度(沟道宽度)W。其阈电压近似地等于环形振荡器160aa中所包含的(沟道宽度)W。其阈电压近似地等于环形振荡器160aa中所包含的MOS晶体管的阈电压。下面将简单地描述操作过程。
输送电源电压VCC，并且把它提高到超过环形振荡器160aa中所包含的MOS晶体管的阈电压的绝对值。环形振荡器160aa工作(振荡)、产生所述重复信号。激励电路160ab根据从环形振荡器160aa发送的重复信号而产生重复信号Φ。由于重复信号Φ的幅度决定于CMOS反相器的工作电源电压，所以，重复信号Φ的幅度随着电源电压VCC的上升而逐渐上升。环形振荡器160aa的周期是比较长的，例如，大约10微秒，并且，由于仅仅当CMOS反相器进行转换操作时才出现的直通电流的流动而消耗电流。由于把阈电压置为大的绝对值，所以，当用这些CMOS反相器的输出信号来激励图9中所示的基准电压产生电路160c、控制信号产生电路160b和VPB电平保持电路160h时，所述子阈值电流是非常小的。因此，它有比较大的电流驱动能力，并且所述晶体管具有比较大的栅极宽度(沟道宽度)W。其阈电压近似地等于环形振荡器160aa中所包含的MOS晶体管的阈电压。下面将简单地描述操作过程。
当输送电源电压VCC，并且把它提高到超过环形振荡器160aa中所包含的MOS晶体管的阈电压的绝对值时，环形振荡器160aa工作(振荡)、产生所述重复信号。激励电路160ab根据来自环形振荡器160aa的重复信号而产生重复信号Φ。由于重复信号Φ的幅度决定于CMOS反相器的工作电源电压，所以，重复信号Φ的幅度随着电源电压VCC的上升而逐渐上升。
环形振荡器160aa的周期是比较长的，例如，大约10微秒，并且，由于仅仅当CMOS反相器进行转换操作时才出现的直通电流的流动而消耗电流。由于把阈电压置为大的绝对值，所以，当限定这些CMOS反相器的输出信号时，所述子阈值电流是非常小的。因此，甚至在接通电源之后连续地振荡运行的情况下，振荡电路160a也在低功率消耗的情况下稳定地工作、以产生重复信号Φ。
(基准电压产生电路的结构)图12显示图9中所示的基准电压产生电路160c的结构。图12中，基准电压产生电路160c包括n沟道MOS晶体管N2-1，它以正向连接的二极管的形式连接在电源节点VCC和节点NC之间；n沟道MOS晶体管N2-2，它以正向连接的二极管的形式连接在节点NC和ND之间；p沟道MOS晶体管P2-1，它以正向连接的二极管的形式连接在节点ND和输出节点NE之间；p沟道MOS晶体管P2-2和P2-3，它们以正向连接的二极管的形式以及彼此串联连接的形式连接在节点NE和电源节点VCC之间；电荷泵电容器C2-1，它根据加到节点NA的重复信号Φ而把电荷输送到节点NC；电荷泵电容器C2-2，它根据加到节点NB的重复信号Φ的反相信号/Φ而把电荷输送到节点NC；以及稳定电容器C2-3，用来稳定由节点NE施加的基准电压Vrefp的电压电平。
p沟道MOS晶体管P2-1至P2-3的反向栅极分别连接到相应的晶体管的源极(高电位节点)。n沟道MOS晶体管N2-1和N2-2的反向栅极耦合接收地电位。由于以下的原因而使用n沟道MOS晶体管N2-1和N2-2。
在节点NC和ND上的电位上升期间，如果使用p沟道MOS晶体管，那么，p+区(源极/漏极)和基片区将被正向偏置、并且电流将流向基片。为了避免在P/N结上的正向偏置，使用n沟道MOS晶体管N2-1和N2-2，并且把它们这样连接，使得它们的反向栅极接收低于N+区的电压电平的电位。由于反向栅极效应，n沟道MOS晶体管N2-1和N2-2具有大的阈电压。在这种情况下，当电源电压VCC变化时，可能不能得到具有必要的电平的基准电压Vrefp。因此，使用具有小的阈电压的MOS晶体管作为n沟道MOS晶体管N2-1和N2-2。p沟道MOS晶体管P2-1至P2-3具有大约0.7伏绝对值的大的阈电压。p沟道MOS晶体管P2-1至P2-3的源极电位总是高于漏极电位，并且，p沟道MOS晶体管P2-1至P2-3中的每一个的反向栅极和源极耦合在一起，从而消除了基片偏置效应、并且把阈电压保持在不变的电压电平。下面将简单地描述操作过程。
当MOS晶体管N2-1导通时，它把电压(VCC-VTN1)输送到节点NC。VTN1代表MOS晶体管N2-1的阈电压。在这种情况下，当重复信号Φ上升到H电平时，由于电荷泵电容器C2-1的电荷泵操作的缘故，节点NC上的电位上升到(2×VCC-VTN1)的电压电平。在该操作过程中，重复信号/Φ降落到L电平，使得节点ND上的电位降低，并且MOS晶体管N2-2导通。从而，节点ND上的电位上升到(2×VCC-VTN1-VTN2)的电压电平。如果节点ND和NE之间的电位差不大于|VTP|，那么，MOS晶体管P2-1断开。在这种情况下，当重复信号/Φ上升到H电平时，节点ND上的电位上升到(3×VCC-VTN1-VTN2)、并且MOS晶体管P2-1导通，使得节点NE上的电位到达(3×VCC-VTN1-VTN2-|VTP|)的电压电平，此处VTP代表MOS晶体管P2-1的阈电压。在正常或者备用状态下，节点NC的电压V(NC)在(VCC-VTN1)和(2×VCC-VTN1)之间变化。节点ND的电压V(ND)在(2×VCC-VTN1-VTN2)和(3×VCC-VTN1-VTN2)之间变化。因此，基准电压Vrefp能够一直上升到(3×VCC-VTN1-VTN2-|VTP|)的电压电平。但是，MOS晶体管P2-2和P2-3把从MOS晶体管P2-1输送到节点NE的电荷旁路到节点NE，并且从节点NE输送的基准电压Vrefp被固定在(2×VCC+|VTP|)的电压电平。
现在假定所有p沟道MOS晶体管P2-1至P2-3具有相同的阈电压。MOS晶体管P2-2和P2-3各自具有大的绝对值的阈电压，并且，其栅极连接到源极。此外，阈电压VTP是不变的、并且等于-0.7伏。因此，基准电压Vrefp达到比电源电压VCC高1.4伏的电压电平。稳定电容器C2-3使节点NE上的基准电压Vrefp保持稳定，并且，即使产生噪声也能稳定地输送具有预定的电压电平的基准电压Vrefp。下面将推导出基准电压Vrefp的电压电平。
由于n沟道MOS晶体管N2-1和N2-2有接地的反向栅极，所以产生反向栅极偏置效应。可以用下面的公式来表示节点NC上的电压V(NC)V(NC)＝VCC-VTN1＝|VTH0|+|K|{(|2·φF|+|V(NC)|)1/2-(2·φF|)1/2}＝|VTH0|+|K|{(|2·φF|+|VCC-VTN1|)1/2-(2·φF|)1/2}假定|VTH0|＝0.38(伏)，|K|＝0.5(√V)，|2ΦF|＝0.6(伏)以及VCC＝2.0(伏)，则产生以下关系VTN1＝0.7(伏)用以下的公式来表示当重复信号Φ使节点NC上的电位上升时呈现的节点ND上的电压V(ND)。由于在这种情况下MOS晶体管N2-1是断开的并且未把电荷输送到节点NC，所以，在以下公式中未考虑节点NC处MOS晶体管N2-1的阈电压。此外，考虑节点NC的电压电平上升时MOS晶体管N2-1达到的阈电压，这是因为这时MOS晶体管N2-1是导通的，并且电荷被从节点NC输送到节点ND。V(ND)＝2·VCC-VTN1-VTN2＝|VTH0|+|K|{(|2·φF|+|V(ND)|)1/2-(2·φF|)1/2}＝|VTH0|+|K|{(|2.φF|+|2.VCC-VTN1-VTN2|)1/2-(2·φF |)1/2}利用上述用来导出MOS晶体管N2-1的阈电压的条件，可以得到以下关系VTN2＝0.86(伏)此外，可以用以下的公式来表示当重复信号/Φ使节点ND上的电位上升时呈现的节点NE上的电压V(NE)，其中，VTP代表p沟道MOS晶体管P2-1的阈电压V(NE)＝2·VCC-VTN1-VTN2+VCC-|VTP|＝3·VCC-VTN1-VTN2-|VTP|
假定VCC＝2.0(伏)，VTN1＝0.7(伏)，VTN2＝0.86(伏)以及|VTP|＝0.7(伏)，则可以得到以下关系V(NE)＝3.2-0.7-0.86-0.7＝3.74(伏)这样，基准电压Vrefp能够上升到3.74伏。p沟道MOS晶体管P2-2和P2-3把节点NE的电压电平钳位在VCC+2|VTP|＝2+1.4＝3.4伏。可以从由MOS晶体管N2-1，N2-2和P2-2以及电容器C2-1和C2-2构成的电荷泵电路产生的该电压(3.74(伏))的电平高于基准电压Vrefp所需要的电压电平(3.4(伏))。因此，有可能产生其电平足以满足所需要的电压电平的要求的基准电压Vrefp。
如上所述，使用了具有大绝对值的阈电压的p沟道MOS晶体管，并且使用了具有小的阈电压的n沟道MOS晶体管，从而，能够在低的功率消耗的情况下稳定地产生具有预定的电压电平的基准电压Vrefp。
(控制信号产生电路的结构)图13A显示图9中所示的控制信号产生电路160b的结构。图13A中，控制信号产生电路160b包括三个级联的接收重复信号Φ的反相器I3-1至I3-3以及接收重复信号Φ和反相器I3-3的输出信号的“与非”电路G3-1。“与非”电路G3-1输出控制信号/ΦP。
控制信号产生电路160b还包括五个级联的接收重复信号Φ的反相器I3-4、I3-5、I3-6、I3-7和I3-8以及接收重复信号Φ和反相器I3-8的输出信号的“与非”电路G3-2。“与非”电路G3-2输出控制信号/ΦS。
控制信号产生电路160b具有所谓单稳脉冲产生电路的结构。反相器I3-1至I3-3确定控制信号/ΦP的激活周期，而反相器I3-4至I3-8确定控制信号/ΦS的L电平的周期。此外，反相器I3-1至I3-3具有延迟电路的功能，而反相器I3-4至I3-8也具有延迟电路的功能。反相器I3-4至I3-8的延迟时间大于由反相器I3-1至I3-3所确定的延迟时间。下面将参考图13B的工作波形图描述图13A中所示的控制信号产生电路160b的操作。
在时刻t0之前，当重复信号Φ处在L电平时，控制信号/ΦP和ΦS两者都处在H电平。借助于反相器I3-1至I3-3，把节点NF上的电位保持在H电平。
在时刻t0，重复信号Φ从L电平上升到H电平，而来自反相器I3-3和I3-8的输出信号仍然处在H电平，使得来自“与非”电路G3-1和G3-2的控制信号/ΦP和ΦS保持L电平。当反相器I3-1至I3-3的延迟时间过去时，节点NF上的电位降低到L电平，而来自“与非”电路G3-1的控制信号/ΦP上升到H电平(时刻t1)。这时，反相器I3-8的输出信号仍然处在H电平，而控制信号ΦS仍然处在L电平。
当反相器I3-4至I3-8的延迟时间过去时，在时刻t2，反相器I3-8的输出信号降落到L电平，使得由“与非”电路G3-2产生的控制信号ΦS上升到H电平。如下面将要描述的，为了在微分放大电路中稳定地进行微分放大，这样确定控制信号ΦS的L电平的周期，使得它长于控制信号/ΦP的L电平的周期。这里，控制信号/ΦP处在L电平时是激活的，而控制信号ΦS处在H电平时是激活的。
(微分放大电路的结构)图14示意地显示图9中所示的微分放大电路160d的结构。图14中，微分放大电路160d包括p沟道MOS晶体管P4-1，它连接在电源节点VCC和节点NG之间、并且响应控制信号/ΦP而导通；p沟道MOS晶体管P4-2，它连接在电源节点VCC和节点NH之间、并且响应控制信号/ΦP而导通、以便把节点NH充电到电源电压VCC电平；n沟道MOS晶体管N4-1它连接在节点NG和NI之间、并且其栅极连接到节点NH；n沟道MOS晶体管N4-2，它连接在节点NH和NI之间、并且其栅极连接到节点NG；n沟道和p沟道MOS晶体管N4-3和P4-3，它们彼此串联连接、并且连接在电源节点VCC和节点NG之间；n沟道和p沟道MOS晶体管N4-4和P4-4，它们彼此串联连接、并且连接在电源节点VCC和节点NH之间；反相器I4-1，它把节点NG上的电位反相以便加到p沟道MOS晶体管P4-3的栅极；反相器I4-2，它把节点NH上的电位反相以便加到p沟道MOS晶体管P4-4的栅极；以及n沟道MOS晶体管N4-5，它连接在节点NI和地节点之间、并且在其栅极上接收控制信号ΦS。
MOS晶体管P4-1至P4-4以及N4-1至N4-5中的每一个的反向栅极连接到相应的源极。n沟道MOS晶体管N4-3在其栅极接收基准电压Vrefp，以及n沟道MOS晶体管N4-4在其栅极接收偏压VPB。
MOS晶体管P4-1和P4-2具有分别把节点NG和NH预充电到电源电压VCC电平的功能。当MOS晶体管N4-5导通时，MOS晶体管N4-1至N4-2被激活、以便将节点NG和NH之间的微小的电位差微分放大。MOS晶体管N4-3至N4-4起电位差检测电路的作用，用来把对应于基准电压Vrefp和偏压VPB之间的差别的电流输送到节点NG和NH。当节点NG和NH上的电位低于L电平时，MOS晶体管P4-3至P4-4分别根据反相器I4-1至I4-2的输出信号而断开，从而切断从电源节点VCC到地节点的电流通路。
在图14所示的微分放大电路中，各MOS晶体管的大小和排列是大体上相对于图14中的垂直方向对称的。但是，具有接近相等的大小的MOS晶体管N4-3和N4-4在以下方面彼此不同MOS晶体管N4-4具有稍大的(大约5％至大约10％)电流驱动能力(例如，较大的栅极宽度)，使得当基准电压Vrefp和偏压VPB处在相同的电压电平时，输出信号PBE能够达到L电平。下面将参考图15的工作波形图来描图14中所示的微分放大电路的操作过程。
在时刻t0之前，控制信号/ΦP和ΦS两者都处在H电平。在这种状态下，MOS晶体管P4-1和P4-2为了预充电而断开，MOS晶体管N4-5导通，并且，根据基准电压Vrefp和偏压VPB之间的差别来确定从节点NG产生的信号PBE的电压电平。
在时刻t0，控制信号/ΦP和ΦS两者都降落到L电平，从而，MOS晶体管N4-5MOS断开，以及晶体管P4-1和P4-2为了预充电而导通。从而，节点NG和NH被充电到电源电压VCC电平，并且信号PBE达到H电平。由于对节点NG和NH充电的结果，反相器I4-1至I4-2的输出信号到达L电平，并且MOS晶体管P4-3和P4-4两者都导通，从而形成从电源电压VCC到节点NG和NH的电流通路。在这种操作过程中，仅仅对节点NG和NH进行充电，而从电源节点到地节点的电流通路是被切断的(MOS晶体管N4-5是断开的)，因此，电流消耗是非常小的。
在时刻t1，控制信号/ΦP上升到H电平，MOS晶体管P4-1和P4-2被断开，并且完成对节点NG和NH的预充电。这时，控制信号ΦS仍然处在L电灯，并且MOS晶体管N4-5被断开，所以，尚未开始比较操作。
在时刻t2，控制信号ΦS上升到H电平，使得MOS晶体管N4-5导通，并且形成从节点NG和NH到地节点的电流通路，从而，将节点NG和NH之间的微小的电位差微分放大。
下面假设基准电压Vrefp高于偏压VPB。在这种情况下，MOS晶体管N4-4的电导小于MOS晶体管N4-3的电导，因此，从电源节点VCC经过MOS晶体管N4-3和P4-3流到节点NG的电流大于从电源节点VCC经过MOS晶体管N4-4和P4-4流到节点NH的电流。当MOS晶体管N4-5导通时，MOS晶体管N4-1和N4-2开始分别对节点NG和NH放电。在这种操作过程中，既然由于提供较大电流的缘故、节点NG上的电位比节点NH上的电位更慢地降落，所以，流经MOS晶体管N4-1的电流小于流经MOS晶体管N4-2的电流，因此，节点NH快速地放电到L电平。
当节点NH上的电位降落时，反相器I4-2的输出信号的电平上升，并且，最后，MOS晶体管P4-4被断开，使得从电源节点到节点NH的电流通路被切断。从而，节点NH被彻底地放电到地电位电平，而节点NG基本上保持电源电压VCC电平。因此，当基准电压Vrefp高于偏压VPB时，输出信号PBE保持H电平。
当比较操作结束时，节点NG和NH上的电压电平分别达到H电平和L电平。在这种状态下，电流几乎不流过MOS晶体管N4-1和N4-2，因此减小了比较操作的电流消耗。
在时刻t3，控制信号/ΦP和ΦS再次降低到L电平，从而完成比较操作，并且节点NG和NH再次被充电到电源电压VCC。反相器I4-2的输出信号达到L电平，并且MOS晶体管P4-4再次导通。
在时刻t4，控制信号/ΦP上升到H电平，并且完成对节点NG和NH的预充电。然后，在时刻t5，控制信号ΦS上升到H电平，并且执行比较操作和微分放大操作。当偏压VPB处在等于基准电压Vrefp的上升后的电平时，MOS晶体管N4-3和N4-4具有处在相同电压电平的栅极电压。但是，MOS晶体管N4-4的电流驱动能力大于MOS晶体管N4-3的电流驱动能力。因此，流到节点NH的电流大于流到节点NG的电流。因此，在这种情况下，节点NH被置为H电平，并且节点NG被置为L电平。随着节点NG的电位电平的降落，反相器I4-1的输出信号达到H电平，并且MOS晶体管P4-3被断开。由于控制信号/ΦP的L电平的周期长于控制信号ΦS的L电平的周期，所以，在已经完成对节点NG和NH的预充电并且仅仅用经由MOS晶体管N4-3至N4-4输送来的电流对节点NG和NH充电之后，能够稳定地进行比较操作和微分放大操作。
此处，如已经说明的那样，电源电压VCC等于2.0伏，并且基准电压Vrefp是大约3.4伏。虽然MOS晶体管N4-3至N4-4的电流供给速率是彼此不同的，但是，MOS晶体管N4-3至N4-4能够把电源电压VCC输送到节点NG和NH。MOS晶体管N4-3至N4-4工作在饱和区，并且由MOS晶体管N4-3至N4-4输送的漏极电流各自正比于栅极电压的平方。因此，甚至微小的电位差都能够产生比较大的电流差值，并且，能够精确地把节点NG和NH置为依赖有基准电压Vrefp和偏压VPB之间的差别的电压电平。
在完成比较操作之后，利用反相器I4-1和I4-2以及p沟道MOS晶体管P4-3和P4-4，能够使连接到L电平节点的p沟道MOS晶体管(P4-3或者P4-4)断开，从而能够切断从电源节点VCC到地节点的电流通路，因此能够减小电流消耗。
根据上述结构，能够在低的电流消耗的情况下精确地读出微小的电位差，从而，能够产生其电压电平或者等于电源电压VCC电平或者等于地电平的信号PBE。在微分放大过程结束之后，节点NG和NH被保持在这样的状态，即，它们的电位分别由n沟道MOS晶体管N4-1和N4-2锁存、直至节点NG和NH两者都被预充电到电源电压VCC电平。
(重复信号产生电路的结构)图16显示图9中所示的重复信号产生电路160e的结构。图16中，重复信号产生电路160e包括五个级联的反相器I6-1至I6-5以及接收来自所述微分放大电路的输出信号PBE和来自反相器I6-4输出信号的“与非”电路G6。把“与非”电路G6的输出信号加到反相器I6-1的输入端。反相器I6-1至I6-4具有比较小的电流驱动能力。同时，为了驱动下一级的进行电荷泵操作的VPB产生电路，产生信号ΦF的反相器I6-5具有比较大的驱动能力。下面将简单地描述操作过程。
当信号PBE处在L电平时，偏压VPB的电压电平等于或者高于基准电压Vrefp。在这种情况下，“与非”电路G6的输出信号被固定在H电平，因此，信号ΦF被固定在L电平。
当信号PBE处在表示基准电压Vrefp的电压电平高于偏压VPB的电压电平的L电平时，“与非”电路G6起反相器的作用，并且，“与非”电路G6和反相器I6-1至I6-4起由五级反相器构成的环形振荡器的作用，使得来自反相器I6-5的信号ΦF按照预定的周期时间变化。该振荡器的周期是100纳秒，因此是比较短的，使得偏压VPB快速地上升到基准电压Vrefp。然而，该环形振荡器的周期是大约100纳秒，而不特别要求由CMOS电路构成的“与非”电路G6和反相器I6-1至I6-5进行快速操作，因此，所述MOS晶体管、即、上述电路的元件、可以具有大绝对值的阈电压。仅仅处在末级的反相器I6-5具有大的电流驱动能力，而反相器I6-1至I6-4和“与非”电路G6可以具有小的电流驱动能力。因此，充分地抑制了重复信号产生电路160e的操作期间的电流消耗。
(VPB产生电路的结构)图17显示图9中所示的VPB产生电路160f的具体结构的例子。图17中，VPB产生电路160f包括n沟道MOS晶体管N7-1，它以正向连接的二极管的形式连接在电源节点VCC和节点NJ之间；n沟道MOS晶体管N7-2，它以正向连接的二极管的形式连接在节点NJ和NK之间；p沟道MOS晶体管P7-1，它以正向连接的二极管的形式连接在节点NJ和NL之间；p沟道MOS晶体管P7-2和P7-3，它们以正向连接的二极管的形式以及彼此串联连接的形式连接在节点NL和电源节点VCC之间；电荷泵电容器C7-1，它根据重复信号ΦF而把电荷输送到节点NJ；电荷泵电容器C7-2，它根据重复信号/ΦF而把电荷输送到节点NK；以及稳定电容器C7-3，用来稳定节点NL上的偏压VPB。
MOS晶体管N7-1和N7-2是这样连接的，以便在它们的反向栅极上接收地电位。MOS晶体管P7-1至P7-3的反向栅极中的每一个连接到同一个晶体管的导电节点中的一个(源极)。
图17中所示的VPB产生电路的结构大体上与已经参考图9描述过的基准电压产生电路160c的结构相同。因此，MOS晶体管N7-1和N7-2具有小的阈电压，而MOS晶体管P7-1至P7-3具有大绝对值的阈电压。MOS晶体管N7-1和N7-2由n沟道MOS晶体管构成、并且、它们的反向栅极是这样连接的、以便接收地电位，如图12所示的基准电压产生电路中所连接的那样。
在图17中所示的VPB产生电路的结构中，偏压VPB达到(VCC+2|VTP|)的电压电平。由于重复信号ΦF具有比基准电压产生电路160c的周期短的、100纳秒的周期，所以，能够快速地将偏压VPB稳定在预定的电压电平。通过电荷泵操作输送的电荷量取决于重复信号的频率和电荷泵电容器的电容量。因此，为了快速地产生偏压VPB，电荷泵电容器C7-1和C7-2的电容量数值可以大于所述基准电压产生电路中电荷泵电容器的电容量数值。
与图12中所示的基准电压产生电路160c相似，图17中所示的VPB产生电路能够在低的电流消耗的情况下快速地产生偏压VPB。
(第一VPB电平保持电路的结构)图18显示图9中所示的第一VPB电平保持电路160h的结构。图18中，VPB电平保持电路160h包括n沟道MOS晶体管N8-1，它以正向连接的二极管的形式连接在电源节点VCC和节点NM之间；n沟道MOS晶体管N8-2，它以正向连接的二极管的形式连接在节点NM和NN之间；p沟道MOS晶体管P8，它以正向连接的二极管的形式连接在节点NN和输出节点NO之间；电荷泵电容器C8-1，它根据重复信号Φ而把电荷输送到节点NM；以及电荷泵电容器C8-2，它根据重复信号/Φ而把电荷输送到节点NN。
MOS晶体管N8-1和N8-2是这样连接的，以便在它们的反向栅极上接收地电位。MOS晶体管P8的反向栅极连接到节点NN。节点NO连接到VPB产生电路160f的输出节点NL。
除了在所述VPB产生电路的输出级未设置钳位电路和稳定电容器之外，图18中所示的VPB电平保持电路160h具有与图17中所示的VPB产生电路的相同的结构。因此，VPB电平保持电路160h把(3×VCC-VTN1-VTN2-|VTP|)的电压电平输送到节点NO。此处，VTN1和VTN2分别代表MOS晶体管N8-1和N8-2的阈电压，而VTP代表MOS晶体管P8的阈电压。该电压通过图17中所示的旁路MOS晶体管P7-2和P7-3向电源节点VCC放电，并且节点NO的电压电平达到(VCC+2|VTP|)。
第一电平保持电路160h仅仅用来避免从节点NO输送的偏压VPB在备用期间由于漏电流而降落。这种漏电流是非常小的，并且等于几个纳安，因此，第一电平保持电路160h具有足够小的电荷输送能力。所以，电荷泵电容器C8-1和C8-2各自具有大约几个皮法的电容量。因此，甚至当根据重复信号Φ和/Φ连续地进行所述电荷泵操作以便把电荷输送到节点NO时，所述功率消耗也可以是非常小的。这样连接MOS晶体管N8-1和N8-2、以便在它们的反向栅极上接收地电位的理由与已经联系图12中所示的基准电压产生电路和图17中所示的VPB产生电路160f所说明的理由一样。
(第二VPB电平保持电路)图19具体地显示图9中所示的第二电平保持电路160i的结构。图19中，第二VPB电平保持电路160i包括n沟道MOS晶体管N9-1，它以正向连接的二极管的形式连接在电源节点VCC和节点NP之间；n沟道MOS晶体管N9-2，它以正向连接的二极管的形式连接在节点NP和NQ之间；p沟道MOS晶体管P9，它以正向连接的二极管的形式连接在节点NQ和输出节点NR之间；电荷泵电容器C9-1，它根据脉冲信号/PU而把电荷输送到节点NP；以及电荷泵电容器C9-2，它根据脉冲信号PU而把电荷输送到节点NQ。
MOS晶体管N9-1和N9-2是这样连接的，以便在它们的反向栅极上接收地电位。使用MOS晶体管N9-1和N9-2并且这样连接它们、以便在它们的反向栅极上接收地电位的理由与已经联系所述基准电压产生电路和所述VPB产生电路的第一VPB电平保持电路1所说明的理由一样。节点NR连接到图17中的节点NO。
脉冲信号/PU对应于内部RAS信号，后者在自刷新方式下进行刷新操作时达到H电平的激活状态。在刷新操作中，所述读出放大器工作，各位线被充电和放电，因此，有比较大的基片电流流动。因此，偏压VPB的电压电平可能由于由基片电流产生的热载流子电流而降低。为了补偿由热载流子电流引起的偏压VPB的降低，设置第二电平保持电路160i，并且，电荷泵电容器C9-1和C9-2因此而具有几十至几百皮法的较大的电容量。
当要进行刷新操作时，把脉冲信号PU置为H电平，节点NQ的电压电平上升并且MOS晶体管P9导通，从而把正电荷输送到节点NR。因此，通过当偏压VPB有可能降低时把正电荷输送到节点NR，就有可能制止偏压VPB、即、基片偏压的降低。
除了使用不同类型的重复信号之外，图19中所示的第二电平保持电路160i的操作与图17和18中所示的电路的操作相同。在正常操作方式下，把脉冲信号PU置为L电平的激活状态。但是，在这种正常操作方式下不使用偏压VPB，并且所述选择电路选择电源电压VCC作为偏压VPB。因此，在这种情况下，不存在由于基片电流的影响而使偏压VPB降低的可能性，因此，没有必要特地输送电荷。
如上所述，由于提供第二电平保持电路，所以，即使进行刷新操作，也能够稳定地把偏压VPB(基片电压VPBS)保持在预期的电压电平。此外，其操作周期与刷新周期一样，所消耗的电流小于刷新期间消耗的电流，功率消耗的增加不产生显著的影响。
(选择电路的结构)图20A显示图9中所示的选择电路160g的具体结构。图20A中，选择电路160g包括p沟道MOS晶体管P20-1，它连接在加有偏压VPB的节点NU和节点NV之间、并且其栅极连接到节点NS；p沟道MOS晶体管P20-2，它连接在节点NU和NS之间、并且其栅极连接到节点NV；n沟道MOS晶体管N20-1，它连接在节点NV和地节点之间、并且其栅极接收自刷新激活信号SELF；n沟道MOS晶体管N20-2，它连接在节点NS和地节点之间；p沟道MOS晶体管P20-3和n沟道MOS晶体管N20-3，它们构成用来将自刷新激活信号SELF反相的CMOS反相器；p沟道MOS晶体管P20-4，它连接在节点NU和输出节点NT之间、并且其栅极连接到节点NV；以及p沟道MOS晶体管P20-5，它连接在输出节点NT和电源节点VCC之间、并且其栅极连接到节点NS。
由MOS晶体管P20-3和N20-3构成的CMOS反相器利用电源电压VCC和地电压作为其电源电压。与p沟道MOS晶体管P20-5不同，上述MOS晶体管中的每一个的反向栅极连接到相应的晶体管的源极。p沟道MOS晶体管P20-5的反向栅极连接到节点NU，以便接收偏压VPB。如果p沟道MOS晶体管P20-5的反向栅极是这样连接的、以便接收电源电压VCC，那么，当输出节点NT上的电压达到偏压VPB的电平时，来自偏压VPB的电荷将经过基片区流到MOS晶体管P20-5中的电源节点VCC。上述结构用来避免这种漏电。
如果MOS晶体管P20-5的反向栅极连接到节点NT，那么，基片偏压VPBS将被从电源电压VCC转换到偏压VPB，因此还是有必要向MOS晶体管P20-5的基片区充电，从而使基片偏压VPBS不可取地慢慢地上升。上述结构也避免了这种情况。通过总是把MOS晶体管P20-5的反向栅极固定在偏压VPB，就有可能避免MOS晶体管P20-5中基片区的漏电流，因此，有可能在低功率消耗的情况下把基片偏压VPBS升高到偏压VPB电平。下面将参考图20B的工作波形图描述图20A中所示的选择电路160g的操作。
图20A中所示的选择电路是所谓电平转换电路类型的选择电路，并且是在低功率消耗的情况下从低电压信号系统转换到高电压信号系统。图20A中所示的结构利用2伏幅度的信号SELF将基片偏压VPBS在各不变的电压、即、2伏(VCC)和3.4伏(VPB)之间转换。
在正常操作方式下，自刷新激活信号SELF处在L电平，MOS晶体管N20-1断开，并且MOS晶体管N20-2响应来自CMOS反相器(MOS晶体管P20-3和N20-3)的H电平的信号而导通。因此，在这种情况下，通过MOS晶体管N20-2将节点NS放电到地因此，在这种情况下，通过MOS晶体管N20-2将节点NS放电到地电压电平，MOS晶体管P20-1导通，节点NV被充电到偏压VPB电平，并且，MOS晶体管P20-2被断开。因此，在这种情况下，MOS晶体管P20-5导通，节点NT接收电源电压VCC，并且，提供具有电源电压VCC电平的基片偏压VPBS。
这时，MOS晶体管P20-4具有处在偏压VPB电平的栅极电压、并且被断开。当节点NS和NV上的电压电平分别达到L电平和H电平(偏压VPB电平)时，除了子阈值电流之外的电流不流入该电平转换电路。这实现了低电流消耗的特性。由于在选择电路160g中不要求快速的操作速度，所以，为了子阈值电流，由具有0.7伏的高阈值电压的MOS晶体管构成作为所述选择电路的元件的MOS晶体管。
在自刷新方式下，把自刷新激活信号SELF置为H电平。与正常操作方式相反，MOS晶体管P20-1导通，而MOS晶体管P20-2被断开。由此，节点NV达到地电位电平，MOS晶体管P20-2导通，而用来将节点NS放电的MOS晶体管N20-2被断开。节点NS的电位电平由此上升到偏压VPB电平，MOS晶体管P20-1被断开，而节点NV被保持在地电位电平。因此，在这种情况下，MOS晶体管P20-4导通，而MOS晶体管P20-5被断开。由此，把偏压VPB输送到输出节点NT，结果，施加到外围电路中p沟道MOS晶体管形成区的基片区的偏压VPBS的电压电平上升。
在上述转换操作中，直通电流仅仅流入CMOS反相器(MOS晶体管P20-3和N20-3)，并且，当节点NV或者NS向地电位转换时，只有微小的电流流入其它部分，从而能够实现降低功率消耗的目的，并且阻止了偏压VPB的降低。
(VNBS产生部分的结构)图21显示用来产生施加到n沟道MOS晶体管(NMOS)的基片区的基片偏压VNBS的部分的结构。图21中所示的结构被包含在图9中所示的外围偏压电路160中。
参考图21，外围偏压电路160中的VNBS产生部分包括控制信号产生电路160K，它响应来自振荡电路160a的重复信号Φ而产生j具有不同激活周期的控制信号/ΦP和/ΦS；基准电压产生电路1601，它响应重复信号Φ而产生具有不变的负电压电平的基准电压VrefN；微分放大电路160m，它响应控制信号/ΦP和/ΦS(ΦS)而被激活、以便将基准电压VrefN与输出节点162上的偏压VPB相比较、从而产生表示所述比较结果的信号NBE；重复信号产生电路160n，它响应来自微分放大电路160m的信号NBE而选择性地激活、从而产生重复信号ΦF；VNB产生电路160o，它响应重复信号ΦF而进行电荷泵操作、以便产生负偏压VNB；以及选择电路160p，它根据自刷新激活信号SELF而选择偏压VNB和地电压VSS中的一个，并且把所选择的电压作为基片偏压VNB。
振荡电路160a也作为图9中所示的用来产生偏压VPB的振荡电路。这些电路160k-160o把电源电压VCC和地电压(VSS)分别作为一个电源电压和另一个电源电压而工作。
所述VNBS产生部分还包括VNB电平保持电路160q，它响应重复信号Φ而把负电荷输送到输出节点162；以及VNB电平保持电路160r，它响应在自刷新方式下刷新操作期间处在激活状态的脉冲信号PU而被激活、以便把负电荷输送到输出节点162。
只要求VNB电平保持电路160q在备用期间输送用来阻止由漏电流引起的偏压VNB的上升的负电荷，因此，VNB电平保持电路160q具有小的电荷输送能力。
同时，VNB电平保持电路160r阻止由在刷新操作期间流动的热载流子引起的偏压VNB的上升，为此，它以比较大的电荷输送能力把负电荷输送到输出节点162。选择电路160p在自刷新激活信号SELF是激活的时选择偏压VNB，而在自刷新激活信号SELF是非激活的时选择地电压VSS。
一旦接通电源以及接通电源之后，图21中所示的VNBS产生部分就按照下面参考图22的波形图所描述的那样工作。
在时刻t0，接通电源，并且电源电压VCC的电压电平上升。一旦接通电源，振荡电路160a产生振荡并且产生具有预定周期的重复信号Φ。基准电压产生电路1601根据重复信号Φ而进行电荷泵操作、从而产生具有负电压电平的基准电压VrefN。该基准电压VrefN仅仅对微分放大电路160m的输入部分的栅极电容进行放电操作，因而基准电压VrefN快速地达到预定的电压电平。
偏压VNB高于基准电压VrefN(绝对值小)，使得来自微分放大电路160m的信号NBE处在H电平(该电压电平随着电源电压VCC的上升而上升)，并且，重复信号产生电路160n产生振荡、从而产生具有大约100纳秒的预定周期的重复信号ΦF。VNB产生电路160o根据重复信号ΦF而进行电荷泵操作、以便把负电荷输送到输出节点162，使得偏压VNB的电压电平降低。由于输出节点162的电容量是大的，所以，偏压VNB比基准电压VrefN慢地到达预定的电压电平。
当在时刻t1偏压VNB和基准电压VrefN彼此相等时，来自微分放大电路160m的信号NBE被固定在L电平，并且重复信号产生电路160n停止振荡。接通电源之后，VNB产生电路160o利用从重复信号产生电路160n接收到的具有大约100纳秒的比较短的周期的重复信号ΦF进行电荷泵操作，从而，能够快速地产生具有预定电压电平的偏压VNB。
当偏压VNB到达基准电压VrefN的预定的电平时，VNBS产生部分停止其工作，因此，它不再消耗电流。VNB电平保持电路160q根据重复信号Φ进行电荷泵操作。但是，VNB电平保持电路160q仅仅为了补偿漏电流才进行这种操作，因此，其电流消耗是非常小的、并且等于几个纳安。除了基准电压VrefN和偏压VNB处在负电压电平而基准电压Vrefp和偏压VPB处在正电压电平之外，图21中所示的VNBS产生短路的结构和图9中所示的VPBS产生电路的结构基本上是相同的。下面将描述各个部分的结构。
(基准电压产生电路的结构)图23显示图21中所示的基准电压产生电路1601的具体结构。图23中，基准电压产生电路1601包括p沟道MOS晶体管P22-1，它以反向连接的二极管的形式连接在地节点和节点Da之间；p沟道MOS晶体管P22-2，它以反向连接的二极管的形式连接在节点Da和Db之间；n沟道MOS晶体管N22-1，它以反向连接的二极管的形式连接在节点Db和Dc之间；n沟道MOS晶体管N22-2和N22-3，它们以反向连接的二极管的形式以及彼此串联连接的形式连接在节点Dc和地节点之间；电荷泵电容器C22-1，它响应重复信号Φ而把电荷输送到节点Da；电荷泵电容器C22-2，它响应重复信号/Φ而把电荷输送到节点Db；以及稳定电容器C22-3，用来稳定由节点Dc的基准电压VrefN。
p沟道MOS晶体管P22-1和P22-2是这样连接的，以便在它们的反向栅极上接收电源电压VCC。n沟道MOS晶体管N22-1至N22-3的反向栅极连接到各自的源极。p沟道MOS晶体管P22-1和P22-2是为避免基片区和它们的MOS晶体管的各自的一个导电节点之间的电连接而设置的，当节点Da和Db上的电位由于电荷泵电容器C22-1和C22-2的电荷泵操作而降低时可能出现这种电连接。用具有小绝对值的阈电压的p沟道MOS晶体管作为p沟道MOS晶体管P22-1和P22-2。这样做的目的是要减小反向栅极偏置效应、并且产生具有所需要的电平的基准电压VrefN。设置这种p沟道MOS晶体管P22-1和P22-2的目的与已经参考图12描述的在基准电压产生电路160c中设置n沟道MOS晶体管的目的是一样的。下面将描述操作过程。
当重复信号Φ处在H电平而重复信号/Φ处在L电平时，把正电荷输送到节点Da，并且从节点Db去除正电荷。因为p沟道MOS晶体管P22-1由于节点Da上的电位的上升而导通，所以，节点Da被放电到地电位电平，并且，节点Da上的电位被钳位在|VTP1|的电平。此处，VTP1代表MOS晶体管P22-1的阈电压。同时，由于节点Db上的电位降低，p沟道MOS晶体管P22-2被反向偏置，因而被断开，并且n沟道MOS晶体管N22-1导通，因此，从节点Dc上去除正电荷、从而降低了节点Dc的电位电平。
当重复信号Φ到达L电平而重复信号/Φ到达H电平时，节点Db上的电位上升，并且n沟道MOS晶体管N22-1被断开。节点Da上的电位电平也降低，并且p沟道MOS晶体管P22-2导通，使得节点Db上的电位降低。这时，p沟道MOS晶体管P22-1被断开。通过重复地施加重复信号Φ和/Φ，节点Da上的电位在|VTP1|和|VTP1|-VCC之间变化。当节点Da上的电位处在L电平时，节点Db被预充电，使得节点Db上的电位在(|VTP1|+|VTP|-VCC)和(|VTP1|+|VTP|-2VCC)之间变化。
由于节点Dc上的电位按照n沟道MOS晶体管N22-1的阈电压VTN的值而低于节点Db上的电位，所以，节点Dc的电位电平可以降低到VTP+|VTP1|+|VTP2|-2VCC。但是，n沟道MOS晶体管N22-2和N22-3把节点Dc上的电位固定到-2VTN的电位电平。此处，地电压是0伏。通过和已经参考图12描述的在基准电压产生电路160c中计算输出电压的相同的方法，有可能得到p沟道MOS晶体管P22-1和P22-2的阈电压的绝对值(p沟道MOS晶体管P22-1和P22-2的阈电压的绝对值对应于n沟道MOS晶体管N22-1和N22-2的阈电压VTN1和VTN2)。
因此，利用同样的条件，可以得到以下公式。
|VTP1|＝0.7(伏)，|VTP2|＝0.86(伏)因此，可以从以下公式导出在输出节点Dc上产生的电压V(Dc)(空两行)由n沟道MOS晶体管N22-2和N22-3确定的电压电平等于-2VTN，并且，该电压电平确定基准电压VrefN。因此，基准电压VrefN所需要的电压电平等于-2VTN＝-2×0.7＝-1.4。因此，能够可靠地获得具有必要的电压电平的基准电压VrefN。
(微分放大电路的结构)图24A显示图21中所示的微分放大电路160f的具体结构。图24A中，微分放大电路160m包括p沟道MOS晶体管P23-1，它连接在电源节点VCC和节点Dd之间、并且在其栅极接收控制信号/ΦP；p沟道MOS晶体管P23-2，它连接在电源节点VCC和节点De之间、并且在其栅极接收控制信号/ΦP；n沟道MOS晶体管N23-1，它连接在节点Dd和Df之间、并且其栅极连接到节点De；n沟道MOS晶体管N23-2，它连接在节点De和Df之间、并且其栅极连接到节点Dd；以及n沟道MOS晶体管N23-5，它连接在节点Df和地点(VSS)之间，并且在其栅极上接收控制信号ΦS。
p沟道MOS晶体管P23-1和P23-2具有彼此相同的尺寸，并且当控制信号/ΦP处在L电平时导通以便把节点Dd和De充电到电源电压VCC电平。n沟道MOS晶体管N23-1和N23-2构成触发器，并且当n沟道MOS晶体管N23-5导通时被激活、以便对节点Dd和De上的电位进行微分放大。
微分放大电路160m还包括p沟道MOS晶体管P23-3和P23-4，它们彼此串联连接、并且连接在电源节点VCC和节点Dd之间；反相器I23-1，它把节点Dd上的电位反相以便加到p沟道MOS晶体管P23-4的栅极；p沟道MOS晶体管P23-5和P23-6，它们彼此串联连接、并且连接在电源节点VCC和节点De之间；反相器I23-6，它把节点De上的电位反相以便加到p沟道MOS晶体管P23-6的栅极。把电压VrefN和VNB分别加到MOS晶体管P23-3和P23-5的栅极。
除了p沟道MOS晶体管P23-3和P23-5用来检测电压VrefN和VNB之间的差别之外，图24A中所示的微分放大电路160m的结构和已经参考图14描述的微分放大电路160d的结构相同。在图24A所示的微分放大电路160m中，各MOS晶体管的大小相对以于图24A中的垂直方向是对称的。但是，p沟道MOS晶体管P23-5的电流驱动能力稍微小于(5％至10％)p沟道MOS晶体管P23-3的电流驱动能力。因此，当基准电压VrefN等于偏VNB时，比较大的电流来自p沟道MOS晶体管P23-3。微分放大电路160m的操作基本上与图14中所示的微分放大电路的相同，但是，下面将参考图24B的波形图进行简单的描述。
在时刻t0，控制信号/ΦP和ΦS两者都到达L电平，使得p沟道MOS晶体管P23-1和P23-2分别将节点Dd和De预充电到VCC电平。在时刻t1，控制信号/ΦP上升到H电平，并且MOS晶体管P23-1和P23-2被断开，从而结束对节点Dd和De的预充电。这时，控制信号ΦS仍然处在L电平，并且MOS晶体管N23-5被断开。由于反相器I23-1和I23-2的缘故，p沟道MOS晶体管P23-4和P23-6导通。
在时刻t2，控制信号ΦS上升到H电平，使得MOS晶体管N23-5导通，并且，MOS晶体管N23-1和N23-2开始微分放大过程。当基准电压VrefN低于偏压VNB时，p沟道MOS晶体管P23-3的电导大于p沟道MOS晶体管P23-5的电导，比较大的电流从电源节点VCC流向节点Dd。因此，节点De被经由MOS晶体管N23-2和N23-5放电到地电位电平，同时，节点Dd保持电源电压VCC电平。在这种情况下，信号NBE保持H电平。
当节点Dd和De的电平分别变化到H电平和L电平时，反相器I23-2起把p沟道MOS晶体管P23-6断开的作用，使得从电源节点VCC到节点De的电流通路被断开。因此，在完成比较操作之后，不存在从电源节点VCC到地节点的电流通路，从而抑制了电流消耗。
在时刻t3，控制信号/ΦP和ΦS再次被置为L电平，并且节点Dd和De被预充电到电源电压VCC电平。在时刻t4，控制信号/ΦP上述到H电平，而控制信号ΦS在时刻t5上升到H电平。由于如上所述p沟道MOS晶体管P23-5的电流驱动能力大于p沟道MOS晶体管P23-3的电流驱动能力，所以，当基准电压VrefN和偏压VNB的电压电平彼此相等时，比较大的电流被输送到节点De。因此，节点Dd被放电到地电位电平。作为节点Dd的这种电位下降的结果，反相器I23-1的输出信号达到H电平，并且，p沟道MOS晶体管P23-4被断开。在这种情况下，来自节点Dd的信号NBE达到L电平。
此外，在这种微分放大电路160m中，为了在完成对节点Dd和De的预充电之后进行比较操作(微分放大)，使控制信号/ΦP和ΦS的激活周期彼此不同，并且，建立一种可靠地通过MOS晶体管P23-3和P23-5向节点Dd和De充电的状态。与上述情况相似，由于不要求这种微分放大电路160m具有快速操作能力，所以使用具有大绝对值的阈电压的MOS晶体管。这能够降低子阈值电流。
(重复信号产生电路的具体结构)图25显示图21中所示的重复信号产生电路160n的具体结构。图25中，重复信号产生电路160n包括五个串联连接的反相器I25-1至I25-5以及接收反相器I25-4的输出信号和信号NBE的“与非”电路G25。把“与非”电路G25的输出信号加到第一反相器I25-1的输入端。反相器I25-5产生重复信号ΦF。图25中所示的重复信号产生电路160m的结构基本上与图16中所示的重复信号产生电路160e的结构相同。
“与非”电路G25和反相器I25-1至I25-5具有大约100纳秒的振荡周期，并且不特别要求具有快速操作能力，因此，使用具有大绝对值阈电压的MOS晶体管作为它们的元件。仅仅反相器I25-5驱动VNB产生电路160o。因此，反相器I25-5具有大的电流驱动能力，而其它反相器I25-1至I25-4和“与非”电路G25具有比较小的电流驱动能力。这实现了减小电流消耗的目标。
当信号NBE处在L电平时，“与非”电路G25的输出信号被固定在H电平，因此，重复信号ΦF被固定在L电平。当信号NBE处在H电平时，“与非”电路G25起反相器的作用，并且，重复信号产生电路160n起由五个级联的反相器构成的环形振荡器的作用。从而，重复信号ΦF按照不变的周期变化。
(VNB产生电路的具体结构)图26显示图21中所示的VNB产生电路160o的具体结构。在图26中，VNB产生电路160o包括p沟道MOS晶体管P26-1，它以反向连接的二极管的形式连接在地节点VSS和节点Dg之间；p沟道MOS晶体管P26-2，它以反向连接的二极管的形式连接在节点Dg和Dh之间；n沟道MOS晶体管N26-1，它以反向连接的二极管的形式连接在节点Dh和Di之间；n沟道MOS晶体管N26-2和N26-3，它们以反向连接的二极管的形式以及彼此串联连接的形式连接在节点Di和地节点VSS之间；电荷泵电容器C26-1，它响应重复信号ΦF而把电荷输送到节点Dg；电荷泵电容器C26-2，它响应重复信号/ΦF而把电荷输送到节点Dh；以及稳定电容器C26-3，用来稳定从节点Di施加的偏压VNB。
除了施加到它上面的重复信号之外，图26中所示的VNB产生电路160o的结构基本上与已经参考图22描述的基准电压产生电路1601相同。因此，图26中所示的VNB产生电路160o产生-2×VTN电压电平的偏压VNB。此处，VTN代表MOS晶体管N26-2和N26-3的阈电压。此外，使用p沟道MOS晶体管P23-1和P23-2并且这样连接它们、以便在它们的反向栅极接收电源电压VCC。这样做的原因与已经联系基准电压产生电路1601所说明的一样。通过借助于快速重复信号ΦF和/ΦF进行电荷泵操作，可以在预定的时间内快速地产生具有不变的电压电平的偏压VNB。
(第一VNB电平保持电路的具体结构)图27显示图21中所示的第一VNB电平保持电路160q的具体结构。图27中，第一VNB电平保持电路160q包括p沟道MOS晶体管P27-1，它以反向连接的二极管的形式连接在地节点VSS和节点Dj之间；p沟道MOS晶体管P27-2，它以反向连接的二极管的形式连接在节点Dj和Dk之间；n沟道MOS晶体管N27，它以反向连接的二极管的形式连接在节点Dk和Dn之间；电荷泵电容器C27-1，它响应重复信号Φ而把电荷输送到节点Dj；电荷泵电容器C27-2，它响应重复信号/Φ而把电荷输送到节点Dk。
p沟道MOS晶体管P27-1和P27-2是这样连接的，使得它们的反向栅极接收电源电压VCC。设置p沟道MOS晶体管P27-1和P27-2的原因与已经联系基准电压产生电路1601所说明的原因相同。
图27中所示的第一VNB电平保持电路160q未备有用来将节点D1钳位的n沟道MOS晶体管。这使得节点D1上的电位能够达到-2×VCC-|VTP1|-|VTP2|-VTN的值。但是，通过图26中所示的n沟道MOS晶体管N26-2至N26-3将节点D1充电到地电位，因此，节点D1达到-2VTN的电位电平。
图27中所示的VNB电平保持电路160q仅仅补偿备用期间的漏电流，并且，电荷泵电容器C27-1和C27-2各自具有几个微微法的电容量，因此，显著地抑制了电流消耗。
与上述结构相似，由于与已经联系图26中所示的基准电压产生电路160o所说明的相同的理由，图27中所示的结构使用p沟道MOS晶体管P27-1和P27-2，并且它们的反向栅极接收电源电压VCC。甚至当总是响应重复信号Φ和/Φ而进行电荷泵操作时，也能够显著地抑制电流消耗。
(第二VNB电平保持电路的具体结构)图28显示图21中所示的第二VNB电平保持电路160r的具体结构。图28中，第二VNB电平保持电路160r包括p沟道MOS晶体管P28-1，它以反向连接的二极管的形式连接在地节点VSS和节点Dj之间；p沟道MOS晶体管P28-2，它以反向连接的二极管的形式连接在节点Dm和Dn之间；n沟道MOS晶体管N28，它以反向连接的二极管的形式连接在节点Dn和Do之间；电荷泵电容器C28-1，它根据脉冲信号PU而进行电荷泵操作、把电荷输送到节点Dn；以及电荷泵电容器C28-2，它根据脉冲信号/PU而把电荷输送到节点Dn。节点Do连接到VNB产生电路160o的输出节点。
图28中所示的第二VNB电平保持电路160r具有与图27中所示的第一VPB电平保持电路160q相同的结构，并且以相同的方式工作。但是，为了补偿刷新期间由热载流子引起的偏压VNB的上升，它使用对应于内部RALS信号的脉冲信号，并且电荷泵电容器C28-1和C28-2具有几十至几百微微法的比较大的电容量。当进行刷新操作时，脉冲信号/PU从H电平降低到L电平，节点Dn的电位降低，正电荷被从节点Do移到节点Dn，并且偏压VNB的电压电平降低。这阻止了刷新期间可能由基片电流引起的偏压VNB的变化。与保持电路160q的结构相似，第二VPB电平保持电路160r具有这样的结构，使得节点Do连接到VNB产生电路160o的输出节点Di，并且，其电位电平被n沟道MOS晶体管N26-2至N26-3钳位在-2×VTN。
(选择电路的具体结构)图29A显示图21中所示的选择电路160p的具体结构。图29A中，选择电路160p包括p沟道MOS晶体管P21-1和n沟道MOS晶体管N21-1，他们构成将自刷新激活信号SELF反相的CMOS反相器，并且还包括p沟道MOS晶体管P29-2，它在自刷新激活信号SELF非激活时导通、从而把电源电压VCC输送到节点Dp；p沟道MOS晶体管P29-3，它在所述CMOS反相器(MOS晶体管P29-1和N29-1)的输出信号处在L电平时导通、从而把电源电压VCC输送到节点Dq；n沟道MOS晶体管P29-2，它连接在节点Np和偏压节点VNB(用相同的参考字符来电压和与之对应的节点)之间、并且其栅极连接到节点Nq；n沟道MOS晶体管P29-3，它连接在节点Dq和偏压节点VNB之间、并且其栅极连接到节点Dp；n沟道MOS晶体管N29-4，它在节点Dp的电位处在H电平时导通、从而把地电压VSS输送到节点Dr；n沟道MOS晶体管N29-5，它在节点Dq的电位处在H电平时导通、从而把偏压VNB输送到输出节点Dr。从节点Dr产生基片偏压VNBS。
除了n沟道MOS晶体管N29-4之外，即，MOS晶体管P29-1至P29-3、N29-1至N29-3和N29-5各自的反相栅极连接到它们的各自的源极。为了以下的目的，MOS晶体管N29-4的反相栅极是这样连接的、以便接收偏压VNB。当把负偏压VNB输送到输出节点Dr时，在MOS晶体管N29-4的N+区和P型基片区之间施加了正向偏置，从而，避免电流从地节点VSS流到输出节点Dr。
如果MOS晶体管N29-4的反相栅极连接到输出节点Dr，所述基片区将随着输出节点Dr从地电压VSS转换到偏压VNB而同时放电，使得基片偏压VNBS不能快速变化。由于上述原因，MOS晶体管N29-4的反相栅极是这样连接的、以便接收偏压VNB。下面将参考图29B的工作波形图描述图29A中所示的选择电路的操作。
当自刷新激活信号SELF处在L电平时，CMOS反相器(MOS晶体管P29-1和N29-1)的输出信号处在L电平，MOS晶体管P29-2导通，而MOS晶体管P29-3截止。把节点Dp充电到电源电压VCC电平，MOS晶体管N29-3导通，并且节点Dq上的电位下降到偏压VNB电平。随着节点Dq电位的下降，MOS晶体管N29-2截止。在这种状态下，MOS晶体管N29-4导通，MOS晶体管N29-5截止，并且来自输出节点Dr的基片偏压VNBS到达地电压VSS电平。
当自刷新激活信号SELF到达H电平的激活状态时，MOS晶体管P29-2截止，而MOS晶体管P29-2导通。通过MOS晶体管P29-3将节点Dq充电，并且，MOS晶体管P29-2导通、从而降低节点Dp上的电位。最后，节点Dq到达电源电压VCC电平的电位，并且，节点Dp到达偏压VNB电平的电压电平。从而，MOS晶体管N29-4截止，并且MOS晶体管N29-5导通，使得从输出节点Dr施加的基片偏压VNBS下降到偏压VNB电平。由于基片偏压VNBS被输送到具有比较大的电容量的基片区，所以，基片偏压VNBS变化比较慢。外围电路中n沟道MOS晶体管基片区的偏压具有大的绝对值，其阈电压上升，因此，减小了子阈值电流。
与上述结构相似，图29A中所示的选择电路160p具有这样的结构，使得在转换基片偏压之后的稳态下，作为元件的所有MOS晶体管都截止，并且几乎没有直流电流流动。不要求作为元件的MOS晶体管具有快速操作能力，因此它们具有大的阈电压。虽然节点Dp和Dq上的电压在电源电压VCC和偏压VNB之间变化，但是，这种变化有利于建立输出级的n沟道MOS晶体管N29-4至N29-5的强的导通状态。也可以使用这样的结构，使得节点Dp和Dq上的电压在地电压VSS和偏压VNB之间变化。
(外围电路中晶体管的结构)图30A示意地示出作为外围电路元件的MOS晶体管的横截面结构，在图30A中，所述外围电路包括p沟道MOS晶体管PT和n沟道MOS晶体管NT，它们是在形成于P型半导体基片或者半导体层400的表面的N型阱(N型基片区)402和410中形成的，彼此之间有间隔。
p沟道MOS晶体管PT包括P+区403和405，它们形成在N型阱402的表面、彼此隔开；以及栅极409，它形成在p+区403和405之间的沟道区上，在栅极409和该沟道区之间有栅极绝缘膜408。基片偏压VNBS经由N+区407加到N+区402。
把电源电压VCC经由N+区411输送到N型阱410，并且，在N型阱410的表面形成P型阱(P型基片区)420。在P型阱420上形成n沟道MOS晶体管NT。n沟道MOS晶体管NT包括N+区423和425，它们形成在P型阱420的表面、彼此隔开；以及栅极429，它形成在N+区423和425之间的沟道区上，在栅极429和该沟道区之间有栅极绝缘膜428。P型阱420经由P+区427接收基片偏压VNBS。
p+区405和N+区425连接在一起以便产生输出信号OUT。栅极409和429连接在一起以便产生输入信号IN。
正如从图30B的等效电路图可以看到的，图30A中所示的结构具有CMOS反相器的结构。更具体地说，p沟道MOS晶体管PT和n沟道MOS晶体管NT的栅极经由输入节点Ti接收输入信号IN，并且，MOS晶体管PT和NT的漏极共同连接到输出端子To、以便产生输出信号OUT。MOS晶体管PT在其反向栅极接受基片偏压VPBS，而MOS晶体管NT在其反向栅极接受基片偏压VNBS。
通常，CMOS电路中，当p沟道MOS晶体管的源极电位(即，连接到电源节点的节点上的电位)超过基片电位VPBS和扩散电位(P/N结两端之间的正向电压降)的和时，可能出现锁定现象、即、寄生闸流晶体管导通现象。具体地说，当接通电源时，由于阱的大的寄生电容的缘故，p+区403的电源电压VCC比基片偏压VPBS更快地上升到电源电压电平，因此，易于出现这种锁定现象。
提供用来形成n沟道MOS晶体管NT的基片区域的P型阱420被N型阱410所包围，并且，电源电压VCC被经由N+区411加到N型阱410。因此，在电流从形成p沟道MOS晶体管PT的源极区的p+区403流向N型阱402、并且寄生双极晶体管的基极电流流向P型阱420的情况下，N型阱410能够吸收这种电流，因此，能够避免所述CMOS锁定现象。
如图30A中所示，n沟道MOS晶体管NT具有由P型基片、在其表面形成的N型阱以及在N型阱的表面形成的P型阱构成的三重阱结构。因此，N型阱410能够吸收寄生双极晶体管的栅极电流，并且，所述寄生闸流晶体管被截止，以致能够可靠地阻止所述锁定现象的出现。
图30A和30B显示所述CMOS反相器的结构。但是，甚至诸如“与非”电路或者“或非”电路的其它CMOS结构的逻辑门也能够类似地使用这种三重阱结构，使得能够确保消除所述锁定现象。
(阵列偏压电路的结构)图31是说明图3中所示的阵列偏压电路150的具体结构的方块图。图31中，阵列偏压电路150包括基准电压产生电路150a，它根据来自振荡电路160a的重复信号Φ而产生不变的基准电压VrefB；控制信号产生电路150b，它响应重复信号Φ而产生控制信号/ΦP和/ΦS(ΦS)；微分放大电路150c，它根据控制信号/ΦP和/ΦS(ΦS)而被选择性地置为预充电状态和工作状态，并且，当它处在工作状态时，在基准电压VrefB和输出节点151的偏压VBB之间进行比较；重复信号产生电路150d，当微分放大电路150c的输出信号BBE是激活的时，它重复地输出重复信号ΦF；VBB产生电路150e，它响应重复信号ΦF而进行用来产生偏压VBB的电荷泵操作；VBB电平保持电路150f，它响应重复信号Φ而进行用来把电荷输送到节点151的电荷泵操作；以及VBB电平保持电路150g，它响应内部RAS信号ΦRAS而进行用来把电荷输送到节点151的电荷泵操作。
用于阵列偏压电路150的振荡电路160a是与用于上述外围偏压电路160的振荡电路160a通用的。但是，也可以分别为阵列偏压电路150和外围偏压电路160设置分开的和独立的振荡电路。基准电压产生电路150a的结构类似于图23中所示的基准电压产生电路1601的结构，并且，产生具有不变的电压电平的基准电压VrefB(负电压电平)。
控制信号产生电路150b的结构类似于图13A中所示的控制信号产生电路160b的结构。虽然控制信号产生电路150b可以与外围偏压电路中的控制信号产生电路160b和160k通用，但是，这导致这样的状态，即，外围偏压电路160中微分放大电路的操作时序必须与阵列偏压电路150中微分放大电路的操作时序一致，并且增加了比较操作期间的电流消耗。因此，为了使所述时序相互间轻微地偏移而独立地设置所述微分放大电路。
除了施加偏压VBB而不是图24B中的偏压VNB以及产生信号BBE而不是信号NBE之外，微分放大电路150c的结构与图24A中所示的相同。
重复信号产生电路150d的结构与图25中所示的重复信号产生电路160n相同，但是，使用信号BBE而不是图25中所示的结构中的信号NBE。
VBB产生电路150e的结构类似于图26中所示的VNB产生电路的结构。在这种结构中，如果阵列基片区的偏压VBB的电平不同于外围电路中基片区的偏压VNB，那么，根据这些不同的电压电平而调整用来钳位的n沟道MOS晶体管(N26-2和N26-3)的数目，并且，也适当地调整MOS晶体管P26-1、P26-2和N26-1的数目。
VBB电平保持电路150f的结构与图27中所示的VNB电平保持电路160q的相同，并且，在备用方式(正常工作方式)和数据保持方式(自刷新方式)期间利用小的电荷供应能力抵偿了由漏电流引起的偏压VBB的上升。
VBB电平保持电路150g的结构类似于图28中所示的VNB电平保持电路160r的结构。但是，VBB电平保持电路150g根据内部RAS信号ΦRAS而进行电荷供应操作(电荷泵操作)，并且阻止所述阵列中基片区的偏压VBB的上升。因此，在正常工作方式和数据保持方式(自刷新方式)两者之中任一种方式下，当进行存储单元选择操作时，VBB电平保持电路150g进行向节点151供应电荷的电荷泵操作。
(改型)图32显示所述阵列偏压电路的改型的结构。图32中，阵列偏压电路150经由接线152把由包含在外围偏压电路160中的VNBS产生部分165提供的偏压VNB作为基片偏压VBB加到阵列的基片区。
在图32所示的结构中，存储单元的晶体管在其反向栅极接收基片偏压VNB，因此，其阈电压是大的。在这种情况下，作为外围电路元件的n沟道MOS晶体管和存储单元晶体管可以由具有不同阈电压的MOS晶体管构成，从而可以把存储单元晶体管的阈电压设定为适当的值。
阵列偏压电路150可以具有与包含在外围偏压电路160中的VNBS产生部分155相同的结构，从而，可以在低的电流消耗的情况下稳定地产生基片偏压VBB。
(另一种结构)在上述实施例中，已经把自刷新方式描绘成数据保持方式。可以使用这样的结构，即，与除了CBR状态之外的状态以及在预定的时间把信号/RAS和/CAS保持在L电平的状态一致地指定半导体存储器的数据保持方式。
所述外围偏压电路选择电源电压(VCC或者VSS)和所述偏压中的一种电压，并且把所选择的电压加到外围电路基片区。可以使用这样的结构，即，准备两种偏压，根据操作方式选择它们中的一种、并且把它加到外围电路的基片区。由于电源电压可以是工作电源电压VCC和地电压VSS两者中的一种，所以，在所附的权利要求书中的电源电压包含这两种电压。
如上所述，根据本发明，在数据保持方式下，存储器阵列中基片区的偏压是固定的，而外围电路中基片区的偏压的绝对值是上升的。因此，在数据保持方式下，在对存储单元的存储数据没有有害影响的情况下减小电流消耗。
由于是从电源电压(VCC或者VSS)和较大绝对值的偏压中选择一种电压作为外围电路中基片区的偏压的，所以，对于一种电源电压仅仅需要产生一种偏压，使得能够简化电路结构、并且能够减小该电路所占用的面积。
作为外围电路的元件的晶体管的基片区具有包含第一和第二阱的三重阱结构，并且下面的第一阱施加电源电压作为偏压。因此，甚至在CMOS电路中也能够可靠地消除所述锁定现象，并且，外围电路能够稳定地工作。
由于在数据保持方式下为第一和第二导电类型的两种绝缘栅场效应晶体管都设定了大绝对值的偏压，所以，在数据保持方式下，能够确保抑制子阈值电流而与为CMOS电路的输入和输出信号设定的电位电平无关，因此，能够减小电流消耗。
在所述第一阱处形成外围电路的第一导电类型的绝缘栅场效应晶体管，并且，在三重阱结构的基片区处形成第二导电类型的绝缘栅场效应晶体管，使得能够确保消除这种外围电路的锁定现象。
所述外围偏压电路包括根据周期地产生的重复信号进行电荷泵操作以便产生所述基准电压的电路；比较电路，它根据响应这种重复信号产生的控制信号而在基准电压和偏压之间进行比较；重复信号产生电路，它根据所述比较电路的输出信号而产生第二重复信号；以及偏压电路，它根据所述第二重复信号而进行电荷泵操作、从而产生加到输出节点的偏压。由于这种结构的缘故，仅仅在所述偏压的绝对值小于预定值时才进行把电荷输送到输出节点的电荷泵操作，并且，仅仅在被激活时所述比较电路才进行比较操作。因此，能够减小外围偏压电路的电流消耗。
设置第一偏压保持电路和第二偏压保持电路，第一偏压保持电路根据时钟信号而以小的电荷供应能力进行电荷泵操作、以便把电荷输送到所述输出节点，而第二偏压保持电路根据存储单元选择起始指令信号而以比较大的电荷供应能力工作、以便把电荷输送到所述输出节点。由于这种结构的缘故，有可能确保阻止偏压绝对值的下降，从而稳定地产生处在所需要的电压电平的偏压。
所述比较电路包括预充电电路，它在第一控制信号激活时把第一和第二节点预充电到预定电位；微分放大电路，它在所述第二控制信号激活时被激活、从而对所述第一和第二节点上的电位进行微分放大；以及比较级，它把基准电压和所述输出节点上的电压相比较，并且把相当于它们之间的差值的电流输送到所述第一和第二节点。由于这种结构的缘故，在除了完成所述比较操作时的操作和预充电操作之外的操作期间、有可能抑制直流状态的电流(即，从电源节点流到地节点的电流)，因此，能够减小电流消耗。
在所述比较级中，在第一和第二节点之间设置用来把基准电压和偏压相比较的绝缘栅场效应晶体管，并且，当第一和第二节点中的一个处在L电平时，所述绝缘栅场效应晶体管能够起切断从电源节点到第一和第二节点中的一个节点的电流通路的作用。因此，有可能阻止来自电源节点的电流流经所述节点中的一个节点和所述微分放大级，使得能够减小电流消耗。
用来转换偏压的所述选择电路包括用来变换数据保持方式指令信号的电压电平的电平变换级；以及转换级，用来根据来自所述电平变换级的信号而产生电源电压和偏压中的一种电压、把它作为基片偏压。所述转换级中的绝缘栅场效应晶体管的反向栅极是这样连接的、使得它接受所述偏压。由于这种结构的缘故，有可能阻止电流流向所述转换级的绝缘栅场效应晶体管的基片区，从而能够减小电流消耗。
所述电平变换级可以由闩锁型的电平变换电路构成，在这种情况下，在完成电平变换之后，确实有可能阻止电流从电源节点流向地节点。
甚至必定能够在低的电流消耗的情况下、从2.0伏的电源电压产生具有所需要的电压电平的偏压。
虽然已经对本发明进行了详细的描述和举例说明，但是，显然，这些描述和例示仅仅作为说明和例子、而不要把它作为对本发明的限制，本发明的精神和范围仅仅受所附的权利要求书的条款的限制。
权利要求
1.一种半导体存储器，其特征在于包括存储单元阵列(100)，它包括许多排列成行和列的存储单元，阵列偏压装置(150)，用来把恒定的偏压输送到其上形成所述存储单元阵列的基片区，外围电路(122，124，102，106)，用来把所述存储单元阵列激励到所选择的状态，以及外围偏压装置(160)，用来把偏压输送到其上形成所述外围电路的基片区，所述外围偏压装置包括偏压控制装置(160g，160p)，用来使在数据保持方式指定信号的激活状态期间由所述外围偏压装置输送的偏压的绝对值大于在数据保持方式指定信号的非激活状态期间由所述外围偏压装置输送的偏压的绝对值。
2.根据权利要求1的半导体存储器，其特征在于所述外围偏压装置(160)包括偏压产生装置(160a-160i，160k-160r)，用来产生其绝对值大于电源电压的电压，以及选择装置(160q，160p)，用来响应所述数据保持方式指定信号的激活而选择由所述偏压产生装置产生的电压、响应所述数据保持方式指定信号的停用而选择所述电源电压、以及把所选择的电压输送到其上形成所述外围电路(122，124，102，106)的基片区。
3.根据权利要求1的半导体存储器，其特征在于所述外围电路包括晶体管元件(PT，NT)，该晶体管元件是在形成于第一阱(410)的表面的第二阱(420)上形成的，所述第一阱是在第一导电类型的半导体层的表面形成的，所述第一类型阱(410)具有第二导电类型并且加有所述电源电压(VSS)作为偏压，以及所述第二阱(410)具有第一导电类型并且接受来自所述外围偏压装置(160)的偏压VNBS。
4.根据权利要求1的半导体存储器，其特征在于所述外围电路包括第一导电类型的第一绝缘栅场效应晶体管(PT)和第二导电类型的第二绝缘栅场效应晶体管(NT)，所述外围偏压装置(160)包括用来产生加到其上形成所述第一绝缘栅场效应晶体管的基片区的第一偏压的装置(160a-160g)，用来产生加到其上形成所述第二绝缘栅场效应晶体管的基片区的第二偏压的装置(160l-160p)，以及所述偏压控制装置(160g，160p)包括用来响应所述数据保持方式指定信号的激活而加大所述第一和第二偏压两者的绝对值的装置(P20-4，N29-4)。
5.根据权利要求4的半导体存储器，其特征在于所述半导体存储器具有作为一个电源电压的第一电源电压(Vcc)和作为另一个电源电压的第二电源电压(Vss)，所述第一绝缘栅场效应晶体管(PT)是在形成于第一导电类型的半导体层(400)的表面的第二导电类型的第一阱(402)上形成的，所述第一阱加有所述第一偏压(VPBS)，所述第二绝缘栅场效应晶体管(NT)是在形成于第二阱(410)表面的第三阱上形成的，所述第二阱形成于所述半导体层的表面，所述第二阱与所述第一阱隔开，所述第二阱(410)具有所述第二导电类型并且加有所述第一电源电压(VCC)，所述第三阱(420)具有所述第一导电类型并且加有所述第二偏压(VNBS)，以及所述第一偏压(VPBS)的绝对值等于或者大于有所述第一电源电压(VCC)，并且所述第二偏压(VNBS)的绝对值等于或者大于所述第二电源电压(VSS)。
6.根据权利要求1的半导体存储器，其特征在于所述外围偏压装置(160)包括用来周期地产生时钟信号(Φ)的时钟产生装置(160a)，基准电压产生装置(160c，160l)，用来响应所述时钟信号而进行电荷泵操作以便产生基准电压，控制信号产生装置(160b，160k)，用来响应所述时钟信号而产生比较控制信号(/ΦP，ΦS)，比较装置(160d，160m)，它响应所述比较控制信号而把所述基准电压同输出节点(161，162)相比较、以便产生表示比较结果的信号，重复信号产生装置，当所述比较装置的比较结果表示所述基准电压的绝对值大于所述输出节点的电压时，该重复信号产生装置被激活并且周期地产生重复信号，以及偏压产生装置(160f，160o)，用来根据从所述重复信号产生装置接收到的重复信号而对所述输出节点进行电荷泵操作以便产生偏压(VNO)。
7.根据权利要求6的半导体存储器，其特征在于所述外围偏压装置(160)还包括第一偏压保持装置(160h，160q)，用来响应所述时钟信号而进行电荷泵操作以便把电荷输送到所述输出节点(161，162)，并且，其电荷供应能力小于所述偏压产生装置(160f，160o)的电荷供应能力，以及第二偏压保持装置(160i，160r)，用来响应存储单元选择起动指令信号(PU)而进行电荷泵操作、把电荷输送到所述输出节点(161，162)以便进行刷新操作，并且，其电荷供应能力大于所述第一偏压保持装置的电荷供应能力。
8.根据权利要求6的半导体存储器，其特征在于所述控制信号产生装置(160b，160k)包括响应所述时钟信号而产生具有彼此不重叠的激活时间周期的第一和第二控制信号，以及所述比较装置(160d，160m)包括预充电装置(P4-1，P4-2；P23-1，P23-2)，用来响应所述第一控制信号(/ΦP)而把第一和第二节点(NG，NH；Dd，De)预充电到预定的电位，比较级(N4-3，N4-4；N23-3，P23-5)，用来在所述基准电压(VrefP；VrefN)和所述输出节点(161，162)上的电位(VPB，VNB)之间进行比较，并且，把相当于所述基准电压和所述输出节点上的电位之间的差值的电流分别输送到所述第一和第二节点，以及微分放大级(N4-1，N4-2；N23-1，P23-2)，它随着所述第二控制信号ΦS的激活而被激活，以便对所述第一和第二节点上的电位进行微分放大而产生表示所述比较结果的、作为所述偏压的信号(PBE，NBE)。
9.根据权利要求8的半导体存储器，其特征在于所述比较级(N4-3，N4-4；N23-3，P23-5)包括第一绝缘栅场效应晶体管(N4-3；P23-3)，它被连接在电源节点和第一节点(NG；Dd)之间、用来在其栅极接受所述基准电压(VrefP；VrefN)，第一切断装置(P4-3，I4-1，P23-4，I23-1)，它是这样连接的、以便接受所述第一节点上的电位、并且响应所述第一节点(NG；Dd)上的电位而切断经由连接在所述电源节点和所述第一节点之间的所述第一绝缘栅场效应晶体管形成的电流通路，第二绝缘栅场效应晶体管(N4-4；P23-5)，它被连接在所述电源节点和第二节点(NH；De)之间、用来在其栅极接受所述输出节点(161，162)上的电位，第二切断装置(P4-4，I4-2；P23-6，I23-2)，它是这样连接的、以便接受所述第二节点(NH；De)上的电位、并且响应所述第二节点上的电位而切断经由连接在所述电源节点和所述第二节点之间的所述第二绝缘栅场效应晶体管形成的电流通路。
10.根据权利要求2的半导体存储器，其特征在于所述电源电压包括作为一个工作电源电压的第一电源电压和作为另一个工作电源电压的第二电源电压，以及所述选择装置(160q，160p)包括电平变换装置(P20-1，P20-2；N29-2，N29-3)，用来把所述数据保持方式指定信号变换成具有所述偏压电平(VPB；VNB)的信号和具有所述第一电源电压电平(VSS；VCC)的信号，并且，产生互补的第一和第二选择信号，第一绝缘栅场效应晶体管(P20-4；N29-5)，它响应来自所述电平变换装置的第一选择信号的激活而导通、从而把所述偏压输送到输出节点(NT；Dr)，以及第二绝缘栅场效应晶体管(P20-4；N29-4)，它响应来自所述电平变换装置的第二选择信号的激活而导通、从而把所述第二电源电压(VCC；VSS)输送到所述输出节点，所述第二绝缘栅场效应晶体管的反向栅极是这样连接的、以便接受所述偏压。
11.根据权利要求4的半导体存储器，其特征在于所述第一偏压(VPBS)的电压电平等于或者大于具有2.0伏或者更小的值的正电源电压(VCC)的电平，以及所述第二偏压(VNBS)的电压电平等于或者小于地电压(VSS)的电平。
12.根据权利要求1的半导体存储器，其特征在于还包括对应于所述存储单元阵列中存储单元的各个列(BL，/BL)而设置的预充电装置(P/E)，用来把对应的列预充电到预定的电位，所述预充电装置包括其反向栅极接受第一电源电位(VSS)的绝缘栅场效应晶体管(NQ3-NQ5)；对应于各个列设置的读出放大装置(SA)，用来当被激活时将对应列上的电位放大，所述读出放大装置包括其反向栅极接受第二电源电位(VCC)的第一绝缘栅场效应晶体管(PQ1，PQ2)和其反向栅极接受第二电源电位的第二绝缘栅场效应晶体管(NQ1，NQ3)。
13.根据权利要求1的半导体存储器，其特征在于所述许多存储单元(MC)每一个包括绝缘栅场效应晶体管(MT)，该绝缘栅场效应晶体管(MT)的作为所述基片区的反向栅极接受来自所述阵列偏压装置(150)的、作为所述恒定偏压的负电位(VBB)。
14.根据权利要求1的半导体存储器，其特征在于所述阵列偏压装置(150)包括装置(152)，该装置(152)接收来自所述偏压产生装置(165；160k-160r)的电压、以便把它加到所述存储单元阵列(100)的所述基片区。
全文摘要
在数据保持方式下，存储单元阵列(100)中基片区的电位被固定在与正常方式下的相同的电平，并且使加到外围电路的基片区的偏压的绝对值大于正常工作方式下的对应值。当工作方式改变时，存储单元晶体管基片电位不变，因此存储单元的存储节点上的电位不变，从而可靠地保持存储数据。外围电路中MOS晶体管的阈电压的绝对值加大，并且子阈值电流减小。在半导体存储器的数据保持方式下，在不对存储数据产生有害影响的情况下减小了电流消耗。
文档编号G11C11/413GK1162818SQ9710267
公开日1997年10月22日 申请日期1997年2月27日 优先权日1996年2月27日
发明者飞田洋一 申请人:三菱电机株式会社