专利名称：带程序暂停命令的非易失性可写存储器的制作方法
技术领域：
本发明涉及存储器设备领域。更具体地，本发明涉及在非易失性可写存储器中暂停程序操作以便在该非易失性可写存储器中执行其它操作。
先有技术的非易失性可写存储器的一种类型为高速可擦除与电可编程只读存储器(“高速EPROM”或“高速存储器”)。典型的高速EPROM与标准的电可编程只读存储器(“EPROM”)具有相同的阵列配置并能以类似于EPROM的方式编程。一旦编程后，可在一次相对地快速的操作中用电擦除高速EPROM的全部内容或该高速EPROM的一块的全部内容。对高速EPROM中或其一块中所有单元的源施加一个擦除电压。这导致全阵列擦除或块擦除。然后便可用新数据重新编程该高速EPROM或该高速EPROM的擦除的块。
对于擦除，高速EPROM与传统的电可擦除可编程只读存储器(“EEPROM”)不同。传统的EEPROM通常利用选择晶体管用于单个单元擦除控制。另外，高速EPROM通常用单个晶体管单元达到高得多的密度。
对于先有技术单个位高速EPROM，逻辑“1”意味着与位单元关联的浮栅上存储极少电子，如果有的话。逻辑“0”意味着与该位单元关联的浮栅上存储许多电子。擦除高速EPROM导致在各位单元中存储逻辑1。高速EPROM的各单个位单元在没有先行擦除前不能从逻辑0改写到逻辑1。然而，该高速EPROM的各单个位单元可从逻辑1写到逻辑0，假定只是要求增加电子到与擦除状态关联的浮栅上的话。
高速EPROM可读、编程(或写)与擦除。对于先有技术高速EPROM，写一个字节的程序操作通常占用10微秒数量级。然而，因为为了保证程序操作正确地完成而需要一定余量，高速EPROM制造商规定了最大程序时间。从而，虽然典型的程序操作可能占用10微秒，系统可能需要等待100微秒的最大程序操作时间，以便保证正确地执行程序操作。
类似地，对于先有技术高速EPROM，为了擦除8K字节的数据块，擦除操作可能占用300到600微秒。然而，为了保证正确地执行整决数据的擦除操作，高速EPROM可能需要高达3秒的最大擦除操作时间。
因为擦除操作具有如此长的等待时间，先有技术高速EPROM包含擦除暂停命令。当将擦除暂停命令写入高速EPROM时，高速EPROM暂停正在执行的擦除操作。然后可在该高速EPROM上执行其它操作。随后，当将擦除恢复命令写入高速EPROM时，高速EPROM便从它由于擦除暂停命令引起的操作被暂停处恢复擦除操作。Faudrich等人的名称为“暂停自动化擦除非易失性半导体存储器的电路与方法”的美国专利5,355,464中描述了该擦除暂停电路的实现，该专利授予了本申请的同一个受让人。
图1示出先有技术高速EPROM10的图。该高速EPROM包含命令寄存器20、存储器阵列控制电路40及存储器阵列50。
若干数据输入/输出(I/O)管脚12从高速EPROM的管脚上耦合到命令寄存器20。数据I/O管脚12的数目通常为8管脚或12管脚，它符合要存储在高速EPROM中的数据的大小。数据I/O管脚12允许将命令写入命令寄存器20中。例如，对于一种先有技术高速EPROM，命令解码器包含用于解码下列命令的电路(1)擦除、(2)擦除暂停、(3)擦除恢复、(4)程序、(5)读及(6)读状态。耦合了写使能(WE#)管脚30以提供对命令寄存器20的输入。
命令寄存器20通过信号线78a-n耦合在存储器阵列控制电路40上。存储器阵列控制电路40包含状态寄存器42。存储器阵列控制电路40还包含读电路、用于存取及提供数据给存储器阵列50中的单元的行与列解码器电路、以及包含程序与擦除电路的写状态机。存储器阵列控制电路40提供适当信号来为执行命令寄存器20所提供的命令访问存储器阵列50。存储器阵列控制电路40从高速EPROM的地址管脚44接收地址输入。命令复位信号48从存储器阵列控制电路40耦合到命令寄存器20上。
将存储器阵列耦合成响应读操作提供数据给用于提供数据给高速EPROM的数据I/O管脚12的输出多路复用器60。也将状态寄存器42耦合成响应读状态操作提供数据给用于提供状态数据给高速EPROM的数据I/O管脚12的输出多路复用器60。状态寄存器42提供关于高速EPROM正在执行的当前操作的信息。存储器阵列控制电路40根据命令寄存器20提供给它的命令控制输出多路复用器60。存储器阵列控制电路40响应读状态操作选择状态寄存器输出通过输出多路复用器60，而存储器阵列控制电路响应读操作选择存储器阵列输出通过输出多路复用器60。
在先有技术高速EPROM中，高速EPROM的就绪/忙(RY/BY#)管脚62提供高速EPROM是否忙的状态指示器。RY/BY#管脚为“低”以指示忙状态，这表示高速EPROM正在执行块擦除操作或字节写操作，RY/BY#为“高”以指示就绪状态，这表示高速EPROM准备好用于新命令，块擦除被暂停，或者器件在低功耗模式中。状态寄存器42耦合成提供输出给RY/BY#管脚62。
此外，将电源电压Vcc、地电位Vss及编程电压Vpp提供给高速EPROM10。
图2示出命令寄存器20及存储器阵列控制电路40的先有技术方框图。命令寄存器20包含命令解码器70及命令锁存器76a-n。命令锁存器包含擦除锁存器76a、擦除暂停锁存器76b、擦除恢复锁存器76c、程序锁存器76d、该锁存器76m及读状态锁存器76n。
命令解码器解码它从数据I/O管脚12接收的命令。通过信号线72a-n将各命令提供给一个相关的命令锁存器76a-n。命令锁存器76a-n在确立写使能(WE#)管脚30时锁存命令。命令锁存器76a-n通过信号线78a-n提供解码的命令给存储器阵列控制电路40。
存储器阵列控制电路包含擦除电路90、程序电路94、读电路96及读状态电路98。擦除电路90包含擦除暂停电路92。读状态电路98耦合在状态寄存器42上。
擦除锁存器76a、擦除暂停锁存器76b及擦除恢复锁存器76c耦合在擦除电路90上。擦除暂停锁存器76b及擦除恢复锁存器76c耦合在擦除电路90内的擦除暂停电路92上。
程序锁存器76d耦合在程序电路94上。该锁存器76m耦合在读电路96上，及读状态锁存器76n耦合在读状态电路98上。
存储器阵列控制电路40耦合成提供一个或多个命令复位信号48给命令解码器供清除命令锁存器76a-n。命令解码器利用命令复位信号48通过命令锁存器复位信号74a-n清除命令锁存器76a-n。对于一种实现，存在单个的命令锁存器复位信号74a-n耦合在各命令锁存器76a-n上。对于另一种实现，一个命令锁存器复位信号耦合在所有命令锁存器上。
高速EPROM能用来存储代码与数据两者。在一种先有技术用法中，将代码存储在高速EPROM的某个块中而将数据存储在该高速EPROM的其它块中。这允许擦除一块而不干扰不同的块的内容。此外，一些高速EPROM提供不同大小的数据块与代码块。
虽然有可能将代码与数据都存储在高速EPROM中及执行直接从高速EPROM提供给处理器的代码，但当将高速EPROM用在需要代码取出服务的系统中时会出现问题。这是由程序操作及擦除操作的长等待时间引起的，如前面所述。例如，如果处理器正在执行程序操作写数据字节到高速EPROM中，随后处理器请求高速EPROM执行读操作以便执行代码取出，即读代码来取得新指令供处理器执行，该读操作可被延迟达100微秒等待程序操作完成。这导致处理器停机处理器保持空闲直到它接收新指令为止。在要求以小于最大程序操作时间的时间执行代码取出的系统中这一延迟读代码将是不能接受的。
图3示出系统的先有技术图，其包括通过总线108耦合在一起的处理器100、易失性存储器102及高速EPROM104。然而，易失性存储器102与高速EPROM104可通过独立的总线耦合在处理器100上。高速EPROM中包含代码与数据两者，其中代码是可由处理器执行的。将高速EPROM的代码投影或复制到易失性存储器中，后者可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。将代码在易失性存储器中投影之后，如果高速EPROM正在执行程序操作而处理器生成取代码请求，则处理器可通过从易失性存储器中读请求的代码来满足该取代码请求。处理器不需要为了执行取代码而等待高速EPROM结束其程序操作。
然而，如果存储在高速EPROM中的代码的规模是大的，这一方案可能是代价高昂的，因为为了克服程序操作等待时间DRAM/SRAM将需要大得足以存储整个代码块。可能采用图3中所示的配置的系统的一个实例为个人计算机(PC)。
图4示出包含处理器100、易失性存储器102、高速EPROM104及EEPROM106的先有技术系统。在这一先有技术系统中，EEPROM106存储数据而高速EPROM104存储代码。SRAM/DRAM102用于在将数据提供给EEPROM106之前临时存储数据，即SRAM/DRAM用作处理器与EEPROM之间的缓冲器。
图5示出另一先有技术系统，其中EEPROM106存储代码而高速EPROM104存储数据。SRAM/DRAM102用作处理器与高速EPROM之间的临时缓冲器。
从而图3、4及5示出在高速存储器正在执行程序操作时缺乏快速及简便地服务处理器的取代码请求的能力的先有技术高速EPROM系统。
本发明的目的为提供暂停非易失性可写存储器中的程序操作以便从该非易失性可写存储器中读取代码的能力。本发明的意图为响应中断信号利用暂停命令暂停程序操作。
描述了暂停高速存储器中的程序操作的方法与装置。高速存储器包含存储器阵列、命令寄存器及存储器阵列控制电路。命令寄存器解码程序暂停命令并提供暂停信号作为输出。存储器阵列控制电路耦合成从命令寄存器接收暂停信号。存储器阵列控制电路执行将数据写入存储器阵列的程序操作。存储器阵列控制电路在收到暂停信号时暂停程序操作。
从附图及下面的详细描述中，本发明的其它目的、特征及优点将是显而易见的。
图1示出高速EPROM的先有技术图。
图2示出该高速EPROM的命令寄存器及存储器阵列控制电路的先有技术方框图。
图3示出包括通过总线耦合在一起的高速EPROM、处理器及易失性存储器的系统的先有技术图。
图4示出利用EEPROM存储数据的先有技术系统。
图5示出利用EEPROM存储代码的另一先有技术系统。
图6示出按照本发明的一个实施例的命令寄存器及存储器阵列控制电路的方框图。
图7示出命令寄存器及存储器阵列控制电路的另一实施例的方框图。
图8a为展示包含通过总线耦合在一起的处理器、SRAM/DRAM及高速EPROM的系统的方框图。
图8b示出图8a的SRAM/DRAM的内容。
图8c示出图8a的高速EPROM的内容。
图9为展示具有图8a、8b与8c中所示的配置的系统所采取的示范性步骤的流程图。
图10为展示可利用嵌套技术暂停多个操作的流程图。
描述用于暂停非易失性可写存储器中的程序操作以便从该非易失性可写存储器中读取代码的方法与装置。虽然详细的说明描述了利用高速EPROM的实施例，本发明可用于任何非易失性可写存储器，其中包含但不限于EPROM、EEPROM及高速存储器，包含诸如“或非(NOR)”、“与非(NAND)”、“与(AND)”、分离的位线“或非”(DIvided bit-line NOR-DINOR)及铁电随机存取存储器(FRAM)等技术。
图6示出按照本发明的一个实施例的命令寄存器120及存储器阵列控制电路140的方框图。
命令解码器170解码下列命令(1)擦除、(2)擦除暂停、(3)擦除恢复、(4)程序、(5)程序暂停、(6)程序恢复、(7)读及(8)读状态。命令解码器通过信号线172a-n将解码的命令提供给对应的命令锁存器176a-n。这些命令锁存器是用写使能(WE#)管脚130锁存的。
擦除锁存器176a通过信号线178a耦合在擦除电路190上。擦除暂停锁存器176b通过信号线178b耦合在擦除电路190的擦除暂停电路192上。
程序锁存器176d通过信号线178d耦合在程序电路194上。程序暂停锁存器176e通过信号线178e耦合在程序电路194的程序暂停电路195上。
读锁存器176m通过信号线178m耦合在读电路196上，而读状态锁存器176n通过信号线178n耦合在读状态电路198上。读状态电路198耦合在状态寄存器142上，后者耦合成提供状态输出给数据I/O及RY/BY#管脚。
存储器阵列控制电路140耦合成提供一个或多个命令复位信号148给命令解码器170供清除命令锁存器176a-n。命令解码器利用命令复位信号148通过命令锁存器复位信号174a-n清除命令锁存器176a-n。对于一个实施例，拥有单独的命令锁存器复位信号耦合在各命令锁存器176a-n上，从而各命令锁存器176a-n能独立地清除。对于另一实施例，一个命令锁存器复位信号耦合在所有命令锁存器上。
当将程序暂停命令写入命令解码器时，命令解码器便将程序暂停命令提供给程序暂停锁存器176e。当将程序恢复命令写入命令解码器时，命令解码器170通过确立命令锁存器复位信号174e来清除程序暂停锁存器176e。
对于一个实施例，程序暂停命令与程序恢复命令是同一命令，但根据它们出现的时间互相区别。每次将程序暂停/程序恢复命令写入命令解码器中时，命令解码器便在提供程序暂停命令给程序暂停锁存器176e或清除程序暂停锁存器176e之间反复切换。
对于另一实施例，对程序暂停与擦除暂停两者使用单一的暂停命令。根据它们出现的时间互相区分程序暂停命令与擦除暂停命令。如果将暂停命令写入命令解码器中时正在执行擦除操作，则将执行擦除暂停。如果将暂停命令写入命令解码器中时正在执行程序操作，则将执行程序暂停。此外，程序恢复及擦除恢复命令可以与程序暂停/擦除暂停命令一样。命令解码器122跟踪被暂停的上一个操作。当将“暂停-恢复”命令写入命令解码器时同时正在执行空闲或不能暂停的操作时，则恢复被暂停的上一次操作。暂停的操作是能嵌套的，如下面参照图10所描述的。
存储器阵列控制电路140解释提供给它的命令信号178a-n，并响应命令信号执行对应的操作。存储器阵列控制电路140包含程序暂停电路195用于暂停存储器阵列150的程序操作。存储器阵列控制电路140还包含先有技术的擦除暂停电路192用于暂停存储器阵列150的擦除操作。存储器阵列控制电路包含用于存储暂停的非读操作的状态的装置，以便以后能恢复该非读操作。非读操作包含下面讨论中的程序操作及擦除操作。然而对于替代实施例，也能暂停诸如命令操作及状态检索操作等其它类型的操作。
程序暂停操作在预定的时间量内完成其程序操作的暂停以便允许读操作以指定的等待时间执行。程序暂停操作是通过写程序暂停命令到命令解码器170中来起动的。对于一个实施例，程序暂停在7微秒内完成。这一预定的时间量之后，便能在高速EPROM上执行其它操作。
类似地，擦除暂停操作也在预定的时间量内完成。擦除暂停操作可用写擦除暂停命令到命令解码器122中的先有技术方法来起动。对于一个实施例，暂停该擦除操作在20微秒内完成。这一预定的时间量之后，便能执行其它操作。
对于一个实施例，通过利用读状态命令访问高速EPROM的状态便有可能确定正在执行的是程序操作还是擦除操作。也能用RY/BY#管脚162确定状态，如前面所述。作为替代可利用独立的管脚来提供正在执行的是程序操作还是擦除操作的指示。
图7示出命令寄存器120及存储器阵列控制电路140的另一实施例的方框图。图7的命令寄存器120类似于图6的，但除图7的命令解码器包含擦除恢复锁存器176c及程序恢复锁存器176e之外。擦除恢复锁存器176c是先有技术。
擦除恢复锁存器176c通过信号线172c从命令解码器170接收解码的命令信号。在确立WE#管脚130时锁存擦除恢复锁存器176c。擦除恢复锁存器176c通过信号线178c耦合在擦除电路190的擦除暂停电路192上。从命令解码器170将命令锁存器复位信号174c提供给擦除恢复锁存器176c。
程序恢复锁存器176f通过信号线172f从命令解码器170接收解码的命令信号。在确立WE#管脚130时锁存程序恢复锁存器176f。程序恢复锁存器176f通过信号线178f耦合在程序电路194的程序暂停电路195上。从命令解码器170将命令锁存器复位信号174f提供给程序恢复锁存器176f。
程序暂停锁存器176e提供信号给程序暂停电路195以便暂停一个程序操作，而程序恢复锁存器176f提供信号给程序暂停电路195以便恢复被暂停的程序操作。
图8a为展示包含通过总线108耦合在一起的处理器400、SRAM/DRAM405及高速EPROM410的系统的方框图。系统中断200耦合成提供对处理器400的输入。对于另一实施例，SRAM/DRAM405及高速EPROM410通过不同的总线耦合在处理器400上。图8b示出图8a的SRAM/DRAM405的内容，而图8c示出图8a的高速EPROM410的内容。
SRAM/DRAM405包含数据缓冲器存储区420。这一数据缓冲器存储区用于在将数据存储在高速EPROM410的数据区430之前临时存储数据。临时缓冲器允许将数据相对地快地写入SRAM/DRAM405中，然后在有时间时将其传送到高速EPROM410中。
SRAM/DRAM405还包含中断处理程序例程422。该中断处理程序例程422响应系统中断200向处理器400提供代码。
高速EPROM410包含数据区430、备用块区432及代码区434。备用块区用于先有技术的块管理。代码区用于存储处理器400可执行的各种例程。
对于一个实施例，SRAM/DRAM大小为1M位或128KB，而高速EPROM大小为8M位。
图9为展示具有图8a、8b与8c中所示的配置的系统所采取的示范性步骤的流程图。流程图从框500处理器执行程序操作开始。从框500，操作在框502继续，在其中处理器接收系统中断信号200。在框504，处理器执行从中断处理程序例程422取代码。对于一个实施例，中断处理程序存储在SRAM/DRAM405中。对于另一实施例，中断处理程序存储在处理器中，例如在高速缓冲存储器或内部ROM中。中断处理程序例程包含用于向高速EPROM410生成程序暂停命令的指令，在框506上，处理器400执行中断处理程序例程422并生成程序暂停命令到高速EPROM。
操作在框508继续，在其中暂停高速EPROM正在执行的程序操作。在框510执行从高速EPROM代码区434取一个或多个代码。当暂停程序操作时也可有选择地在高速EPROM中执行其它操作。操作在框512继续，在其中处理器生成程序恢复命令到高速EPROM。处理器400生成程序恢复命令，而在框514恢复该程序操作。流程图在框520上终止。
从而，参照图8a、8b、8c及9描述了利用中断处理程序例程及程序暂停命令暂停程序操作的方法。
图10为展示可利用嵌套技术暂停多个操作的流程图。流程图起始在框600上。操作在框602上继续，在其中第一非读操作开始，对于一个实施例，作为第一(或外层)嵌套的暂停操作，只有擦除操作可以暂停。对于该实施例，擦除操作具有相对低的优先级，使得所有其它操作都能占先于它。程序操作具有较高优先级，使得只有某些操作能占先于它。对于另一实施例，外层嵌套暂停的操作可以是擦除操作、程序操作、读状态操作或命令操作。
在框604，暂停第一非读操作。该暂停是通过写暂停命令到命令解码器170起动的。在未完成在被暂停的操作期间起动的操作之前不恢复被暂停的操作。对于一个实施例，RY/BY#信号将转换到高电平以指示高速存储器就绪。然而，通过读状态命令访问的状态字中的一位指示有一个操作被暂停。对于一个实施例，状态字中包含用于指示一个擦除操作被暂停的一位、用于指示一个程序操作被暂停的一位及用于指示该写状态机是否忙的一位。
在框606上，可执行一个或多个其它操作。对于一个实施例，暂停第一非读操作之后只允许某些操作。例如，如果已暂停一个擦除操作，则只有下列操作是允许的读、程序、程序暂停、程序恢复、读状态及擦除恢复。
在框608上，第二非读操作开始，对于一个实施例，第二非读操作为程序操作。RY/BY#信号转换到低电平以指示高速存储器为忙。
操作在框610继续，在其中暂停第二非读操作。RY/BY#信号转换到高电平以指示高速存储器是就绪的。
在框612中可执行一或多个操作。对于一个实施例，在暂停程序操作时只允许某些操作。对于一个实施例，只允许读、读状态及程序恢复操作。
在框614上，恢复第二非读操作。这是通过写恢复命令到命令解码器170中完成的。在第二非读操作期间，对应于框610-614的步骤可执行多次。
在框616上，第二非读操作完成。操作在框618继续，在其中可执行一个或多个操作。
在框620上，通过写恢复命令到命令解码器170中恢复第一非读操作。在第一非读操作期间，对应于框604-620的步骤可执行多次。
在框622上，第一非读操作完成。流程图终止在框630上。
虽然详细的说明描述了利用高速EPROM的实施例，但本发明可与任何非易失性可写存储器一起使用，其中包含但不限于EPROM、EEPROM及高速存储器，包含诸如“或非”、“与非”、“与”、分开的位线“或非”(DINOR)、及铁电随机存取存储器(FRAM)等技术。
在上文中的说明书中，参照其特定示范性实施例描述了本发明。然而，显而易见，可不脱离所附权利要求书中陈述的本发明的广义精神与范围对其作出各种修正与改变。从而，应认为本说明书及附图是示例性的而非限制性意义上的。
权利要求
1．一种非易失性可写存储器，包括存储器阵列；命令寄存器，该命令寄存器能解码由对非易失性可写存储器的多个数据输入端提供给命令寄存器的程序暂停命令，该命令寄存器提供暂停信号作为输出；以及耦合成从命令寄存器接收暂停信号的存储器阵列控制电路，存储器阵列控制电路耦合成提供控制信号给存储器阵列以执行程序操作，在其中将提供给非易失性可写存储器的数据写入存储器阵列中，该存储器阵列控制电路响应接收暂停信号暂停程序操作。
2．权利要求1的非易失性可写存储器，其中该命令寄存器进一步包括耦合成接收对非易失性可写存储器的多个数据输入的命令解码器，该命令解码器在命令解码器输出端上提供解码的程序暂停信号；及耦合成从命令解码器接收解码的程序暂停信号的程序暂停锁存器，该程序暂停锁存器耦合成提供该暂停信号给存储器阵列控制电路。
3．权利要求2的非易失性可写存储器，其中该命令解码器解码程序恢复命令以提供程序恢复信号，及该命令寄存器进一步包括耦合成从命令解码器接收程序恢复信号的程序恢复锁存器，该程序恢复锁存器耦合成提供输入给存储器阵列控制电路。
4．在包括耦合在一起的处理器及非易失性可写存储器的系统中，从非易失性可写存储器读取代码的方法，该方法包括下述步骤(a)接收中断信号；(b)响应该中断信号提供程序暂停命令给该非易失性可写存储器；(d)暂停正在非易失性可写存储器中执行的程序操作；(e)从非易失性可写存储器中读取代码；(f)提供程序恢复命令给该非易失性可写存储器；以及(g)恢复程序操作。
5．权利要求4的方法，还包括下述步骤(h)执行从非易失性可写存储器读取的代码。
6．权利要求4的方法，其中步骤(a)进一步包括下述步骤(a)从中断处理中检索中断代码，该中断代码包含用于提供程序暂停命令给非易失性可读存储器的一条或多条指令。
7．权利要求4的方法，其中该系统还包括耦合在处理器上的易失性存储器，及其中中断处理程序存储在该易失性存储器中，及步骤(a)进一步包含从该中断处理程序检索中断代码的步骤，该中断代码中包含用于提供程序暂停命令给该非易失性可写存储器的一条或多条指令。
8．在包括处理器及耦合在该处理器上的非易失性可写存储器的系统中，从该非易失性可写存储器读取代码的方法，该方法包括下述步骤(a)暂停正在该非易失性可写存储器中执行的第一非读操作；(b)暂停正在该非易失性可写存储器中执行的第二非读操作；(c)从该非易失性可写存储器提供代码给处理器；(d)恢复该第二非读操作；以及(e)恢复该第一非读操作。
9．权利要求8的方法，还包括下述步骤(f)处理器执行该代码。
10．权利要求8的方法，其中该第一非读操作为程序操作，在其中将数据写入该非易失性可写存储器内的存储器阵列中。
11．权利要求8的方法，其中该第一非读操作为擦除操作，在其中擦除该非易失性可写存储器内的一块存储器阵列。
全文摘要
一种暂停非易失性可写存储器中的程序操作的方法及装置。该非易失性可写存储器包含存储器阵列、命令寄存器及存储器阵列控制电路。命令寄存器解码程序暂停命令及提供暂停信号作为输出。存储器阵列控制电路耦合成接收来自命令寄存器的暂停信号。存储器阵列控制电路执行将数据写入存储器阵列的程序操作。存储器阵列控制电路在接收暂停信号时暂停程序操作。
文档编号G11C16/26GK1238049SQ97199903
公开日1999年12月8日 申请日期1997年9月18日 优先权日1996年9月20日
发明者D·A·勒克, F·G·贝克勒, T·C·普里斯, C·W·布朗, P·K·哈岑, V·P·达尔维, R·R·罗兹曼, C·J·海德, J·克雷菲尔斯, A·E·巴克 申请人:英特尔公司