专利名称：具有减小充电电流的存储器阵列的制作方法
技术领域：
本发明涉及存储器阵列，尤其涉及修改存储器阵列的布局以减少阵列的充电电流。
减少一存储器阵列消耗的功率和/或使其最小化是非常重要的。功率消耗的一主要原因是需要在每个读出循环期间对阵列的位线充电。这个问题在位线之间距离非常近的高密度存储器的设计中更为突出。
图1显示了一个以行和列排列的存储器单元阵列20的一部分。阵列20每行包括一字线(WLi)和每列包括一“真”列导线(BLTi)和连接于每个字线和位线导线BLT的交叉点的一存储器单元21。阵列包括用于在对应于每个BLTi的用BLCi表示的一“互补”位线上产生一互补信号的部分30，从而每一列包括一“真”位线(BLT)和与之成对的“互补”位线(BLC)。然后，真和互补信息传给同那一列相关的一读出放大器(SA)。
在已知的存储器阵列中，位线被设计成彼此之间是等距离的。也就是说，每一BLTi到与其成对的BLCi的距离同它到相邻列的BLC(i-1)的距离是相等的，如图2所示。
为了在下面更好地说明本发明的一个特点，注意与列Ci相关的一对位线(BLTi和BLCi)之间的电容CINT一般来说等于与其相邻列的位线(BLTi和BLC(i-1))之间的电容(CEXT)。
还需注意，如图2A所示，在每一读或写循环之前，存储器阵列和所有的位线被预充电至一电压(例如，VDD/2)，例如此电压可以选定为等于加到存储器阵列上的工作电压(VDD和地电压)的一半。
在每次读循环期间，存储器的位线被驱动为一高电平或低电平的状态，同时BLCi总是被驱动为BLTi的互补电压。当读出完成后，如上所述，位线又再次被驱动到VDD/2，如图2A所示。
本发明的一个目的就是减少由于对一存储器阵列的位线预充电和放电而产生的在存储器中的功率消耗。
如上所述，在实施本发明的系统中，在一列的两个位线(定义为一对位线)之间存在一特定容量的电容(CINT)，在相邻列的位线之间存在一特定容量的电容(CEXT)。申请者的发明也部分地在于认识到对存在于一列的成对位线之间的电容(CINT)的充电和放电比存在于相邻列的位线之间电容(CEXT)的充电和放电需要更大的充电电流。
申请者的发明还在于改变了阵列位线的布局，从而即使这导致了相邻位线间电容(CEXT)的增大但减小了成对位线的电容(CINT)。通过减小同相邻位线之间的电容(CEXT)相比需要更高(多)充电电流的成对位线电容(CINT)，只需更少的总电流并且降低了功率消耗。
在附图中，相似的标号代表相似的元件；图1是现有技术的一存储器系统的半线路半方框图；图2是现有技术的一存储器阵列的位线的一部分的布局的一简化总体示图(不按比例)；图2A显示了图1和图2中的存储器阵列的位线在每次读/写循环之前和之后的预充电；图3A和3B是显示内部电容(CINT)和对应的成对位线的两种可能情况的简要示图；图4A、4B、4C和4D是显示外部电容(CEXT)的四(4)种可能情况和相邻列的位线的对应情况的简要示图；图5显示了依据本发明的位线之间距离的偏置(skewing)；图6是显示作为不同位线距离的一个函数的充电电流的变化情况的示意图；图7A,7B和7C分别显示了显示位线和主位线在不同层面上的结构的IC横截面；位线(BL)和主位线(MBL)的布局和互连；以及成对主位线和它们与读出放大器的连接；图8是依据本发明的图7中类型结构的主位线的布局；图8A和8B分别是，显示位线到对应的主位线的互连的示意图；和依据本发明的显示主位线布局的示意图。
通过参考以下内容，可以更好地理解本发明a)在一列的每对位线(即BLTi和BLCi)之间有一电容CINT。
b)不同列的相邻位线(即BLC(i-1)和BLTi；或BLCi和BLT(i+1))之间有一电容(CEXT)。
c)在任意读/读出循环之前，将一预充电信号加到阵列的所有位线(BLTi和BLCi)上。可以假设该预充电信号将所有位线设置为VDD/2伏，其中(如前所述)假设VDD和地为加到存储器阵列上的工作电压。
d)在预充电之后，假设存储器阵列的一行中的单元的内容被读取到其对应的位线上。该行的每一单元包含一“高”电平或一“低”电平。结果，每一BLTi线将为高电平或低电平，对应的BLCi线将处于互补电平状态。如果电容CINT是两个极板，阵列的每一个CINT中的一个极板被充电为VDD，另一极板为地，如图3A和3B所示。
但是，BLTi和BLC(i-1)或BLCi和BLT(i+1)可以沿相反方向运动或沿相同方向运动。产生在相邻列的位线之间的电容CEXT上的电压可以如图4A和4B所示或如图4C和4D所示。从统计学上来说，可以假设图4A和4B的情况出现的机率为50％，图4C和4D出现的机率为50％。
e)为了建立图3A和3B的条件，加到CINT的总的充电量(QA)等于(CINT)(VDD)。为了建立图4A、4B、4C和4D的条件，加到CEXT的总的充电量(QB)可以表示为1/2(CEXT)(VDD)。(因为在统计的基础上，在一读出循环期间只有一半的列间电容CEXT被充电到VDD。)总的充电量(和相应的充电电流)可以用下式表示Q=(CINT)(VDD)+1/2(CEXT)(VDD)(1)f)现有技术指出，如图2所示，位线的布局使得它们彼此之间的距离调整的相等；也就是说，位线之间的距离是S1=S2。因此，一般来说每个CINT等于每个CEXT。
g)但是，基于前面段落(e)所进行的分析，申请人认识到通过减小CINT(甚至在CEXT增大的代价下)，减少了系统消耗的充电电流和总的充电量。
h)下面是对现有的并且将要遇到的特定条件的一个分析(1)-位线之间的电容(C)一般表示为C=K/S (2)其中K=一常数；以及S=位线之间的距离。
(2)-如图5所示假设一列的位线(BLTi和BLCi)之间的距离增加了量D(为了减小CINT)，同时相邻列的位线之间的距离减少了量D(增加了CEXT)。
因此，CINT可以表示为CINT=K/(S+D)(3)和
CEXT=K/(S-D)(4)(3)-将等式3和4代入等式1得出Q(D)=VDD{[K/(S+D)]+1/2[K/(S-D)]}(5)对Q(D)取导，dQ/dD=0得D/S=0.172Q(D)作为D/S的一个函数的示意图如图6所示。由等式5所得，最小充电电流是在比率D/S等于0.172处得出的。因此，一列的成对位线之间的最佳距离(S1)应为S1=S+0.172，同时相邻列的位线之间的最佳距离(S2)应为S2=S-0.172。因此，根据本发明，位线之间距离的偏置将减小总的充电电流。因此在非常密的阵列中，通过增加成对位线(BLTi和BLCi)之间的距离并减少相邻的列的位线[BLC(i-1)和BLTi；或BLCi和BLT(i+1)]之间的距离来减少充电电流和功率消耗。
下面是前面所述的一般计算的应用的一个例子。分层位线结构(如图7A所示)允许主位线将位线输出连接到读出放大器的双间距(2P)布局，如图7和7C所示。如图7A和7B所示，在一特定层上的位线(BL)可以通过开关71连接到在一较高层上的主位线(MBL)。如图7C所示，每个读出放大器具有一个用于传送数据的主位线(MBLT)和一个用于传送与其输出耦合的互补数据的互补位线(MBLC)。在成对主位线(MBLTi和MBLCi)之间的电容定义为CINT，在相邻列的主位线之间的电容定义为CEXT。对于图7的布局，CINT等于CEXT，二者都等于K/2P，其中K是与工艺有关的常量。并且，如上所述，对这些电容充电所需的充电量(Q)由上面的等式1表示。
依据本发明，通过移动输入到同一读出放大器(SAi)的成对位线(即，MBLTi和MBLCi)使其间的距离更大，同时减小相邻列的位线之间的距离，减少了用于对内部电容CINT充电(和因此加在位线的充电电流)的总的充电量，如图8所示。如图7A、7B和7C所示的优化布局的计算得到如下的结果，如图8所示Q(D)=VDD{[K/(2P+D)]+(1/2)[K/(2P+C)]}(6)关于D最小化，dQ/dD=0，得出D=0.34P (7)从版印刷术的角度上考虑看，所需的距离稍有点增加(最小距离为1.66P对2P)。但是，该距离要求仍非临界的；临界值(level)将在使用单个间距(1P)，或更少的情况下出现。
图8显示了主位线的偏置。但是很明显位线和主位线均可以进行偏置。
主位线最好在一个包含位线的位线(BL)层的上面形成的主位线(MBL)层上形成，与图7A所示类似。因此，位线和主位线虽然形成在不同层上，但以相同的方向排列。如图8A所示，一个或多个BLT线可以连接到一个MBLT线上，一个或多个BLC线可以连接到一个MBLC线上。也就是说，每个主位线(MBL)传送两个或多个位线(BL)的数据。为了方便在选定的多个BL和一个对应的MBL之间切换，可以将一个简单的多路转换晶体管插在位线和对应的MBL之间，如图8A所示。选择哪一个BL与MBL连接由简单的地址解码完成。
在实现本发明的布局中，BLT和BLC线形成于一半导体芯片的一第一层上，通过在BLTi和对应的BLCi之间连接反相器来限定BLCi。BLT可以连接到在一第二层面上的相应的MBLT,BLC可以连接到也位于第二层面上的相应的MBLC。MBLC可以由下面的BLC和/或通过对应的MBLTs和MBLCs之间的连接反相器来限定，如图8B所示。
因此，根据本发明，可以控制(增大和/或减小)位线和/或主位线之间的距离以减小位线和/或主位线的(预)充电所需的充电电流。
权利要求
1.一种集成电路(IC)，包括一以行和列排列的存储器单元阵列以及包括每列存储器单元的一对位线，每列的该对位线用于传送一单元的数据和其互补数据，其中位线被放置在IC的一层上，在成对位线之间有一电容CINT，在一对位线中的每一根线同相邻列的位线之间有一电容CEXT，其特征在于调整位线间的距离，以使得成对位线间的距离大于每对位线中的位线和相邻列的位线之间的距离。
2.如权利要求1所述的IC，其中，所述位线调整的距离使得成对位线间的电容CINT小于一列的成对位线和相邻列的相邻位线间的电容CEXT。
3.如权利要求2所述的IC，其中在每次读循环之前对位线进行预充电，在CINT小于CEXT的情况下对位线充电所需的电流小于在CEXT等于或大于CINT的情况下对位线充电所需的电流。
4.如权利要求1所述的IC，其中，所述位线为主位线。
5.如权利要求1所述的IC，其中，所述位线直接连接于阵列的存储器单元上。
6.如权利要求5所述的IC，其中，位线被置于IC的第一层，该IC包括一第二层，主位线被置于所述第二层，并且主位线通过开关装置连接到第一层的位线上，其中主位线是成对的，每对主位线用于传送一单元的数据和其互补数据；其中每成对主位线之间的距离大于成对主位线和相邻主位线之间的距离。
7.一种集成电路(IC)，包括一以行和列排列的存储器单元阵列以及包括每列存储器单元的一对位线，每列的该对位线用于传输一单元的数据和其互补数据，其中位线被置于IC的一层上，在成对位线之间有一电容CINT，在一对位线中的每一位线与相邻列的位线之间有一电容CEXT，其特征在于调整位线之间的距离，以使得成对位线之间的电容CINT小于一列的成对位线和相邻列的相邻位线之间的电容CEXT。
8.如权利要求7所述的IC，其中，在每次读循环之前对位线进行预充电，在CINT小于CEXT的情况下对位线充电所需的电流小于在CEXT等于或大于CINT的条件下所需的充电电流。
9.如权利要求7所述的IC，其中所述位线是通过辅助位线与阵列的存储器单元连接的主位线。
10.一种集成电路(IC)，包括一以行和列排列的存储器单元阵列以及包括每列存储器单元的一对位线，每列的该对位线用于传送一单元的数据和其互补数据，其中位线被置于IC的一层面上，在每两对位线之间有一电容CINT，在相邻列位线之间有一电容CEXT，其中在存储器单元的每次读操作之前对所述位线进行预充电，其特征在于用于减少对阵列的位线充电所需的充电电流的装置，包括调整距离的多个位线，以使得成对位线之间的距离大于每对位线中的位线和相邻列的位线之间的距离。
11.如权利要求10所述的IC，其中所述位线调整的距离使得成对位线之间的电容CINT小于一列的成对位线和相邻列的相邻位线之间的电容CEXT。
12.一种集成电路(IC)，包括一以行和列排列的存储器单元阵列，并且包括被置于IC的一第一层上的每列存储器单元的一对位线，一对位线中的一个位线用于传送在其相关列的存储单元中包含的数据，一对位线中的另一个位线用于传送该数据的互补数据，还包括置于IC的一第二层上的主位线，该主位线被连接到一预定数目的位线上，并且该主位线被成对排列，一对中的一个MBL用于传送一个或多个位线的数据，一对中的另一MBL用于传送该数据的互补数据，其中在成对主位线之间有一电容MCINT，在一对主位线的主位线和相邻主位线之间有一电容MCEXT，其特征在于调整主位线间的距离，以使得成对主位线之间的电容MCINT小于成对主位线和相邻的主位线之间的电容MCEXT。
13.如权利要求12所述的IC，其中，在每一读循环之前对主所述位线预充电，在MCINT小于MCEXT的情况下对主位线充电所需的电流小于在MCEXT等于或大于MCINT的情况下所需的电流。
全文摘要
存储器阵列的位线和/或主位线(MBL)的距离被偏置,以减少对位线和/或主位线预充电所需充电电流。一集成电路(IC)包括以行和列排列的存储器单元阵列,存储器单元的每列有一对位线(BLTi和BLCi)。位线平行置于IC的第一层,每两位线对间有一特定电容CINT,相邻列位线间有一电容CEXT。位线连接选定的MBL对。MBL平行形成于IC的第二层上,两对主位线间有一电容(MCINT),在一对主位线和相邻主位线间有一电容(MCEXT)。调整位线间距离以便相对CEXT减小CINT,及/或调整MBL间距离,以便相对MCEXT减小MCINT。
文档编号G11C7/00GK1222739SQ9812251
公开日1999年7月14日 申请日期1998年11月19日 优先权日1997年12月17日
发明者马丁·布罗克斯 申请人:西门子公司