元会组成一或多个物理编程单元。若每一个存储单元可储存2个以上的位，则同一个字线上的物理编程单元可被分类为下物理编程单元与上物理编程单元。一般来说，下物理编程单元的写入速度会大于上物理编程单元的写入速度。在此范例实施例中，物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。例如，物理编程单元为物理页面或是物理扇(sector)。若物理编程单元为物理页面，则每一个物理编程单元通常包括数据位区与冗余位区。数据位区包含多个物理扇，用以储存使用者的数据，而冗余位区用以储存系统的数据(例如，错误校正码)。在本范例实施例中，每一个数据位区包含32个物理扇，且一个物理扇的大小为512字节(byte，B)。然而，在其它范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的物理扇，本发明并不限制物理扇的大小以及个数。
[0063]在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元(MultiLevel Cell，MLC)NAND型闪存模块，即一个存储单元中可储存至少2个位。然而，本发明不限于此，可复写式非易失性存储器模块106亦可是单阶存储单元(Single Level Cell1SLC)NAND型闪存模块、多阶存储单元(Trinary Level Cell, TLC)NAND型闪存模块、其它闪存模块或其它具有相同特性的存储器模块。
[0064]图3是根据一范例实施例所绘示的存储器控制电路单元的概要方块图。
[0065]请参照图3，存储器控制电路单元104包括存储器管理电路202、主机接口 204与存储器接口 206。
[0066]存储器管理电路202用以控制存储器控制电路单元104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路202的操作时，等同于说明存储器控制电路单元104的操作，以下并不再赘述。
[0067]在本范例实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未绘示)与只读存储器(未绘示)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
[0068]在本发明另一范例实施例中，存储器管理电路202的控制指令亦可以程序码型式储存于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未绘示)、只读存储器(未绘示)及随机存取存储器(未绘示)。特别是，此只读存储器具有开机码(boot code),并且当存储器控制电路单元104被致能时，微处理器单元会先执行此开机码来将储存于可复写式非易失性存储器模块106中的控制指令加载至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
[0069]此外，在本发明另一范例实施例中，存储器管理电路202的控制指令亦可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元。存储器管理单元、存储器写入单元、存储器读取单元、存储器抹除单元与数据处理单元是电性连接至微控制器。其中，存储器管理单元用以管理可复写式非易失性存储器模块106的物理抹除单元；存储器写入单元用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取单元用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除单元用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理单元用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。
[0070]主机接口 204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口 204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口 204亦可以是兼容于PATA标准、IEEE1394标准、PCI Express标准、USB标准、SD标准、UHS-1标准、UHS-1I标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其它适合的数据传输标准。
[0071]存储器接口 206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口 206转换为可复写式非易失性存储器模块106所能接受的格式。
[0072]在本发明一范例实施例中，存储器控制电路单元104还包括缓冲存储器252、电源管理电路254与错误检查与校正电路256。
[0073]缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。
[0074]电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。
[0075]错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误校正码(error correcting code, ECC),并且存储器管理电路202会将上述的数据与错误校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时也会读取对应的错误校正码，并且错误检查与校正电路256会依据此错误校正码对所读取的数据执行错误检查与校正程序。
[0076]图4是根据一范例实施例绘示下达指令给可复写式非易失性存储器模块的范例示意图。
[0077]请参照图4，存储器储存装置100中设置了多个通道，这些通道是电性连接在存储器控制电路单元104与可复写式非易失性存储器模块106之间。存储器控制电路单元104会通过这些通道来存取可复写式非易失性存储器模块106中不同的物理抹除单元，并且这些通道可以独立地运作。例如，存储器控制电路单元104通过某一个通道执行写入操作时，可以同时通过另一个通道执行读取操作。然而，不同的通道上可以同时执行相同或是不相同的操作，本发明并不在此限。在本范例实施例中，每一个通道会具有一个执行中事件队列(processing event queue),而此执行中事件队列可以用软件或是硬件的形式来实作，本发明并不在此限。例如，若以软件的形式来实作执行中事件队列，则存储器管理电路202会在缓冲存储器252中配置执行中事件队列的空间。每一个执行中事件队列是用以储存对应的通道所需执行的指令。具体来说，存储器管理电路202要通过某一个通道下达一个指令时，会把此指令加入至对应的执行中事件队列当中。接下来，存储器接口 206会以管线(pipeline)的方式来取得执行中事件队列的指令并执行(execute)之。举例来说,一个读取指令被执行时，存储器接口 206会先从可复写式非易失性存储器模块106读取数据(第一阶段)，然后这些数据会由错误检查与校正电路256来解码(第二阶段)。因此，某一个读取指令的第一阶段与另一个读取指令的第二阶段可以同时被执行。
[0078]当对应到某一个通道(以下称第一通道)的一个指令被执行完毕时，存储器接口206会取得对应此第一通道的一个完成事件，此完成事件可用以表示对应的指令是否成功地被执行。