专利名称：电容器及其制造方法
技术领域：
本发明涉及电容器及其制造方法，特别涉及集成电路中互连级电容器及其制造方法。
电容器被非常广泛地用于电子装置中来存储电荷。电容器一般包括由绝缘体分隔的两个导电板极。电容量或所加单位电压的电容器中保持的电荷量用法拉来度量，并且取决于板极的面积、板极之间绝缘体的厚度和绝缘体的介电常数。电容器用于滤波器中、模/数转换器中、存储器中和各种控制应用中。
在集成电路中大容量电容器的集成受限于常规大容量电容器要占据芯片较大的区域，并且严重限制电容器区域中的互连路由，从而减少器件的组装密度和布图效率。包括无线电通信装备的许多应用中需要大量的电容器，例如作为耦合/去耦电容器和用于滤波器。
去耦电容器用于去耦或衰减因逻辑片上电路的同步转换造成的瞬态电流尖峰。用离散的芯片外元件的这些去耦电容器，实质上增加了外围电路的体积。离散的去耦电容器还非常昂贵。另一个缺点是作为技术要求，即使是如离散电容器之类的较小元件，为了安装在非常小的空间，也必须使其小型化。这样小的元件的制造并不总是切实可行的。
装在集成电路芯片上的电容器可减少离散电容器元件的成本。用通常由多晶硅-多晶硅、金属-多晶硅或金属-多晶硅硅化物(polycide)的结构制备装在集成电路芯片上的电容器。由分隔的电容器器件提供的硅中的去耦电容占据有用的硅空间。在密集的芯片区域中，挤出电路空间，为去耦电容器留出空间，导致较长的互连长度和性能降低。电流金属-绝缘体-金属(MIM)电容器结构包括大面积的电容器，其中各单位面积的电容量有限。另一个缺点是这样大面积的MIM电容器结构消费过大的芯片空间。此外，由于CMP(化学机械抛光)凹陷(dishing)工艺限制，因而当前的铜BEOL(线的背端)技术不能用于大面积的电容器。
Alugbin等人的美国专利5851870提供了一种用于半导体集成电路的电容器的形成方法，该电容器包括在导电衬底上的窗口内形成的金属-介质-金属叠层。Alugbin等人披露通过与导电衬底接触的护圈在窗口内通过窗口接触到上板极和接触到下板极。该方法步骤包括形成导电衬底；在衬底上形成构图的介质，该构图的介质具有露出衬底的开口，该开口具有至少一侧边；在开口内形成至少一个导电材料，该导电材料接触衬底但不接触开口的所述侧边；在导电材料上形成介质，该介质不与开口的所述侧边接触；和在介质层上形成导电层，导电顶层不与开口的所述侧边接触。
Leung等人的美国专利5789303公开了一种用于集成电路的电容器结构，该结构包括下电极、电容器介质和上电极，形成在覆盖互连金属化的钝化层上。电容器电极与下面的集成电路互连，从下面通过导电通路到达下面的互连金属。
Geffken等人的美国专利5339313提供一种去耦电容器及其形成方法，它利用多个钨栓和金属互连，使电容器的表面面积最大，从而增加电容。金属互连仅局部重叠钨栓，形成电容器的第一板极，以便栓的顶部以及侧面和互连的顶部提供增加的表面积。电容器可包括彼此重叠的两个或多个电容器，以形成相对靠上和靠下的电容器。
仍然需要在集成电路中改进互连级去耦电容器及其制造方法。
用本发明的电容器和方法可克服或减轻现有技术的上述和其它缺点和不足，其中，本发明电容器结构被构成在芯片的互连布线级上，从而不需要附加离散电容器元件和其有关的费用。本电容器结构通过利用电容器结构的顶部、底部和侧壁表面区域，在设置于芯片互连级上的被腐蚀成绝缘层的沟槽内提供去耦电容器，从而在不牺牲有用硅空间的情况下提供去耦电容来增加电容。本集成电路互连级电容器结构包括第一绝缘层，覆盖在具有有源器件的半导体衬底的互连级上；第一和第二导电线，配置在所述第一绝缘层中并由沟槽分隔，该沟槽由所述第一绝缘层限定；第一导电阻挡层，覆盖在所述第一和第二导电线上并与其连接；第二绝缘层，覆盖在所述第一导电阻挡层上；第二导电阻挡层，覆盖在所述第二绝缘层上；和第三导电线，淀积在所述沟槽中并覆盖所述第二导电阻挡层。
本发明方法采用镶嵌处理和使用导电阻挡层来制造更密集的电容器，同时还提供使处理步骤最少和与流行的半导体处理和材料兼容的优点。特别是，本工艺方法提供BEOL处理的优点，可任意附加现有集成电路的制造工艺而不需要改变操作顺序。
本方法包括通过在具有有源器件的半导体衬底的互连级表面上淀积第一绝缘层；在所述第一绝缘层上形成第一和第二导电线；腐蚀所述第一绝缘层，在所述第一和第二导电线之间的所述第一绝缘层中形成沟槽；在所述第一和第二导电线和所述沟槽上淀积第一导电阻挡层；在所述第一导电阻挡层上淀积第二级间绝缘层；在所述第二级间绝缘层上淀积第二导电阻挡层；在所述沟槽中淀积形成第三导电线，第三导电线覆盖在所述第二导电阻挡层上。最好，在所述第一绝缘层中的所述第一和第二导电线平行，以便获得最大电容量和表面积。
下面参照附图，其中在附图中相同的元件采用相同的标号
图1-6为本发明的形成金属-金属电容器的变化实施例各步骤的剖面图。
图7是展示本发明两个变化实施例工艺步骤的工序图。
图8是本发明电容器的集成为电源总线的带有形成条形图形的布图设计的透视图。
图9是本发明电容器的具有形成栅极图形的布图设计的俯视图。
本发明集成电路互连级电容器包括第一绝缘层，重叠集成电路互连级表面；第一和第二导电线，配置在所述第一绝缘层中并由沟槽分隔，该沟槽由所述第一绝缘层和所述第一和第二导电线的侧壁限定；第一导电阻挡层，覆盖在所述第一和第二导电线上并与其连接；第二绝缘层，覆盖在所述第一导电阻挡层上；第二导电阻挡层，覆盖在所述第二绝缘层上；和第三导电线，淀积在所述沟槽中并覆盖在所述第二导电阻挡层上。
线布图可构图为方格状或条形，所述第一、第二和第三导电线表示电源干线，具有形成在所述沟槽中的电容器，表示去耦电容器。因而，本电容器结构可以集成在提供去耦电容器的电源母线上。条形图形用于电源母线交流Vdd和地。
下面参照图1-7详细说明制造本金属-金属电容器的本工艺的两个实施例。图7提供在本制造工艺的两个变化实施例中实施的主要步骤的工序图。图1-6是在制造本MIM电容器结构期间在连续阶段的集成电路互连级的剖面图。
尽管特别参照图中所示的实施例描述本发明，但本领域的技术人员可进行各种修改，并且这种修改是在本发明的范围内。在一个这样的变型例中，本电容器结构形成为使用不同金属例如铜和铝的混合电容器。例如，金属互连可由铝线形成且铜可淀积在铝线之间作为导电阻挡层。期望一个电极(例如第一导电阻挡层)可由第一金属例如铝形成，其它电极(例如第二导电阻挡层)可由第二金属例如铜形成。并且，多个结构可以按方格状或条形图形形成。
现在转向图1所示的实施例，图1展示其上制备有器件(未示出)的硅衬底10的金属互连级。尽管硅是最经常使用的，但本电容器结构和方法可采用被器件构图的半导体衬底，包括硅、砷化镓、磷化铟等，但不限于这些材料。并且，硅衬底可以是p型或n型。
在构图的硅衬底10的表面11上淀积介电绝缘层12。介电绝缘层可以是适于绝缘和保护下层器件的任何介电材料，包括二氧化硅、氮化硅或聚酰亚胺，但不限于这些材料。
淀积和构图阻挡膜和第一铜层，形成阻挡膜14和被介电级间绝缘体12包围的铜互连线16和17。如上所述，互连线16和17包括任何适合的互连布线材料，包括铝、铜、钨、金或其组合，但不限于这些材料。并且，互连线16和17可分别包括相同材料，或者还分别包括不同材料。
阻挡膜14由任何适当的导电阻挡材料形成，包括如钽之类的金属，但不限于此。阻挡膜14用于防止互连线16和17与介电级间绝缘体12之间的化学反应(例如，铜通过二氧化硅扩散)。
对该结构进行光刻，腐蚀铜线16和17之间的介电级间绝缘体12，形成沟槽18。图2表示本发明方法在利用一个掩模进行腐蚀来形成沟槽18之后的阶段。尽管优选反应离子腐蚀(RIE)，但也可采用足以有效地去除开口区域中的介电级间绝缘体12以便形成沟槽的任何方法，包括反应离子腐蚀、干式腐蚀、等离子体腐蚀、湿式化学腐蚀或它们的组合，但不限于这些方法。
转到图3，淀积第一导电阻挡层20、薄介电级间绝缘层22和第二导电阻挡层24，形成金属-绝缘体-金属结构。用某些保形淀积方法淀积第一和第二导电阻挡层，以便维持沟槽18的构形，其中所述保形淀积方法包括化学气相淀积或等离子体增强化学气相淀积，但不限于这些方法。
级间绝缘层指位于两个级的金属或导电材料之间的绝缘层。级间绝缘层22可以是任何适当的材料，包括二氧化硅、氮化硅或聚酰亚胺，但不限于这些材料。
优选地，例如通过化学气相淀积或等离子体增强化学气相淀积，同形地淀积级间绝缘层22，以便维持沟槽18的构形。
在所获得的电容器结构中，薄级间绝缘层22必须有效，以提供合理的电容量，同时可防止两个电容器板极之间的短路。级间绝缘层越薄，电容量就越大。可选择薄级间绝缘层，使电容最大同时还可提供期望的可靠性。适当的级间绝缘层是其介电常数约为3.9的二氧化硅。为了使单位面积的电容最大，优选具有高介电常数的级间绝缘层。包括二氧化硅的级间绝缘层的适当厚度约为10-2000埃，约为100-500埃更好。
如图4所示，在第二阻挡金属24上淀积第二铜(互连)层26。使第二铜层26平面化，形成第三铜线。再有，虽然所述实施例使用第二铜层26来形成第三互连线(分别示于图5和6中的线28)，任何适当的互连布线材料也可用于第二互连层26，包括铝、铜、钨、金或其组合，但不限于这些材料。此外，第二互连层26可包括与互连线16和17相同的材料，或可包括不同的材料。
在一个实施例中，使第二铜层26平面化到第二阻挡金属24的级，如图5所示，形成第三铜线28。需要利用一个掩模来切割在该结构周边的导电阻挡层20和24。在另一个实施例中，如图6所示，使第二铜层26平面化到第一和第二铜线16和17的级，形成第三铜线30。
这样，本方法提供制造简单、只需要最少的处理步骤和采用已用于集成电路制造的材料和设备的优点。本方法在形成沟槽18中使用一次光掩模和腐蚀，在敷设下导电阻挡层和第三导电线中采用四次淀积，和一个平面化步骤(例如化学机械抛光)。并且，本发明方法利用BEOL处理，该处理不需要改变在下层硅衬底中制造器件的顺序步骤。
本电容器结构按方格状或条形波纹状图形构图，以提供增加的表面积和由此增加的电容量。如图8中所示，可构图为条形图形，其中第一和第二导电线16和17用作接地母线、第三导电线30用作Vdd电源母线。条纹被集成为电源总线交流Vdd和地，以提供去耦电容。本电容器结构利用由导电阻挡材料层形成的垂直和水平表面来增加顶部和底部板极面积并由此增加电容量。
图9表示构图为方格图形的本电容器结构。第一和第二导电线16和17互连，形成具有由绝缘层22分隔的第三导电线30的栅极结构。
在用于特殊信号、网络和干线的所选区域中可方便地形成本去耦电容器结构，可把该电容器结构构成为指定的互连级。本去耦电容器结构还可用于非常易受电源干线噪声影响的动态多米诺(domino)电路中，用于控制分压器级联。本电容器结构可方便地用于外围电路(I/O)区域中，其局部电容提供一泄放电过载或静电放电电流的装置，以建立局部低阻抗分流到电源干线或接地面。因铜互连的高熔化温度，本电容器结构的铜互连还有助于电放电互连临界电流失效(Icrit)。优选用铜，因为已经证明，铜线的Icrit改进百分之二百，而对于铜来说通过该结构Icrit改进百分之三百。
尽管已示出和描述了优选实施例，但还可进行各种修改和替换而不会脱离本发明的精神和范围。因此，应该理解，通过展示已描述了本发明，但可并不局限于此。
权利要求
1．集成电路互连级电容器，包括第一绝缘层，覆盖在具有有源器件的半导体衬底的互连级表面上；第一和第二导电线，配置在所述第一绝缘层中并由沟槽分隔，该沟槽由所述第一绝缘层和所述第一和第二导电线的侧壁限定；第一导电阻挡层，覆盖在所述第一和第二导电线上并与之连接；第二绝缘层，覆盖在所述第一导电阻挡层上；第二导电阻挡层，覆盖在所述第二绝缘层上；和第三导电线，淀积在所述沟槽中并覆盖在所述第二导电阻挡层上。
2．如权利要求1的电容器，其中，所述第一和第二导电线平行。
3．如权利要求1的电容器，其中，使所述第三导电线平面化，露出所述第二导电阻挡层。
4．如权利要求1的电容器，其中，使所述第三导电线平面化，露出所述第一和第二导电线。
5．如权利要求1的电容器，其中，所述第一、第二和第三导电线和所述第一和第二导电阻挡层分别独立地包括金属，这些金属选自铜、铝、钨、金或其组合。
6．如权利要求1的电容器，其中，所述第一、第二和第三导电线分别包括铜。
7．如权利要求1的电容器，还包括设置在所述平行的第一和第二导电线的底部和垂直面上的阻挡层。
8．如权利要求6的电容器，其中，所述阻挡层包括钽。
9．如权利要求1的电容器，其中，所述第一和第二绝缘层包括氮化硅、二氧化硅、聚酰亚胺或其组合。
10．一种形成集成电路互连级电容器的方法，包括在具有有源器件的半导体衬底的互连级表面上淀积第一绝缘层；在所述第一绝缘层中形成第一和第二导电线；腐蚀所述第一绝缘层，在所述第一和第二导电线之间的所述第一绝缘层中形成沟槽；在所述平行的第一和第二导电线和所述沟槽上淀积第一导电层；在所述第一导电层上淀积第二绝缘层；在所述第二绝缘层上淀积第二导电层；在所述沟槽中淀积形成第三导电线，第三导电线覆盖在所述第二导电阻挡层上。
11．如权利要求10的方法，包括在所述第一绝缘层中形成平行的第一和第二导电线。
12．如权利要求10的方法，还包括使所述第三导电线平面化，露出所述第二导电阻挡层。
13．如权利要求10的方法，还包括使所述第三导电线平面化，露出所述第一和第二导电线。
14．如权利要求12的方法，其中，所述平面化包括化学机械抛光、反应离子腐蚀、等离子体腐蚀、湿式化学腐蚀或其组合。
15．如权利要求13的方法，其中，所述平面化包括化学机械抛光、反应离子腐蚀、等离子体腐蚀、湿式化学腐蚀或其组合。
16．如权利要求10的方法，还包括在所述第一和第二导电线的底部和垂直面上淀积阻挡层。
17．如权利要求16的方法，其中，所述阻挡层包括钽。
18．如权利要求10的方法，其中，所述第一、第二和第三导电线和所述第一和第二导电阻挡层分别独立地包括铜、铝、钨、金或其组合。
19．如权利要求10的方法，其中，所述第一、第二和第三导电线分别包括铜。
20．如权利要求10的方法，其中，所述第一和第二绝缘层包括氮化硅、二氧化硅、聚酰亚胺或其组合。
全文摘要
提供集成电路互连级电容器结构及形成方法。该电容器结构包括第一绝缘层;第一、二导电线,配置在第一绝缘层中并由沟槽分隔;第一导电阻挡层;第二绝缘层;第二导电阻挡层;第三导电线,在沟槽中并覆盖第二导电阻挡层。该方法包括在互连级淀积第一绝缘层;在第一绝缘层上形成第一、二导电线;腐蚀第一绝缘层,形成沟槽;在第一、二导电线和沟槽上淀积第一导电阻挡层;在阻挡层上淀积第二级间绝缘层;进而淀积第二导电阻挡层;再形成第三导电线。
文档编号H01L27/04GK1308376SQ01102908
公开日2001年8月15日 申请日期2001年2月6日 优先权日2000年2月7日
发明者K·伯恩斯泰恩, N·T·施米德特, A·K·斯坦珀, S·A·斯堂格, S·H·沃尔德曼 申请人:国际商业机器公司