专利名称：在绝缘体上硅中形成抗熔丝的结构和方法
技术领域：
本发明一般涉及到提高集成电路器件的制造成品率，更具体而言，涉及到在绝缘体上硅(SOI)晶片的本底半导体衬底中和类似的层状衬底中形成各种抗熔丝结构。
由于增加了集成密度，使集成电路器件的功能增加，性能提高，制造过程的经济效益也得到提高，凡此种种优点使光刻和其它制造方法取得很大的进展，有助于减少晶体管、电容器和其它电子电路元件的尺寸，大大增加集成电路的复杂性。然而，随着集成电路复杂性的增加，制造过程中该集成电路某部分发生失效的可能性也相应增加。因此，集成电路设计中的常规做法是，在制造过程的几乎所有阶段均提供用来修复晶片、芯片以及包含这些芯片的封装件或模块的手段，从而使加工费用不受损失。
例如，假若在重要的晶片加工完毕之后探测到成品率和可靠性失效，只要芯片的性能能够得到恢复，则直至该工序的加工成本就不会蒙受损失。作为现在可能发生或可以预见的另外一些实例，在制造时可提供对静电放电(ESD)的保护，当模块安装进系统时，则可解除对静电放电的保护，芯片有毛病的驱动器(OCD)的强度可根据负载要求而定，在既不对系统断电，又不更换失效部件的情况下，系统失效能够得到修复。
这类修复通常可用提供熔丝和抗熔丝作为隐蔽的分拆和连接措施来实现，对于有缺陷或性能达不到规格的结构而言，此举可替代冗余元件或电路(例如存储器单元或隔离器)。如所周知，有多种结构和技术能触发熔丝和抗熔丝或对其编程。通常，对于触发抗熔丝较之触发(例如破坏/分拆)熔丝，必须施加更大的电流或电压。在集成密度增加，工作电压和击穿电压降低时，由于有损及其它电路元件的隐患，这种情况变得更为严峻，这是因为过热的电压和/或电流单独作用或联合作用能够损伤器件结构，随着器件性能的改善，情况变得尤其严峻。此外，熔丝和抗熔丝要求占据大的芯片空间(包括限制热效应的隔离区)，而且在元件数增加了的复杂电路之间常常难以安置。
为了从可能包含在集成电路内的有源器件中获得最优异的性能，近年来通常采用绝缘体上硅(SOI)晶片。SOI衬底有较厚的本底硅或其它导电材料层，以提供机械强度，并使之便于操作和封装，同时有一薄薄的质量极优的单晶硅有源器件层，此有源器件薄层通过一绝缘体层，通常是氧化层，与本底硅隔离开来。
已知使制作在有源器件层中的某些元件的结构延伸到本底硅层内(但不认为是与本发明有关的现有技术)。一种深沟槽电容器就是这种结构的一个实例。尽管SOI结构的特性就是与本底层隔离开，但对于动态存储器阵列而言，这种结构仍然是优越的，因为电容器的电介质保持了电隔离，而又允许本底层起阵列电容器的公用电极的作用。虽然扩展到本底硅层的若干其它结构出于包括改善热传递的种种目的，已被提出来了，但必须知道本底硅层与有源器件层在电学上隔离的基本原理。此外，因为SOI结构的成本比起仅能提供较低有源器件性能的其它结构要高得多，就它们各自“足迹”的成本而言，形成熔丝和抗熔丝的成本是高昂的。
因此，本发明的一个目的在于提供一种小足迹尺寸的抗熔丝结构，这种结构可任意配置在SOI衬底上所形成的集成电路内。
本发明的另一目的在于提供一种有低编程电压和电流，并且对周围元件有较小热影响的抗熔丝结构。
本发明还有一个目的，就是提供一种与SOI衬底的有源器件层电隔离和热隔离的抗熔丝结构，以避免对有源器件进行兼顾和/或提高在其中形成的集成电路的可靠性。
为了实现本发明的上述目的和其它目的，因而提出了一种集成电路和一种抗熔丝结构，它们被制作在一种层状结构上，此层状结构包括第一半导体层和与之隔离的选择性掺杂的第二半导体层，抗熔丝包括从第一半导体层扩展到第二半导体层并具有安插于第一导体和第二半导体层之间的可编程元件的第一导体、从第一半导体层的表面扩展到第二半导体层的表面的第二导体、以及至少环绕第一导体和上述第二导体之一的隔离颈圈。
根据本发明的另一情况，提供了一种在包括被绝缘体层分隔的第一和第二半导体层的层状衬底内制造半导体器件的方法，此方法包括在第一半导体层和绝缘体层到第二绝缘体层中形成第一孔，穿过第一半导体层和绝缘体层延伸到第二绝缘体层形成第二孔，在第二孔内形成薄绝缘体，在第一孔或第二孔的一部分内形成厚绝缘体颈圈，以及在第一和第二孔内形成导体。
从参照附图对本发明优选实施方案的下列详细描述，将更透彻地理解本发明的前述目的和其它目的、特点和优点。在附图中
图1、2、3、4和5是说明本发明第一实施方案的制造的截面图，图3A、3B、3C、3D、3E、3F和3G说明图3和图4所示的两个阶段之间制作接触和隔离结构的细节，图5A进一步说明接触的制作情况，图6是本发明中抗熔丝和隔离结构的平面图，而图7、8、9和10说明本发明第二实施方案的制造的截面图。
现参照附图，更具体地说是参照图1，在剖面图中示出了用来形成按照本发明第一实施方案的抗熔丝的起始晶片。绝缘体上硅(SOI)晶片的特点是，较厚的本底硅层10被用来提供机械强度且便于操作，并提供导电的基底面。然而，为使本发明可付诸实用，该本底硅最好形成或加以处理(例如离子注入)，使之包含可控制体电阻到预期值的掺杂剂，这一点将在下面作更为详尽的讨论。本底硅被绝缘体12，通常是氧化物所覆盖(因此称其为背氧化物或BOX)，绝缘体被一质量极优的单晶硅薄层14所覆盖，通常称该单晶硅薄层为有源器件层。
应该明白的是，尽管本发明将以SOI晶片的形式加以描述，这是因为本发明人目前已优先应用了这种晶片，我们认为该应用是一个示范性实例。本发明完全适用于其它层状晶片和芯片，对于本技术领域的熟练人员而言，这是显而易见的。
有源器件层14被一淀积的氮化物层16所覆盖，而该氮化物层又被一淀积的氧化物层18所覆盖。如所知，氧化物和氮化物可相互被选择刻蚀，直至刻蚀到硅层，氮化物的硬度使之适合用作刻蚀终止层和/或抛光终止层。
如图2所示，用刻蚀法对氧化物18、氮化物16、硅层14和背氧化物12进行开孔，此光刻胶(图中未示出)可以用任何适当的方法构成图形，应用本底硅层10作为刻蚀终止层(相对于氧化物12的刻蚀剂而言)，形成孔20。当SOI层14刻蚀时，氧化物18起硬掩模的作用。然后，采用各向同性淀积和各向异性刻蚀的方法有选择地形成导电良好的侧壁22(例如p＋硅)。这些导电衬垫的作用是将本底硅层10连接到有源器件层14。应该指出，p＋侧壁仅适用于将SOI/有源层14中的p区与p型衬底10或其中的p阱连接起来(如此可避免形成结型二极管)，而n＋衬垫应该用于n型SOI区或n型衬底或阱的情形中的n区。导电侧壁22之间的孔被CVD氧化物20填充并被整平。
接着，如图3所示，氧化物层18可采取抛光到氮化物层16的方法去除掉。氧化物18的这种去除为而后的光刻工艺提供了平整化，也使导电衬垫暴露出来，该导电衬垫在后来形成作为连接到有源硅层14和本底硅10的端子。至此，一种到SOI晶片的本底硅层10和有源硅层14上的非可编程的接触即告完成。
应该理解，一种抗熔丝能以几种方法使用。这种使用的本质将影响该抗熔丝结构的本质。按照本发明，本底硅被用作有两个或多个接触的多少有点电阻性的连接。更具体地说，抗熔丝的本质将取决于芯片上抗熔丝的紧邻环境中的其它结构，取决于将要做的功能修复的本质和芯片上信号的同时性。
例如，假若按照本发明，使用抗熔丝修复断裂的导体，则本底硅层的电阻应当很低，并且应在该抗熔丝和任何其它抗熔丝之间提供隔离，又假若按照集成电路设计，信号能够同时出现在两个或多个抗熔丝上。采用任何已知的方法或形成分立的杂质阱(例如用离子注入法和扩散法得到)，可在本底硅片内实现隔离。实际上，芯片上抗熔丝的数目可能较少，杂质阱的数目则因对位所需的公差较宽而相应受到限制。
稍许普遍的做法是，借助于对多个抗熔丝的上述公用(非可编程)端子施加电压来“读出”抗熔丝，并将其它(可编程)端子连接到提供所需的连接的晶体管的栅极。(反向连接或这些连接也均可采用。)在这样一种情形，本底硅层10的电阻率可以较高，且在该本底硅层内抗熔丝很少需要隔离，或竟无需隔离，特别是若电压按序加到晶体管的导电端子以顺序读出抗熔丝时，如优化做法那样，则更是如此。
顺序读出抗熔丝被优先采取，通过对芯片通电很容易实现这一点，结果是较高的电阻在本底衬底内不致产生电压降，这种电压降能够被读出作为两根抗熔丝之间的串扰从而引起误操作。虽然电阻有变化(电阻值在几千兆欧到几百千欧之间，但其变化很小，比方说可能只有几十兆欧)，当抗熔丝被编程时，电阻保持在十分高的状态，晶体管的功能基本上是一个放大器。这一放大器若用场效应晶体管实现，就有极高的输入阻抗，不一定总是必须顺序读出，当很少有可能出现串扰时，晶体管的状态得以保持。然而，为使两根抗熔丝之间串扰效应的可能性降至最小，比较优化得多的做法是，一开始就顺序加电到晶体管上。一种锁存器也能用来读出抗熔丝，并可保持已如此读出的数据。
现在参照图3A-3G来描述本底硅层10上一种互补可编程接触的形成。在图3A，示出了涂敷在图3所示的结构上的覆盖物硼硅玻璃(BSG)层30。光刻胶层32又涂敷在BSG层上，并按照所需的抗熔丝位置和尺寸被图形化。然后刻蚀BSG层30、氮化物层16、SOI有源层14和背氧化层12，刻蚀终止在衬底10，如图3B所示。再后将光刻胶32剥离，并应用已刻蚀的BSG作为硬掩模来刻蚀本底硅10。这样就在本底硅片内形成一道深沟槽。
然后，如图3D所示，将一薄电介质层34淀积或生长在沟槽内部。这种电介质最好类似于用在存储器阵列的沟槽电容器的电介质。再在沟槽内填充掺杂的多晶硅(如虚线36所示)，并与氮化物层16取平，然后去除BSG。嗣后使掺杂多晶硅凹下到36’，再形成一层厚的颈圈氧化物38，供SOI晶片的有源层14与沟槽内剩余部分隔离之用，在该沟槽的剩余部分淀积进第二层掺杂多晶硅并对其整平，如图3E所示。(另一选择是，结合图3B，上述刻蚀可终止在背氧化物12和借助于进一步刻蚀到衬底10而对背氧化物12开孔之前制作的厚颈圈38上。)这种结构基本上就是一种沟槽电容器的结构，沟槽内的掺杂多晶硅形成电容器的一个电极，而本底硅和图3的非可编程接触形成电容器的第二个电极，这一事实得到本技术领域熟练人员的公认。
尽管抗熔丝已基本完成(少量接触连线和其它全面的特点将参照图4、5和5A在下面进行讨论)，如图3E所示，SOI晶片的有源器件层14还是要连接到导电的掺杂本底硅层10，此处将要形成另一些器件。因此，如图3F所示，氮化物16和有源硅层14可刻蚀形成一环绕该抗熔丝的沟槽，并在此处淀积绝缘层以形成一种浅沟槽隔离(STI)结构40。该隔离结构的一种示范性图形示于图6。
然后将氮化物剥离，原位留下含抗熔丝器件的SOI结构，准备在芯片的剩余部分形成另外一些电路，这些电路以任何适合于SOI工艺的方法形成，它们包括但不限于晶体管和存储器单元。因为集成电路中除抗熔丝外的任何电路部分均未形成，故用形成抗熔丝的方法制造这些电路时完全不必对预想的散热作折衷考虑。
出于同样原因，本发明第一实施方案中避免了对预想的散热造成的任何影响，这通常允许留有某种余量，用以解决在集成电路的其它元器件业已形成，甚至随后已进行封装并投入服务之后对器件编程所产生的热影响。STI40提供的热隔离也用来使编程时的热影响减至最小。标称工作条件也为热影响提供了余量，并且不致对集成电路造成有害的影响。因此，本发明为工作时集成电路自修复的能力提供了支持，使得可用有功能的电路替代可能变为勉强合格或无功能的其它电路。
图4基本上与图3G相同，但还说明了抗熔丝的编程。最好借助于施加一足以使电容器的电介质34击穿的电压来实现编程，但这种损伤也可用其它方法，例如从芯片背面进行激光辐照的方法来实现。电介质34的6毫微米的厚度对应于0.2微米的最小特征尺寸区，视电介质组成的不同，可在6.9伏左右的电压下实现编程。对于优化的掺杂剂水平，采用这一电压所造成的击穿使得电阻从非编程态的约300千兆欧变到编程态的约100千欧。
沟槽内与有源硅层14处于同一水平的较厚颈圈38，保证了这一编程电压在施加到SOI层14时，不致将其击穿。此外，如图5所示，为了进一步增加击穿电阻，采用一阻塞掩模，并刻蚀掉图3A-3G和图4中可编程深沟槽接触周围的SOI有源器件层14，被认为对本发明的实施是可取的但不是必须的。最好还在隔离结构40中保留SOI有源层14的一部分(例如60)，如图5和图6所示。如图5A所示，这部分硅方便了用来提供通过衬垫22到本底硅层10的连接的金属接触50的形成和粘附。
编程电流约为100微安，编程时发热甚微，尤其因为背氧化物12和STI40是有效的热阻挡层，编程电流产生的热量基本上限制在本底硅内，并且很容易从它散发出去，对附近的集成电路元件不会造成热损伤。基于同样原因，采用相同的结构和绝缘体可使编程电流与有源硅层隔离，绝缘体至少环绕抗熔丝的一个接触，基本上限制在本底硅内，不仅可避免损伤有源层器件，也使有源层器件隔断编程电流产生的噪声影响。因此，抗熔丝可在集成电路保持在工作状态下被编程。本技术已知有许多方法能产生适当的编程电压，在任何情况下，对本发明的实施并不是很严格的。
本发明的上述实施方案能在小尺寸的情况下制造，且不必刻意对容纳集成电路元件的芯片面积进行折衷设计，甚至当一块芯片上提供数百个抗熔丝时也是如此。还应该懂得，非可编程接触对大量的可编程结构是共同的，假若与本底硅层的连接被制作在芯片的背面，则非可编程接触可完全忽略。另一方面，因为需要STI与有源层处在同一水平上，这就要求在可编程接触周围有一定的空间，如图6的平面图所示；妨碍了最佳小结构的实现。为了避免对集成电路剩余部分预计的热影响，还要求与集成电路设计中的剩余部分定位在同一平面上。
本发明的一种进一步的实施方案提供了尺寸方面的优点和抗熔丝接触面积方面的改善，现参照图7-10进行解释。本实施方案对集成电路制造过程中预计的散热影响甚微，这种制造过程通常能适应本实施方案，但提供了一种能在集成电路元件形成之后并且以最小的光刻特征尺寸有选择地被安放在任意位置的接触。应该指出，环绕沟糟多晶硅72’的厚层绝缘颈圈在本实施方案中不是必需的，因为抗熔丝的电通道穿过带74，并且沟糟内多晶硅72和SOI层之间的接触正是所希望的。采用环绕导体100形成一个绝缘颈圈的衬垫90，避免了击穿，这一点下面将要描述。此外，前面已经提到，对本实施方案的某些应用而言，在本底材料中提供分隔的导电区(例如条)，比起本发明的上述实施方案可能更合乎需要。
图7以截面图的形式示出了动态随机存取存储器(DRAM)阵列的一种示范性存储单元，该存储单元恰当地配有若干选通晶体管和一个存储电容器72。然而，应该明白，本发明中的本实施方案同等适用于任何类型的集成电路(例如处理器、门阵列、专用集成电路ASIC等)，同时，本发明不限于存储器阵列，也不依赖所示存储电容器的存在。栅极连接GC是该阵列的字线，而位线柱连接被制作在区域70的各个晶体管与平行于页面走向或就在页面内的位线之间。字线可视作在垂直于页面方向延伸，而位线的走向与字线正交，虽然这种组态仅应当视作一个示范性实例。还应该明白，字线/控制栅GC可能是一种用来提供所要求的抗熔丝结构的虚拟结构，故不用于任何电学上的目的。
扩散区74可被提供作为电容器72中存储结点72’的一个接触，沟槽顶部氧化物(TTO)最好提供在字线与页面前后晶体管的连线横越电容器72处，以减少噪声耦合。栅极连线最好被提供的氮化物(NIT)和钝化层(例如TEOS)覆盖。
对于使本发明付诸实施或理解本发明，这些优点之中没有一个是重要的。然而，重要的是要理解本发明的本实施方案有值得赞扬的功效，这就是晶体管被制作成在符合集成电路设计规则的前提下具有可以是最小光刻特征尺寸的间距。因此，根据本发明的制造连线的方法保证了在最密集的结构之间能随处设置所需的连线。还应该指出，在DRAM单元的区域70内金属位线连线缺损的典型情况是位线断裂，可应用本发明以及原本不连接到位线的存储器中的冗余部分加以修复。还应该理解，源扩散区S是选项，但最好是有它，至少由于不用它则需要加一额外的掩蔽步骤，即便它无功能也是如此。(沟槽多晶硅72’是通过叠加条形扩散区74上的扩散区D引出接触的，而在第一实施方案中该接触却直接位于抗熔丝的内部电极上。)它也可用来连接图7中页面前或后的位线段。
更如图7所示，钝化层已在待形成连线的位置处开孔。如图8所示，用钝化层(例如氮化物顶层80)和在晶体管栅极侧面形成的氮化物侧壁衬垫76作为硬掩模，硅有源器件层14被刻蚀到背氧化物12。然后，如图9所示，另有氮化物或组合物(例如氮化物叠在生长的氧化物上)侧壁/颈圈90在现有氮化物侧壁衬垫以及穿过有源器件硅层14的通道内生长。然后该通道能通过背氧化物(BOX)12刻蚀到本底硅层10。该通道现在从钝化层表面延伸到本底硅层，并能被掺杂多晶硅填充以完成连接，如图10的100所示。
更优化的做法是提供较厚的衬垫/颈圈90，其厚度足以在工作电压或用来对电容器结构72进行编程的电压下阻止击穿，应该说，这种编程的便利性是可取的，与掺杂多晶硅填充物100适当的导电性也是一致的。也就是说，增加侧壁/颈圈90的厚度将减少连线100的截面，因为截面的减少而增加的电阻，未必能被掺杂剂的增加所补偿，除非侧壁厚度适当受到限制。采用这种方法，电容器电介质的击穿得以实现，而不致引起该结构内别处的击穿。
(应该指出，在这方面，尽管图2-5的导体被鉴别为“可编程”和“非可编程”，导体100一旦形成就是非可编程的，而在其位置和形成均可进行选择的意义上来说则是可编程的。如有需要，以与可编程导体42(图5A)同样的方式，电容器结构72也是(分隔)可编程的，而假若故意损伤电介质而不可编程，则仍能作为电容器使用。)该结构可采取几种方法使用。假若提供适当的隔离，电容器70能作为一种两端器件被读出。该连接方式也能用来修复比如位线，或连接冗余器件以替代处于边缘状态或不工作的器件。再有，因为电容器的两个电极都是现成的，供抗熔丝编程的过高电压可损伤电容器的电介质。鉴于本公开内容，对本技术领域的熟练人员来说，适合它们的其它用途和附属结构将是显而易见的。在任何情况下，按照本发明的本第二实施方案，可能表示连线有一尺寸，该尺寸可安放在包括以最小光刻特征尺寸分隔的零件的集成电路的任何位置，该连线能在制造集成电路，包括待安置于其间的器件或结构的任何阶段形成。
因此，本发明的第二实施方案完全可与本发明第一实施方案互为补充，并且两种实施方案可在晶片加工和芯片制造的任何阶段，对集成电路的任何部分进行修复。第一实施方案的工艺对集成电路剩余部分预计的散热完全没有影响，第二实施方案对预计散热的影响可通过适当选择低温工艺而降至最小。
考虑到上面所述，可见本发明提供了一种小足迹尺寸的抗熔丝结构，其尺寸可能小于集成电路设计的最小光刻特征尺寸，该抗熔丝结构能以自对准方式穿插制作在其它密集结构之间。按照本发明的抗熔丝可用低电压和低电流来编程，并可与其它结构在热学上隔离，因此，编程所产生的热量不影响集成电路的其它结构。上面公开的两种实施方案的互补性允许提供抗熔丝和工艺上变动的结构，以便在制造过程的任何阶段，包括在集成电路投入应用以后的时期均能使电路得以修复。
尽管以单个优选实施方案的形式描述了本发明，但本技术领域的熟练人员均承认，本发明能够在所附权利要求的构思与范围内加以修改而实施。
权利要求
1.一种形成在层状衬底上的抗熔丝结构，包括第一半导体层和选择掺杂的第二半导体层，所述第一半导体层藉一绝缘体与所述第二半导体层相隔离，所述抗熔丝结构包括，从所述第一半导体层延伸到所述第二半导体层中，并具有可编程装置插在所述第一导体和所述第二半导体层之间的第一导体，以及从所述第一半导体层的表面延伸到所述第二半导体层的表面的第二导体，以及至少环绕所述第一导体和所述第二导体之一的绝缘颈圈。
2.如权利要求1所述的抗熔丝，其特征是，其中所述可编程装置是一薄电介质层，其厚度小于所述颈圈的厚度。
3.如权利要求2所述的抗熔丝，其特征是，其中所述第二半导体层、所述薄电介质层和所述第一导体形成电容器结构。
4.如权利要求1所述的抗熔丝，其特征是，其中所述第二导体被制作在两侧壁衬垫之间，该侧壁衬垫制作在结构的侧面上，而该结构又制作在所述第一半导体层上。
5.如权利要求1所述的抗熔丝，其特征是，还包括隔离装置，用来将环绕所述抗熔丝的所述第一半导体层的一个区域与所述第一半导体层的另一区域隔离开来。
6.如权利要求5所述的抗熔丝，其特征是，其中在所述隔离装置内的所述第一半导体层从所述第一导体凹进。
7.如权利要求6所述的抗熔丝，其特征是，还包括在位置上与所述第二导体分隔的接触焊点，以及用来将所述第二导体连接到所述接触焊点的装置。
8.一种集成电路，包括形成在层状衬底上的抗熔丝结构，层状衬底包括第一半导体层和选择掺杂的第二半导体层，所述第一半导体层藉一绝缘体与所述第二半导体层隔离，所述抗熔丝结构包括，从所述第一半导体层延伸到所述第二半导体层中，并具有可编程装置插在所述第一导体和所述第二半导体层之间的第一导体，以及从所述第一半导体层的表面延伸到所述第二半导体层的表面的第二导体，以及至少环绕所述第一导体和所述第二导体之一的绝缘颈圈。
9.如权利要求8所述的集成电路，其特征是，其中所述可编程装置是一薄电介质层，其厚度小于所述颈圈的厚度。
10.如权利要求9所述的集成电路，其特征是，其中所述第二半导体层、所述薄电介质层和所述第一导体形成电容器结构。
11.如权利要求8所述的集成电路，其特征是，其中所述第二导体被制作在两侧壁衬垫之间，该侧壁衬垫制作在结构的侧面上，而该结构又制作在所述第一半导体层上。
12.如权利要求8所述的集成电路，其特征是，还包括隔离装置，用来将环绕所述抗熔丝的所述第一半导体层的一个区域与所述第一半导体层的另一区域隔离开来。
13.如权利要求12所述的集成电路，其特征是，其中在所述隔离装置内的所述第一半导体层从所述第一导体凹进。
14.如权利要求13所述的集成电路，还包括在位置上与所述第二导体分隔的接触焊点，以及用来将所述第二导体连接到所述接触焊点的装置。
15.一种在层状衬底中制造半导体器件的方法，该层状衬底包括被绝缘体层隔开的第一和第二半导体层，所述方法包括在所述第一半导体层和所述绝缘体层到所述第二绝缘体层中形成第一孔，在所述第一半导体层和所述绝缘体层内形成第二孔，并延伸到所述第二绝缘体层中，在所述第二孔内形成薄绝缘体，以及在所述第一孔和所述第二孔之一的一部分内形成厚的绝缘体颈圈，在所述第一和第二孔内形成导体。
16.如权利要求15所述的方法，其特征是，包括进一步步骤将所述第一和第二半导体层与所述第二孔内的导电侧壁连接起来。
17.如权利要求15所述的方法，其特征是，其中所述第二孔以自对准方法被制作在侧壁衬垫之间。
18.如权利要求15所述的方法，其特征是，包括进一步损伤所述薄绝缘体的步骤。
19.一种装置，包含具有本底层的衬底、本底层上的电介质层、以及电介质层上的器件层；穿过器件层和电介质层进入本底层而形成的沟槽，该沟槽包括被具有第一厚度的绝缘体覆盖的本底层内的底部和侧壁；由电介质和器件层形成的侧壁部分；以及具有第二厚度的至少覆盖由器件层所形成的侧壁部分的绝缘体，此第二厚度大于第一厚度；还具有至少排列在具有第一厚度的绝缘体上的导电材料的沟槽；以及到导电材料的第一电接触和到本底层的第二电接触。
20.按照权利要求19的装置，其特征是，还包含与第一和第二接触耦合的电压端子，用以提供导电材料和本底层之间的电压，该电压足以通过具有第一厚度的绝缘体使它们短接在一起。
21.按照权利要求20的装置，其特征是，其中本底层和沟槽附近器件层的一个区域被电介质层以及具有第二厚度的绝缘体相互电隔离。
全文摘要
一种能在低电压和低电流下编程的抗熔丝结构,它可能占据很少的芯片空间,并被制作在诸如绝缘体上硅之类的组合物衬底上。抗熔丝的编程或采取选择形成导体位置的方法和/或采取损伤电容器状结构的电介质的方法。一种绝缘颈圈被用来限制损伤只发生在所希望的位置。编程电流引起的热效应电压和噪声,被有效地与本底硅层隔离开来,这就允许在该器件正常工作的状态下进行编程。因此,在不中断工作的情况下得以实现自修复的潜能。
文档编号H01L21/334GK1327267SQ01119790
公开日2001年12月19日 申请日期2001年5月30日 优先权日2000年5月31日
发明者C·L·伯蒂, R·迪瓦卡鲁尼, R·J·豪赫顿, J·A·曼德曼, W·R·通蒂 申请人:国际商业机器公司