专利名称：半导体器件及其制造方法
技术领域：
本发明涉及高耐压半导体器件，特别是用于IGBT等的功率器件。
背景技术：
关于以往的高耐压的纵向半导体器件，以下以被形成在外延衬底上的穿通型IBGT为例说明。
图26展示被形成在外延衬底上的以往的穿通型IGBT的元件部分的断面。
外延衬底，由P型半导体衬底(P型集电层)11，和通过外延生长法被形成在半导体衬底11上的N型外延层构成。在本例子中，外延层为N型缓冲层12以及N型漂移层(有源层)13。例如，半导体衬底11中的P型杂质的浓度被设定为7.5×1018原子/cm3，缓冲层12中的N型杂质的浓度被设定为2.7×1017原子/cm3，漂移层13中的N型杂质的浓度被设定为1.35×1014原子/cm3。
在漂移层13的表面区域上形成P型基极层14。在P型基极层14内形成N+型发射极层15以及P+型基极取出层16。另外，在漂移层13内形成与P型基极层14相邻的N+型低电阻层17。
然后，例如，P型基极层14中的P型杂质的表面浓度，被设定为4.0×1017原子/cm3，N+型发射极层15中的N型杂质的表面浓度被设定为1.27×1020原子/cm3，P+型基极取出层16中的P型杂质的表面浓度被设定为2.8×1019原子/cm3，N+型低电阻层17中的N型杂质的表面浓度被设定为5.0×1015原子/cm3。
在N+型发射极层15上以及P+型基极取出层16上，形成与它们接触的发射极电极18，在P型基极层14上，隔着绝缘膜19形成栅电极20。另外，在半导体衬底11的背面，形成集电极21。
发明内容
在包含上述的IGBT的以往的功率器件中，采用外延衬底。但是，外延衬底的制造成本高，其结果，使纵向型半导体器件的价格上升。
另外，在功率器件中，以提高关断特性为目的，进行所谓的寿命控制。因为寿命越短越可以高速关断，所以以往，进行例如把寿命从5～10μs缩短至100ns的作业。
但是，大家都知道，功率器件的关断特性和导通特性存在折衷关系。即，如果提高关断特性，反之，导通电压升高，导通特性变差。
进而，这种折衷关系，不只是具有缓冲层的上述穿通型器件，例如，在没有缓冲层的非穿通型器件、沟槽栅型器件中也产生。
本发明，就是为了提高折衷关系，其目的是，在IGBT等的功率器件中，在实现低的制造成本的同时，不使导通特性下降，并提高关断特性。
1.本发明的半导体器件具备第1导电型的第1基极层；第2导电型的集电极层，被形成在上述第1基极层的一面上；第1导电型的缓冲层，被形成在上述第1基极层和上述集电极层之间；第2导电型的第2基极层，被有选择地形成在上述第1基极层的另一面上；第1导电型的发射极层，被形成在上述第2基极层内；栅电极，被形成在位于上述发射极层和上述第1基极层的上述第2基极层的第1表面区域上，上述第1基极层，由半导体衬底形成，上述集电极层、上述第2基极层以及上述发射极层，分别由上述半导体衬底内的扩散层构成，上述集电极层的扩散深度被设定在1μm以下。
上述第1表面区域，成为场效应晶体管的沟道区域，并且，在上述沟道区域中，形成和上述第2基极层不同的上述第2导电型的杂质层。
在上述第2基极层的第2表面区域上形成沟，上述发射极层，沿着沟的边缘配置。
在上述第1基极层的另一面上，形成有与上述第2基极层相邻地配置的，具有比上述第1基极层还低的电阻的第1导电型的低电阻层。
在把上述第1基极层的厚度设置成L，把由上述第1基极层、上述集电极层、上述缓冲层、上述第2基极层、上述发射极层以及上述栅电极构成的单元的一半尺寸设置成W的情况下，满足8×W＞L。另外，上述半导体衬底的厚度在70μm以下。
2.本发明的半导体器件具备第1导电型的第1基极层；第2导电型的集电极层，被形成在上述第1基极层的一面上；第1导电型的缓冲层，被形成在上述第1基极层和上述集电极层之间；第2导电型的第2基极层，被有选择地形成在上述第1基极层的另一面上；第1导电型的发射极层，被形成在上述第2基极层内；栅电极，被形成在位于上述发射极层和上述第1基极层之间的上述第2基极层的第1表面区域上，满足5≥bDP·QP/bDN·QN(QN是上述缓冲层的剂量(dose)，bDN是上述缓冲层内的扩散系数的平均，QP是上述集电极层的剂量，bDP是上述集电极层内的扩散系数的平均)的条件。
上述第1基极层，由半导体衬底构成，上述集电极层、上述第2基极层以及上述发射极层，分别由上述半导体衬底内的扩散层构成，上述集电极层的扩散深度被设定在1μm以下。
上述半导体衬底的厚度，被设定在70μm以下，上述缓冲层中的杂质浓度的峰值被设定在5×1016原子/cm3以上。
3.本发明的半导体器件的制造方法，被适用于在1个单片内形成功率器件和其控制部分的半导体器件中，具备这样的步骤用1个掩模，采用离子注入法在上述功率器件的形成区域和上述控制部分的形成区域上同时注入杂质，在上述功率器件的形成区域上，形成成为上述功率器件的一部分的第1杂质层，与此同时在上述控制部分的形成区域上形成成为控制元件的一部分的第2杂质层。
上述杂质是N型杂质，上述第1杂质层是IGBT的发射极层，上述第2杂质层是N沟道场效应晶体管的源极/漏极区域。
上述杂质是P型杂质，上述第1杂质层是IGBT的集电极层，上述第2杂质层是P沟道场效应晶体管的源极/漏极区域。
上述杂质是N型杂质，上述第1杂质层是IGBT发射极层，上述第2杂质层是NPN双极型晶体管的集电极区域以及发射极区域。
上述杂质是P型杂质，上述第1杂质层是IGBT的集电极层，上述第2杂质层是PNP双极型晶体管的发射极区域以及集电极区域。
上述IGBT是横向型。
本发明的半导体器件的制造方法，被适用于在1个单片内形成功率器件和其控制部分的半导体器件中，具备这样的步骤在上述功率器件的形成区域和上述控制部分的形成区域上分别形成导电膜，用1个掩模，采用RIE蚀刻上述导电膜，在上述功率器件的形成区域上，形成成为上述功率器件的一部分的第1电极，与此同时在上述控制部分的区域上，形成成为控制元件的一部分的第2电极。
上述第1电极是IGBT的栅电极，上述第2电极是场效应晶体管的栅电极。
图1是展示本发明的实施方案1的IGBT的断面图。
图2是展示本发明的实施方案2的IGBT的断面图。
图3是展示图2的器件的半导体衬底的表面部分的浓度分布图。
图4是展示本发明的实施方案3的IGBT的断面图。
图5是展示本发明的实施方案4的IGBT的断面图。
图6是展示本发明的实施方案5的IGBT的断面图。
图7是展示本发明的实施方案6的制造方法的一工序的断面图。
图8是展示本发明的实施方案6的制造方法的一工序的断面图。
图9是展示本发明的实施方案6的制造方法的一工序的断面图。
图10是展示本发明的实施方案6的制造方法的一工序的断面图。
图11是展示本发明的实施方案6的制造方法的一工序的断面图。
图12是展示本发明的实施方案6的制造方法的一工序的断面图。
图13是展示本发明的实施方案6的制造方法的一工序的断面图。
图14是展示本发明的实施方案6的制造方法的一工序的断面图。
图15是展示本发明的实施方案6的制造方法的一工序的断面图。
图16是展示本发明的实施方案6的制造方法的一工序的断面图。
图17是展示本发明的实施方案6的制造方法的一工序的断面图。
图18是展示本发明的实施方案6的制造方法的一工序的断面图。
图19是展示本发明的实施方案6的制造方法的一工序的断面图。
图20是展示本发明的实施方案7的IGBT的断面图。
图21是关断时的电流波形的图。
图22是展示关断时的电流放大率的图。
图23是展示关断时的电子电流和集电极电流的关系的图。
图24是展示关断时的电子电流和集电极电流的关系的图。
图25是展示杂质浓度的平均和扩散系数的平均的关系的图。
图26是展示以往的IGBT的断面图。
具体实施例方式
以下，参照附图详细说明本发明的半导体器件及其制造方法。
(实施方案1)图1展示涉及本发明的实施方案1的穿通型IGBT单元部分的断面。
本实施方案的纵向型器件的特征在于第一，P型发射极层的厚度薄，采用所谓的低注入发射极构造；第二，通过调节N型漂移层(有源层)的厚度确保耐压。
以下，按照上述特征，说明具体的器件构造。
在N型半导体衬底11的一面(背面)上，形成P+型集电极层(发射极层)10以及N型缓冲层12。P+型集电极层10以及N型缓冲层12，分别通过例如用离子注入法向半导体衬底11内注入杂质形成。
P+型集电极层10的深度(厚度)，在1.0μm以下，例如，被设定在0.1～1.0μm范围内的值，P+型集电极层10的表面浓度，被设定在2×1017原子/cm3～1×1020原子/cm3的范围内的值。但是，P+型集电极层10的适宜的表面浓度，依赖于P+型集电极层10的深度。
这样，通过用低剂量的离子注入形成P+型集电极层10，并且，使P+型集电极层10的深度浅，可以实现低注入发射极构造。
低注入发射极构造，只要被用于不具有缓冲层的非穿通型器件中，其动作原理是，因为从P+型集电极层10向N型漂移层(有源层)13的空穴的注入量少，所以可以实现高速关断。
这样，在本发明中，因为为了提高关断特性，采用了低注入发射极构造，所以不需要如以往那样进行寿命控制，因此，还可以防止由于寿命控制引起的关断特性的劣化。
另一方面，为了防止在本实施方案的纵向型器件上施加反向偏压时的破坏，用N型漂移层(有源层)13的厚度控制反向偏压状态时的元件耐压。
例如，如果把N型漂移层(有源层)13的杂质浓度设定为适宜的值，则一般用约10μm的厚度就可以确保100V的耐压。即，如果把N型漂移层13的厚度设定为10μm，则可以确保100V的耐压，如果设定为20μm则可以确保200V的耐压。一般，如果把N型漂移层的厚度设定为10×I(I是正数)μm，则可以确保(100×I)V的耐压。
可是，在平面型的情况下，N型漂移层13的厚度L和半单元尺寸W，在600V系列元件的情况下，理想的是分别设定成6×W和L为相等或者非常接近的值。即，在确保耐压600V的情况下，因为L＝60μm，所以半单元尺寸W变为10μm。
另外，在确保耐压600V的状态下，如果把半单元尺寸W设定成不足10μm，则有利于元件的特性改善(导通电压的降低)。这是因为，栅和栅之间的结型场效应晶体管电阻增加，所以即使使半单元尺寸W小到超过需要，导通电压也不下降。即，通过简单地减小单元间距谋求微细化，不能冀望接通电压降低。另一方面，IGBD的接通电阻，因为沟道电阻占有的比例大，所以短沟道化在导通电压的降低方面有效。
如果考虑以上各点，以及防止由于耐压和短沟道化引起的破坏，则根据模拟结果把N型漂移层13的厚度L和半单元尺寸W的关系设定为满足8×W＞L的值。例如，在确保耐压600V的情况下，半单元尺寸W，可以缩小至7.5μm。
N型缓冲层12的厚度，例如，被设定为15μm，N型缓冲层12中的N型杂质的浓度，例如，被设定为2.7×1017原子/cm3。N型漂移层(有源层)13的厚度，例如，被设定为52.5μm，N型漂移层13中的N型杂质的浓度，例如，被设定在1.35×1014原子/cm3。
在N型漂移层13的表面区域上形成P型基极层14。在P型基极层14内形成N+型发射极层15以及P+型基极取出层16。另外，在N型漂移层13内形成与P型基极层14邻接的N+型低电阻层17。
然后，例如，P型基极层14的深度，被设定为4.5μm，P型基极层14中的P型杂质的表面浓度被设定在4.0×1017原子/cm3。另外，N+型发射极层15的深度被设定在0.3μm，N+型发射极层15中的N型杂质的表面浓度被设定在1.27×1020原子/cm3。
另外，例如，P+型基极取出层16的深度，被设定在2.5μm，P+型基极取出层16中的P型杂质的表面浓度被设定为2.8×1019原子/cm3。另外，N+型低电阻层17的深度被设定为4.5μm，N+型低电阻层17中的N型杂质的表面浓度被设定为5.0×1015原子/cm3。
在N+型发射极层15以及P+型基极取出层16上，形成与它们接触的发射极电极18，在P型基极层(沟道区域)14上隔着栅绝缘膜19A形成栅电极20。在N+型低电阻层17上形成充分厚的场绝缘膜19。另外，在半导体衬底11的背面上形成集电极电极21。
如果采用本发明的实施方案1的穿通型IGBT，则P型发射极层的厚度薄，可以采用所谓的低注入发射极构造。因而，不需要为了提高关断特性而进行以往那种寿命控制，可以防止由于寿命控制引起的特性劣化。
如果采用本发明的实施方案1的穿通型IGBT，则通过调节N型漂移层(有源层)的厚度确保耐压。另外，通过IGBT单元的短沟道化可以有助于导通电压的降低，特别是如果形成的元件满足8×W＞L，则可以同时实现特性提高(导通电压的降低)和充分确保耐压。
(实施方案2)图2展示本发明的实施方案2的穿通型IGBT单元部分的断面。
本实施方案的纵向型器件，是与上述实施方案1有关的穿通型IGBT的变形例子，并且，包含与上述实施方案1有关的穿通型IGBT的全部特征。
在本实施方案的纵向型器件上，加上与上述实施方案1有关的穿通型IGBT的特征，进一步具有以下特征为了防止在把IGBT单元的沟道短沟道化时的破坏，在IGBT单元的沟道部分上追加P型杂质层22。
例如，在简单地使IGBT单元的沟道短沟道化时，由于短沟道化而容易发生沟道破坏。因而，在本实施方案中，并不改变IGBT单元的阈值Vth，为了有效防止其破坏，例如，使用CMOS工艺，在IGBT单元的沟道部分上追加形成P型杂质层22。
在此，所谓CMOS工艺，是指在对沟道部分进行离子注入后，形成栅氧化膜以及栅电极的工艺。这时，P型杂质层22的表面浓度，被设定为不改变MOS晶体管的阈值Vth的值。
图3展示IGBT单元部分的表面部分(横方向)的杂质的浓度分布图。
成为IGBT单元的沟道的P型基极层14，在其端部上，P型杂质的浓度分布不是一定的，具有大的斜率。这是由于通过离子注入和热扩散形成P型基极层14引起的。其结果，如果IGBT单元的短沟道化继续，则沟道部分的浓度分布，如图所示，具有大的斜率(实线)。而且，容易引起穿通等的元件破坏。
因而，在本实施方案中，在IGBT单元的沟道部分上，重新通过离子注入和热扩散形成P型杂质层22。其结果，因为谋求追加IGBT单元的沟道部分的剂量，并且，IGBT单元的沟道部分的浓度分布为大致一定(虚线)，所以可以谋求防止元件的破坏和短沟道化引起的导通电压的降低。
这样，本实施方案的纵向型器件，因为具有P型杂质层22，所以并不改变IGBT单元的阈值，就可以降低沟道电阻，并且可以降低导通电压。进而，即使在本实施方案的纵向型器件中，因为也使用薄型半导体衬底，并且采用低注入发射极构造，所以可以得到不用寿命控制，就可以高速关断的效果。
(实施方案3)图4展示涉及本发明的实施方案3的穿通型IGBT单元部分的断面。
本实施方案的纵向型器件，也是上述实施方案1的穿通型IGBT的变形例子，并且包含上述实施方案1的穿通型IGBT的全部特征。
另外，本实施方案的纵向型器件，加上上述实施方案1的穿通型IGBT的特征，进一步具有以下特征用采用LOCOS法的氧化膜构成N+型低电阻层17上的场绝缘膜19。
例如，在CMOS工艺中，通常，因为在CMOS部分的器件的制造工艺中采用了根据LOCOS法的氧化工序，所以即使在本实施方案的纵向型器件中，也采用CMOS工艺，并且，可以采用根据LOCOS法的氧化工序。LOCOS氧化膜，因为其一部分进入半导体衬底11内，所以在可以确保充分厚度的同时，可以缓和半导体衬底11上的高差，其结果，可以得到防止配线阶梯折弯等的效果。
这样，在涉及本实施方案的纵向型器件中，因为在场绝缘膜19上采用LOCOS氧化膜，所以可以缓和半导体衬底11上的高差。另外，即使在本实施方案的纵向型器件中，因为也使用薄型半导体衬底，并且采用低注入发射极构造，所以也可以得到没有寿命控制，可以高速关断的效果。
(实施方案4)图5展示本发明的实施方案4的穿通型IGBT单元部分的断面。
本实施方案的纵向型器件，是上述实施方案3的穿通型IGBT的变形例子，并且，包含上述实施方案3的穿通型IGBT的全部特征。
另外，本实施方案的纵向型器件，加上上述实施方案3的穿通型IGBT的特征，进一步具有以下特征在P+型基极取出层16的表面部分上形成沟23，谋求提高关断特性的特征。即，通过在P+型基极取出层16的表面部分23上形成沟，在关断时平滑地进行空穴的排出。因此，可以实现高速关断。
沟23，可以用各种方法形成。例如，当在CMOS工艺中采用LOCOS工艺时，利用该LOCOS工序可以同时形成沟23。
即，首先，在LOCOS工序时，在形成LOCOS氧化膜19的同时，还在P+型基极取出层16上形成LOCOS氧化膜。此后，例如，在元件外围部分(形成IGBT单元的区域以外的区域)中，为了形成N+扩散层，进行蚀刻LOCOS氧化膜19的工序。这时，如果对P+型基极取出层16上的LOCOS氧化膜进行蚀刻，则可以形成沟23。
进而，以后对CMOS工艺加以详细叙述。
这样，在本实施方案的纵向型器件中，在场绝缘膜19上采用LOCOS氧化膜，并且利用该LOCOS氧化膜，在P+型基极取出层16的表面部分上形成沟23。由此，因为可以平滑地进行关断时的空穴排出，所以可以实现高速的关断。
(实施方案5)图6展示本发明的实施方案5的穿通型IGBT单元部分的断面。
本实施方案的纵向型器件的特征在于，IGBT单元部分的栅绝缘膜19A以及栅电极20，和元件外围部分的栅绝缘膜19B以及栅电极20B，分别用相同材料同时形成。
即，如果采用本实施方案的纵向器件，则通过采用CMOS工艺，就可以不大幅度增加制造工序数，可以和IGBT单元部分的IGBT单元同时形成元件周边部分的MOS晶体管。
进而，本实施方案，不仅适用于具有缓冲层的穿通型器件，例如也可以适用于没有缓冲层的非穿通型器件，和沟槽栅型器件。另外，本实施方案，可以适用于纵向型器件以及横向型器件的双方。
以下，说明本实施方案的功率器件的制造方法的具体例子。
首先，如图7所示，用热氧化法，在N型半导体衬底(N型漂移层13)11上形成氧化膜31。
另外，如图8所示，用PEP(光刻工艺)，在氧化膜31上形成抗蚀剂图案，把该抗蚀剂图案作为掩模，用RIE除去IGBT单元部分的氧化膜31。然后，在除去抗蚀剂图案后，用离子注入法在半导体衬底11内注入N型杂质(例如，磷)。
以下，如图9所示，用热氧化法，在半导体衬底11上，再次形成氧化膜32。这时，在半导体衬底11内形成N+型低电阻层17。
以下，如图10所示，在氧化膜31上形成抗蚀剂图案，把该图案作为掩模，部分除去元件外围部分的氧化膜31。然后，除去抗蚀剂图案，并且，通过热氧化法，在剥离出元件外围的半导体衬底11上，形成抑制离子注入时的损伤的薄氧化膜33。此后，通过离子注入法，向半导体衬底11内注入P型杂质(例如，硼)。
以下，如图11所示，通过热氧化法·扩散法，在半导体衬底11内形成P型杂质层35。
以下，如图12所示，用PEP在氧化膜34上形成抗蚀剂图案，把该抗蚀剂图案作为掩模，除去IGBT单元部分以及元件外围部分的氧化膜34。
然后，如图13所示，除去抗蚀剂图案，并且，用热氧化法，在IGBT单元部分以及元件外围部分剥离出的半导体衬底11上，形成抑制离子注入时的损伤的薄氧化膜。此后，通过离子注入法向半导体衬底11内注入P型杂质(例如，硼)。
以下，如图14所示，用热氧化法·扩散法，在半导体衬底11内，形成P型杂质层(P型基极层)14。
以下，再次除去IGBT单元部分的氧化膜，形成抑制离子注入时的损伤的薄氧化膜，此后，通过离子注入法，向半导体衬底11内注入P型杂质(例如，硼)。
以下，如图15所示，通过热氧化·扩散法，在半导体衬底11内，形成P型杂质层(所谓的N型沟道注入层)36。
以下，如图16所示，用热氧化法，在半导体衬底11上形成薄的氧化膜(栅氧化膜)。
此后，整个面形成多晶硅层。另外，通过PEP在多晶硅膜上形成抗蚀剂图案，把该抗蚀剂图案作为掩模，蚀刻多晶硅膜。其结果，在IGBT单元部分上形成栅电极20。
以下，如图17所示，把抗蚀剂图案作为掩模，用离子注入法向半导体衬底11内注入P型杂质(例如，硼)。此后，进一步把另一抗蚀剂图案作为掩模，通过离子注入法，向半导体衬底11内注入N型杂质(例如，砷)。此时，适宜在离子注入前进行氧化膜的剥离和形成适宜厚度的氧化膜。
此后，如图18所示，在除去抗蚀剂图案后，如果进行热扩散，则在半导体衬底11内形成P+型接触层16以及N型发射极层15。
以下，如图19所示，整个面形成氧化膜38。另外，通过PEP，在氧化膜38上形成抗蚀剂图案，把该抗蚀剂图案作为掩模，蚀刻氧化膜38，形成接触孔。然后，在氧化膜38上，形成电极(例如，铝)，如果形成图案，则形成发射极电极18以及其他电极39。
通过以上工序，完成本发明的纵向型器件的一面的构造。进而，本发明的纵向型器件的另一面(背面)的构造，可以通过离子注入、热扩散、激光退火等，激活注入到半导体衬底11内的离子。
另外，利用外延生长衬底，也可以实现背面的构造。
如果采用这种制造方法，则通过采用CMOS工艺，就可以用同一工艺(共同的工艺)形成IGBT部分和其控制电路(例如，用多晶硅形成的电路等)。因此，没有制造工序数的大幅度增加，可以实现制造成本的降低。
进而，本发明的制造方法(CMOS工艺)，不只适用纵向型功率器件，也可以适用于横向型功率器件(例如，根据采用LOCOS工序的SOI-CMOS工艺的高耐压IPD(智能功率器件)的制造方法)。
(实施方案6)图20展示本发明的实施方案6的穿通型IGBT单元部分的断面。
在N型半导体衬底11的一面(背面)上，形成P+型集电极层(发射极层)10以及N型缓冲层12。P+型集电极层10以及N型缓冲层12，分别通过例如用离子注入法在半导体衬底11内注入杂质形成。
在本实施方案的器件中，和上述实施方案1的器件一样，采用所谓的低注入发射极构造，即，P+型集电极层10的表面浓度，被设定为1×1018原子/cm3～1×1020原子/cm3的范围内的值，P+型集电极层10的深度(厚度)被设定为0.1～1.0μm范围内的值。
N型漂移层(有源层)13的厚度，根据元件的耐压被设定为固定值。例如，在确保600V耐压的情况下，N型漂移层(有源层)13的厚度被设定在60μm。
在N型漂移层13的表面区域上，形成P型基极层14。在P型基极层14内，形成N+型发射极层15以及P+型基极取出层(连接层)16。另外，在N型漂移层13内，形成与P型基极层14邻接的N+型低电阻层17。进而，设定N+型低电阻层17的目的是，降低结型场效应晶体管的效果。
在N+型发射极层15上以及P+型基极取出层16上，形成与它们接触的发射极电极18，在P型基极层(沟道区域)14上，隔着栅绝缘膜19A形成栅电极20。栅电极20被覆盖在绝缘膜19B上，由此，可以防止发射极电极18和栅电极20的短路。另外，在半导体衬底11的背面上形成集电极电极21。
进而，在上述的IGTB中，用N型漂移层13、P型基极层14、N+型发射极层15、栅绝缘膜19A以及栅电极20，构成N沟道MOS晶体管，如果在栅电极20上施加正向电压，则在P型基极层14的表面上形成沟道，电子从N+型发射极层15注入到N型漂移层13。
以下，说明上述IGBT的动作。
导通动作如下。
首先，在发射极电极18和集电极电极21之间施加了集电极电压VCE的状态下，如果在发射极电极18和栅电极20之间施加规定的正向栅电压(导通电压)VGE，则P型基极层14的表面区域(沟道区域)的导电型从P型反转为N型，形成N沟道。然后，通过该沟道，电子，从N+型发射极层15注入到N型漂移层(基极层)13。
另外，被注入到N型漂移层13的电子，因为对由夹着N型缓冲层12的P+型集电极层10和N型漂移层13构成的二极管施加正向偏压，所以空穴从P+型集电极层10经由N型缓冲层12被注入N型漂移层13。
其结果，通过传导率调制，N型漂移层13的电阻大幅度降低，在发射极电极18和集电极电极21之间流过主电流。
关断动作如下。
首先，当栅电极20是比发射极电极18的电位还低的电位时，例如，发射极电极18的电位是0V的情况下，施加负电位。由此，消除被形成在P型基极层14的表面区域(沟道区域)上的N沟道(反转层)，从N+型发射极层15向N型漂移层(基极层13)的电子注入停止。
其结果，被蓄积在N型漂移层13内的空穴的一部分，经由P型基极层14、16被排出发射极电极18，并且，剩下的一部分，因为与电子复合消失，所以流到发射极电极18和集电极电极21之间的主电流被截断。
可是，如式(1)所示，电流放大率hFE，被定义为用电子电流Ie除集电极电流Ic的值。
hFE＝Ic/Ie……(1)这种情况下，本发明者发现，在关断过程中，电流放大率hFE的最大值，根据N型缓冲层12的剂量和厚度，以及P型集电极层10的剂量和厚度变化，进而，该电流放大率hFE的最大值与下降时间tf有密切关系。
以下，详细说明此点。
图21是展示关断时的电流波形的图，纵轴是电流值，横轴是时间。
①的电流波形，是对N型缓冲层的厚度是1.2μm，其剂量被设定为1.8×1013原子/cm2，P型集电极层的厚度是0.3μm，其剂量被6.2×1013原子/cm2的器件的波形。
②的电流波形，是对N型缓冲层的厚度是1.2μm，其剂量被设定为1.8×1013原子/cm2，P型集电极层的厚度是0.3μm，其剂量被设定为2.2×1014原子/cm2的器件的波形。
即，①以及②，表示固定N型缓冲层的厚度和剂量以及P型集电极层的厚度的各值，使P型集电极层的剂量变化的2种器件的电流波形。
如果根据同一图求各器件的下降时间tf，则在①的情况下(P型集电极层的剂量是6.2×1013原子/cm2的情况下)，tf＝143纳秒，在②的情况下(P型集电极层的剂量是2.2×1014原子/cm2的情况下)，tf＝395纳秒。
这样，如果采用图49，则可知随着P型集电极层的剂量的变化下降时间tf变化。因而，这次说明下降时间tf随着P型集电极层的剂量变化而变化的原因。
图22是展示关断时的电流放大率hFE的时间推移的图，纵轴是电流放大率hFE，横轴是时间。
在此，①是和图21的①电流波形的条件相同的条件时的波形，②是和图21的②的电流波形的条件相同的条件时的波形。即，①的波形，表示P型集电极层的剂量是6.2×1013原子/cm2的情况，②的波形表示P型集电极层的剂量是2.2×1014原子/cm2的情况。另外，横轴(时间)在图21和图22中相互对应。
如果采用同一图，则可知在电流值大致一定(图21的15A的附近)的情况下，①以及②的电流放大率hFE大致一定，并且，①的电流放大率hEF和②的电流放大率hEF也几乎没有差别。
但是，如果由于关断动作电流值开始减少，则随之，电流放大率hFE逐渐增加。而且，如果用①和②比较该电流放大率hFE的变化，则可知下降时间tf(或者关断期间)的长度②的情况下的电流放大率hFE，比下降时间tf(或者关断期间)短的①的情况下的电流放大率hFE还大。
即，相对于①的情况下的电流放大率hFE的最大值是大约3，②的情况下的电流放大率hFE的最大值在8附近。
另外，在电流放大率hFE变为最大值时，在关断过程中的电子电流，和正常时的电子电流比较微乎其微，但如②的情况那样，如果电流放大率hFE的最大值变为8左右，则如式(1)所示，集电极电流Ic，也变为电子电流Ie的8倍，这成为关断期间长的原因。
进一步详细说明电流放大率hFE的最大值和下降时间tf(或者关断期间)的关系。
图23以及图24分别展示关断时的电子电流Ie和集电极电流Ic的电流波形，纵轴是电流值，横轴是时间。
进而，图23展示与图21以及图22的①的条件对应的波形，图24展示与图21以及图22的②的条件对应的波形。另外，图23以及图24的横轴(时间)，与图21以及图22的横轴(时间)对应。
①的情况下的电流放大率hFE的变化范围，如图22所示，大致是1.6～3(最大值3在电流波形尾部的420纳秒附近发生)，如图23所示，集电极电流Ic相对电子电流Ie的放大率比较小，其结果，如图21所示，可以缩短下降时间tf(或者关断时间)。
相反，②的情况下的电流放大率hFE的变化范围，如图22所示，大致是1.8～8(最大值8，在电流波形尾部的800纳秒附近产生)，如图24所示，集电极电流Ic相对电子电流Ie的放大率比较大，其结果，如图21所示，下降时间tf(或者关断时间)非常长。
通过以上说明可知，在关断过程中，电流放大率hFE的最大值，根据P型集电极层的剂量变化，并且，该电流放大率hFE与下降时间tf(或者关断时间)有密切关系。
在此，在包含图20所示的IGBT的功率器件中，例如，要求把下降时间tf设定在一定值一下。一般要求把下降时间设定在200纳秒附近或者比其还低的值。由此，例如，是因为可以使关断损失Eoff小的缘故(例如，在1mJ附近或者比它还低的值)本发明者，为了满足这种要求，按照上述模拟结果研究了把关断时的电流放大率hFE设定为什么样的值好。其结果，如果把关断时的电流放大率hFE设定在5以下，则判定为满足上述的要求。
即，如果制造满足“关断时的电流放大率hFE在5以下”这一条件的功率器件，则在可以把下降时间tf设定为充分短的值的同时(例如，在200纳秒附近或者比它还低的值)，还可以使关断损失Eoff充分小(例如，在1mJ附近或者比其还低的值)。
接着，研究怎样才能制造满足“关断时的电流放大率hFE在5以下”这一条件的功率器件。
在上述模拟方法中，在穿通型IGBT中，只展示固定N型缓冲层的剂量和厚度以及P型集电极层的厚度，使P型集电极层的剂量变化的情况。
但是，从进一步研究的结果可知，关断时的电流放大率hFE，根据N型缓冲层的剂量和厚度，以及P型集电极层的剂量和厚度变化。
以下，详细说明其根据。
在寿命充分长的情况下(从1μs至10μs)，如果把N型缓冲层的剂量设定为QN，把N型缓冲层内的扩散系数的平均设定为bDN，把P型集电极层的剂量设定为QP，把P型集电极层内的扩散系数的平均设定为bDP，则电流放大率hFE可以用(2)式表示。
hFE＝bDP·QP/bDN·QN ……(2)在此，在N型缓冲层内的杂质浓度的平均bNbuffer和扩散系数的平均bDN之间，以及，P型集电极层内的杂质浓度的平均bNcollector和扩散系数的平均bDP之间，例如，有如图25所示的一定的关系。
另外，N型缓冲层内的杂质浓度的平均bNbuffer以及P型集电极层内的杂质浓度的平均bNcollector，可以用(3a)式以及(3b)式表示。bNbuffer=QNWN----(3a)]]>QN=∫0WNNbuffer(x)dx]]>bNcollector=QPWP----(3b)]]>QP=∫0WPNcollector(x)dx]]>WN表示N型缓冲层的厚度，WP表示P型集电极层的厚度。另外，Nbuffer(x)，表示N型缓冲层的深度方向(x方向)的浓度分布图，Ncollector(x)表示P型集电极层的深度方向(x方向)的浓度分布图。
即，如果采用(2)式、(3a)式、(3b)式以及图25所示的关系图，则关断时的电流放大率hFE，可以用N型缓冲层的剂量QN(或者浓度分布Nbuffer(x))和厚度WN，以及P型集电极层的剂量QP(或者浓度分布Ncollector(x))和厚度WP控制。
进而，有关上述模拟结果中的2种情况(①和②)，也可以确认满足(2)式、(3a)式以及(3b)式。
因而，如果确定满足“关断时的电流放大率hFE在5以下”这一条件的N型缓冲层的剂量和厚度以及P型集电极层的剂量和厚度，制造功率器件，则在可以把下降时间tf改善为非常短的值的同时，也可以使关断损失充分小。
另外，例如，在确定N型缓冲层的剂量和厚度以及P型集电极层的剂量和厚度的至少1个的情况下，也可以确定这些值中未确定的值，使其满足“关断时的电流放大率hFE在5以下”这一条件。
例如，在确定了N型缓冲层的剂量QN的情况下(例如，浓度分布Nbuffer(x)的峰值被设定在5×1016原子/cm3以上的情况下)，据此可以确定N型缓冲层的厚度WN、P型集电极层的剂量QP以及厚度WP。
另外，当已确定半导体衬底(晶片)的厚度(例如，在70μm附近或者其之下的情况下)的情况下，考虑这一因素，可以确定N型缓冲层的厚度和P型集电极层的厚度。
进而，在实施方案1至6中，构成功率器件的各层的导电型是一个例子，例如，在使各层的导电型相反的器件中，当然也可以得到本发明的效果。
如上所述，如果采用本发明，第一，因为可以通过离子注入，形成薄并且低剂量的P型集电极层，并且通过N型漂移层确保耐压，所以在可以实现低制造成本的同时，可以不使导通特性劣化，可以提高导通特性。
第二，因为通过采用CMOS工艺制造功率器件，用同一工艺形成元件部分和控制部分，所以可以通过消减制造工序数(或者PEP数)，实现低制造成本。
第三，因为确定N型缓冲层的剂量和厚度以及P型集电极层的剂量和厚度，使得关断时的电流放大率在5以下，所以在可以使下降时间充分短的同时，还可以使关断损失充分小。
权利要求
1.一种半导体器件，其特征在于具备第1导电型的第1基极层；第2导电型的集电极层，被形成在上述第1基极层的一面上；第1导电型的缓冲层，被形成在上述第1基极层和上述集电极层之间；第2导电型的第2基极层，被有选择地形成在上述第1基极层的另一面上；第1导电型的发射极层，被形成在上述第2基极层内；栅电极，被形成在位于上述发射极层和上述第1基极层之间的上述第2基极层的第1表面区域上，上述第1基极层，由半导体衬底构成，上述集电极层、上述第2基极层以及上述发射极层，分别由上述半导体衬底内的扩散层构成，上述集电极层的扩散深度，被设定在1μm以下。
2.权利要求1所述的半导体器件，其特征在于上述第1表面区域，为场效应晶体管的沟道区域，并且，在上述沟道区域上形成和上述第2基极层不同的上述第2导电型的杂质层。
3.权利要求1所述的半导体器件，其特征在于在上述第2基极层的第2表面区域上形成沟，上述发射极层，被沿着上述沟的边缘配置。
4.权利要求1所述的半导体器件，其特征在于在上述第1基极层的另一面上，形成与上述第2基极层相邻配置的，具有比上述第1基极层还低的电阻的第1导电型的低电阻层。
5.权利要求1所述的半导体器件，其特征在于在把上述第1基极层的厚度设定为L，把由上述第1基极层、上述集电极层、上述缓冲层、上述第2基极层、上述发射极层以及上述栅电极构成的单元的一半尺寸设置为W的情况下，满足8×W＞L
6.权利要求5所述的半导体器件，其特征在于上述半导体衬底的厚度在70μm以下。
7.一种半导体器件，其特征在于具备第1导电型的第1基极层；第2导电型的集电极层，被形成在上述第1基极层的一面上；第1导电型的缓冲层，被形成在上述第1基极层和上述集电极层之间；第2导电型的第2基极层，被有选择地形成在上述第1基极层的另一面上；第1导电型的发射极层，被形成在上述第2基极层内；栅电极，被形成在位于上述发射极层和上述第1基极层之间的上述第2基极层的第1表面区域上，满足以下条件，5≥bDP·QP/bDN·QN其中，QN是上述缓冲层的剂量，bDN是上述缓冲层内的扩散系数的平均值，QP是上述集电极层的剂量，bDP是上述集电极层内的扩散系数的平均值。
8.权利要求7所述的半导体器件，其特征在于上述第1基极层由半导体衬底构成，上述集电极层、上述第2基极层以及上述发射极层，分别由上述半导体衬底内的扩散层构成，上述集电极层的扩散深度被设定在1μm以下。
9.权利要求7所述的半导体器件，其特征在于上述半导体衬底的厚度，在70μm以下。
10.权利要求7所述的半导体器件，其特征在于上述缓冲层中的杂质浓度的峰值，被设定在5×1016原子/cm3以上。
11.一种半导体器件的制造方法，在单芯片内形成功率器件和其控制部分的半导体器件的制造方法中，其特征在于用1个掩模，采用离子注入法在上述功率器件的形成区域和上述控制部分的形成区域上同时注入杂质，在上述功率器件的形成区域上，形成成为上述功率器件的一部分的第1杂质层，与此同时在上述控制部分的形成区域上，形成成为上述控制元件的一部分的第2杂质层。
12.权利要求11所述的半导体器件的制造方法，其特征在于上述杂质是N型杂质，上述第1杂质层是IGBT的发射极层，上述第2杂质层是N沟道场效应晶体管的源极/漏极区域。
13.权利要求11所述的半导体器件的制造方法，其特征在于上述杂质是P型杂质，上述第1杂质层是IGBT的集电极层，上述第2杂质层是P沟道场效应晶体管的源极/漏极区域。
14.权利要求11所述的半导体器件的制造方法，其特征在于上述杂质是N型杂质，上述第1杂质层是IGBT的发射极层，上述第2杂质层是NPN双极型晶体管的集电极区域以及发射极区域。
15.权利要求11所述的半导体器件的制造方法，其特征在于上述杂质是P型杂质，上述第1杂质层是IGBT的集电极层，上述第2杂质层是PNP双极型晶体管的发射极区域以及集电极区域。
16.权利要求12至15的任意项所述的半导体器件的制造方法，其特征在于上述IGBT是横向型。
17.一种半导体器件的制造方法，在单芯片内形成功率器件和其控制部分的半导体器件的制造方法中，其特征在于在上述功率器件的形成区域和上述控制部分的形成区域上分别形成导电膜，用1个掩模，采用RIE蚀刻上述导电膜，在上述功率器件的形成区域上形成成为上述功率器件的一部分的第1电极，与此同时在上述控制部分的形成区域上形成成为控制元件的一部分的第2电极。
18.权利要求17所述的半导体器件的制造方法，其特征在于上述第1电极是IGBT的栅电极，上述第2电极是场效应晶体管的栅电极。
全文摘要
为折衷关断特性和导通特性,在衬底一面上形成N型缓冲层和低注入发射极构造的P型集电极层10。N型漂移层的厚度确保耐压。在衬底另一面上形成P型基极层、N型发射极层以及P型接触层。N型低电阻层降低了结型场效应晶体管效果。发射极电极与N型发射极层以及P型接触层连接,集电极与P型集电极层连接。栅电极被形成在P型基极层表面部分的沟道区域上的栅绝缘膜上。
文档编号H01L29/78GK1347158SQ0113288
公开日2002年5月1日 申请日期2001年9月12日 优先权日2000年9月28日
发明者末代知子, 服部秀隆, 中川明夫 申请人:株式会社东芝