专利名称：在绝缘体上硅材料基板上制作上接触插塞的方法
技术领域：
本发明与一种半导体制程中对绝缘体上矽材料基板(Silicon-On-Insulator；SOI)施以偏压的方法有关，特别是一种制作上方接触插塞于SOI基板的浅沟渠隔离结构中，以避免传统制程上由SOI基材底部加以偏压及接地，而在封装程序中产生缺点的方法。
尽管如此，在实际的SOI基板制作上，还是会遭遇到一些挑战，例如在传统的SOI技术中，为了避免半导体底材的电压处在浮置(floating)状态，于是会在半导体底材底部制作导电电极，以便由半导体底材施加偏压(bias)或将其接地(ground)。然而这个方式包含了一些缺点，譬如增加制程的复杂度，而且在导电电极完成后，还需要作更进一步的偏压或接地的确认。
为了克服这些缺点，在美国专利案号第5,314,841的发明中，阐述了一种制作上方接触插塞(frontside contact)，以取代传统半导体制程上在半导体底材底部施加偏压的方法。
请参照图1，首先提供一矽底材20，在此矽底材20上依序形成氧化层22以及矽层24，以形成SOI基板，接着在该元件上表面先后沉积二氧化矽层26与光阻层28。此二氧化矽层26可用来隔开光阻层28以及SOI基板的矽层24，以避免制程中产生的污染物质对矽层24造成污染(contamination)。之后，藉着微影制程，在光阻层28上定义出开口图案，再以此光阻层28为蚀刻罩幕，依序对二氧化矽层26、矽层24与氧化层22进行蚀刻程序以形成开口42，并曝露出矽底材20的部分上表面，随后移除位于矽层24上方的氧化矽层26以及光阻层28，如图2所示。
请参照图3，之后进行离子植入(ion implantation)程序，以便在开口42所曝露出来的矽底材表面形成掺杂区域36。离子植入后，再形成矽化金属薄膜38于开口42所曝露出来的部分矽底材上表面。
随后，利用低温氧化物反应(Low TePerature Oxide Reaction)，在此SOI基板上形成一层多晶矽玻璃层40，并填充于开口42之中。蚀刻此多晶矽玻璃层40，以产生上方接触孔(frontside contact hole)50，填充导电层44于上方接触孔50中，形成上方接触插塞。在半导体封装过程(PackagingProcess)中，将此上方接触插塞加以适当的偏压或接地，可以避免SOI基板底材处在浮置状态。此外，由于此上方接触插塞是制作在SOI基板的上方，可以避免传统上在SOI基板底部制作导电电极，而在封装过程中产生的缺点。
本发明的目的为提供一种在SOI基板中，形成上方接触插塞于浅沟渠隔离结构中的方法。
本发明的再一目的为提供一种上方接触插塞，以对SOI基板进行偏压或接地。
本发明的又一目的为提供一种制作上方接触插塞于SOI基板上的方法，并满足在半导体制程中对高积集度的需求。
本发明揭露了一种在SOI基板上制作上方接触插塞的方法。首先，提供一SOI基板，此元件由下而上包含矽底材、埋藏氧化层(burried oxide layer)以及矽层。蚀刻此矽层，形成浅沟渠开口，并曝露出埋藏氧化层的部分上表面，之后填充氧化材料层于此浅沟渠开口中，以形成浅沟渠隔离结构，并定义出用来制作元件的主动区域。
制作一闸极结构于主动区域中，其中此闸极结构包含了堆叠在氧化薄膜上的多晶矽层，以及位于侧璧的间隙壁。依序蚀刻浅沟渠隔离结构与埋藏氧化层，在此SOI基板上形成上方接触开口，并曝露出矽底材的部分上表面。之后进行离子植入程序，以便在上方接触开口所曝露出来的部分矽底材中形成掺杂区域，同时，亦在闸极结构侧边的矽层表面形成源/汲极，其中，此闸极与源/汲极为一MOS元件。
在上方接触开口以及MOS元件的表面上形成一氮氧化矽薄膜，之后沉积层间介电层于氮氧化矽薄膜上，以填充于上方接触开口中，并充分覆盖MOS元件。接着，对上方接触开口中的层间介电层进行蚀刻程序，以形成上方接触孔，而曝露出矽底材的部分上表面，随后填充导电材料于上方接触孔中，形成上方接触插塞。
在本发明中，藉着在SOI基板上方制作接触插塞来进行偏压或接地，不但可以避免背景技术中的缺点，且由于接触插塞是制作于浅沟渠隔离结构中，是以亦可满足半导体制程中对高积集度的需求，更有甚者，由于上方接触开口与插塞开口是在同一步骤中蚀刻出来的，因此可在不增加制程步骤的情形下制作完成。
图1为SOI基板的截面图，显示SOI基板的基本结构；图2为SOI基板的截面图，显示根据先前的发明SOI基板经过蚀刻程序的情况图3为SOI基板的截面图，显示在先前的发明中制作上方接触插塞的步骤；图4为SOI基板的截面图，显示很据本发明所提供的方法，制作浅沟渠隔离结构与闸极的步骤；图5为SOI基板的一截面图，显示根据本发明所提供的方法，于浅沟渠隔离结构中制作上方接触开口的步骤；图6为SOI基板的，截面图，显示根据本发明所提供的方法，进行离子植入的程序；图7为SOI基板的截面图，显示根据本发明所提供的方法，在掺杂区域以及源/汲极表面形成矽化金属层以及沉积氮氧化矽薄膜的步骤；图8为SOI基板的截面图，显示根据本发明所提供的方法，形成层间介电层的步骤；图9为SOI基板的截面图，显示根据本发明所提供的方法，形成上方接触孔与插塞开口的步骤；图10为SOI基板的截面图，显示根据本发明所提供的方法，填充导电材料于上方接触孔以及插塞开口中的步骤。
图号对照表20矽底材，22氧化层，24矽层，26二氧化矽层，28光阻层，42开口，36掺杂区域，38矽化金属薄膜，40多晶矽玻璃层，44导电层，50上方接触孔，60矽底材，62埋藏氧化层，64矽层，66浅沟渠隔离结构，68闸极结构，70上方接触开口，72掺杂区域，74源/汲极，76矽化金属层，78氮氧化矽薄膜，80层间介电层，84上方接触孔，86插塞开口，88导电材料。
接着对SOI基板上的矽层64进行蚀刻程序，用以形成浅沟渠开口，并曝露出SOI基板的埋藏氧化层62部分上表面。在较佳的实施例中，可使用电浆蚀刻术来定义浅沟渠开口图案。一般而言，可先在此SOI基板上方涂布一光阻层，并在此光阻层上定义出浅沟渠开口图案，再以此开口图案作为蚀刻罩慕，在矽层64中形成浅沟渠开口(未显示于图中)。之后填充氧化材料于此开口中，以形成浅沟渠隔离结构66于SOI基板的矽层64中，并定义出用来制作元件的主动区域。
接着，在主动区域中形成闸极结构68，此闸极结构68包含了氧化矽薄膜、堆叠在氧化矽薄膜表面的多晶矽层以及位于侧璧的间隙壁。在较佳实施例中，可藉着热氧化法来形成上述的氧化矽薄膜。至于多晶矽层则可利用低压化学气相沉积法(LPCVD)来形成，其中藉着将矽甲烷(silane，SiH4)加热解离以进行沉积。积多晶矽层的温度约在600至650℃，压力约在0.3至0.6torr之间。另外，可使用诸如氮化矽的介电材料来定义所需的间隙壁。
接着，请参照图5，依序对浅沟渠隔离结构66以及埋藏氧化层62进行蚀刻程序，以形成上方接触开口70，且曝露出此SOI基板的部分矽底材60上表面。
请参照图6，随后对上方接触开口70所曝露出来的部分矽底材表面进行离子植入程序，以形成掺杂区域72，同时，亦在闸极结构68侧边的矽层64表面，形成源/汲极74，其中闸极结构68与源/汲极74构成一MOS元件。接着请参照图7，形成矽化金属层76在掺杂区域72、源/汲极74以及闸极结构68的多晶矽层表面。随后在上方接触开口70与MOS元件的上表面沉积一层氮氧化矽薄膜78。
如图8所示，沉积层间介电层80于氮氧化矽薄膜78表面上，并填充于上方接触开口70中。在较佳的实施例中，此层间介电层80可由氧化矽或氮化矽形成。例如，可使用化学气相沉积法(CVD)以四乙基矽酸盐(TEOS)在温度约600至800℃，压力约0.1至10torr间来形成氧化矽。
请参照图9，蚀刻位于上方接触开口70中的部分层间介电层80，以形成上方接触孔84于上方接触开口70中，且曝露出矽底材60的部分上表面。此外，亦同时对MOS元件中的闸极68以及源/汲极74上方的层间介电层80进行蚀刻程序，以形成插塞开口86，并曝露出闸极结构68与源/汲极74。
随后填充导电材料88于上方接触孔84与插塞开口86中，如图10所示，一般而言，在填充导电材料88之前，会先在此上方接触孔84与插塞开口86表面形成阻障层，以防止后续制作的导电材料与矽材料间发生扩散现象，而产生尖峰效应(spiking effect)。在较佳实施例中，形成阻障层的温度为250至400℃，以便有效的降低阻障层其结构应力。至于其材质则可选择钛(Ti)、氮化钛(TM)或其任意组合。此外，所制作的阻障层其较佳的厚度约为100至500埃。其中，可使用氮化反应(nitridation)制程来形成所需的氮化钛层。首先进行溅镀程序，以沉积一钛层于上方接触孔84表面，再于N2；或NH3的环境中，经由高温处理而形成所需的氮化钛层。
在阻障层形成后，接着再形成金属晶种层(metalseeding layer)于阻障层的上表面。在较佳实施例中，此金属晶种层的材料可选择铜(Cu)、铬(Cr)、钒(V)、锂(Ta)、钼(Mo)、钨(Wu)或其任意组合。此金属晶种层可使导电材料较容易形成。最后再填充导电材料于上方接触孔84与插塞开口86中，以分别形成上方接触插塞以及导电插塞。其中，此上方接触插塞的功能为在SOI基板上方进行施加电压或接地，以避免传统由半导体底材底部执行偏压或接地，而在封装过程中产生的缺点。而导电插塞则可以使MOS元件导电以执行其功能。
本发明具有许多优点。在传统的SOI技术中，为了避免半导体底材处在浮置状态，会在半导体底材底部制作导电电极，以对此半导体底材施加偏压或将其接地。然而这个方式往往会增加制程的复杂度，此外由于是在此半导体底部制作导电电极，使得半导体封装过程中需额外考虑由半导体底部进行偏压的情形。相对的，在本发明中，藉着在SOI基板上方制作接触插塞来进行偏压或接地，不但可以避免上述的缺点，且由于接触插塞是制作于浅沟渠隔离结构中，是以亦可满足半导体制程中对高积集度的需求，更有甚者，由于上方接触开口84与插塞开口86是在同一步骤中蚀刻出来的，因此可在不增加制程步骤的情形下制作完成。
本发明虽以一较佳实例阐明于上，然而并非用以限定本发明精神与发明实体，仅止于此一实施例尔。对熟悉此领域技艺者，在不脱离本发明的精神与范围内所做的修改，均应包含在权利要求范围内。
图4 图权利要求
1.一种在绝缘体上硅材料基板上制作上接触插塞的方法，该方法至少包含下列步骤提供一SOI基板，该SOI基板由下而上包含矽底材、埋藏氧化层以及矽层，在该埋藏氧化层上表面并具有浅沟渠隔离结构，以便对该矽层进行分隔而定义出用来制作元件的主动区域；依序蚀刻该浅沟渠隔离结构与该埋藏氧化层，以形成上方接触开口，并曝露出该矽底材的部分上表面；进行离子植入程序，以便在该上方接触开口所曝露出来的部分该矽底材表面形成掺杂区域；形成层间介电层于该SOI基板上，并填充于该上方接触开口中；蚀刻该上方接触开口中的部分该层间介电层，以形成上方接触孔，并曝露出该矽底材的部分上表面；且填充导电材料于该上方接触孔中，以形成上方接触插塞。
2.如权利要求1所述的方法，其特征在于上述的埋藏氧化层，其厚度约3000至5000埃，而该矽层的厚度约1000至2000埃。
3，如权利要求1所述的方法，其特征在于上述的层间介电层，其材料可选择氧化矽、氮化矽或其任意组合。
4.如权利要求1所述的方法，其特征在于上述导电材料可选择铜、铬、钒、钽、铜、钨或其任意组合。
5.一种在绝缘体上硅材料基板上制作上接触插塞的方法，该方法至少包含下列步骤提供一SOI基板，该SOI基板由下而上包含矽底材、埋藏氧化层以及矽层，在该SOI基板上形成浅沟渠隔离结构，定义出用来制作元件的主动区域；制作闸极结构于该矽层表面的该主动区域中；依序蚀刻该浅沟渠隔离结构与该埋藏氧化层，以形成上方接触开口，曝露出该矽底材的部分上表面；进行离子植入程序，以便在该矽底材的部份上表面形成掺杂区域，同时，亦在该闸极结构侧边的该部分矽层表面形成源/汲极区域；形成层间介电层于该SOI基板上，以填充于该上方接触开口中，并充分覆盖该MOS元件；蚀刻该上方接触开口中的部分该层间介电层，以形成上方接触孔，并曝露出该掺杂区域；且填充导电材料于该上方接触孔中，以形成上方接触插塞。
6.如权利要求5所述的方法，其特征在于上述的埋藏氧化层，其厚度约3000至5000埃，该矽层的厚度约1000至2000埃。
7.如权利要求5所述的方法，其特征在于上述浅沟渠隔离结构是由氧化材料构成。
8.如权利要求5所述的方法，其特征在于上述层间介电层，其材料可选择钒、钽、钼、钨或其任意组合。
9.一种在绝缘体上硅材料基板上制作上接触插塞的方法，该方法至少包括下列步骤提供一SOI基板，该SOI基板由下而上包含矽底材、埋藏氧化层以及矽层；蚀刻该矽层以形成浅沟渠开口，并曝露出该埋藏氧化层的部分上表面；在该浅沟渠开口中形成浅沟渠隔离结构，并定义用来制作元件的主动区域；制作闸极结构于该矽层表面的该主动区域中；依序蚀刻该浅沟渠隔离结构与该埋藏氧化层，以形成上方接触开口，曝露出该矽底材的部分上表面；进行离子植入程序，以便在曝露的该部分该矽底材表面形成掺杂区域，同时亦在该闸极结构侧边的该矽层中形成源/汲极区域，以定义出MOS元件；形成氮氧化矽薄膜于该上方接触开口以及该MOS元件表面上形成层间介电层于该氮氧化矽薄膜表面上，以填充于该上方接触开口中，并充分覆盖该MOS元件；蚀刻该上方接触开口中的该层间介电层，以形成上方接触孔，同时亦在该MOS元件上方形成插塞开口，分别曝露出该闸极结构与该源/汲极区域；且填充导电材料于该上方接触孔与该插塞开口中。
10.如权利要求9所述的方法，其中上述埋藏氧化层，其厚度约3000至5000埃，该矽层的厚度约1000至2000埃。
全文摘要
一种在绝缘体上硅材料基板上制作上接触插塞的方法，以改善传统由半导体底部执行偏压或接地所造成封装过程中产生缺点的方法。首先在SOI基板上形成浅沟渠隔离结构，接着依序蚀刻此浅沟渠隔离结构与绝缘体，以形成上方接触开口，曝露出SOI基板矽底材的部分上表面。随后进行离子植入程序，以便在上方接触开口所曝露的部分矽底材中形成掺杂区域。形成氮氧化矽薄膜于上方接触开口表面上，并沉积层间介电层于氮氧化矽薄膜表面上，以填充于上方接触开口中。接着对上方接触开口中的层间介电层进行蚀刻程序，以形成上方接触孔。最后填充导电材料于上方接触孔中，形成上方接触插塞。
文档编号H01L21/44GK1450601SQ0210628
公开日2003年10月22日 申请日期2002年4月8日 优先权日2002年4月8日
发明者詹宜陵, 杨富量, 苏哿暐, 蔡明桓 申请人:台湾积体电路制造股份有限公司