专利名称：非易失性存储器单元与非易失性存储器阵列及其操作方法
技术领域：
本发明涉及非易失性存储器单元、非易失性存储器阵列、及其操作方法，尤其是一种能够使非易失性存储器单元及/或阵列具高集成密度、低电压编程及/或高速编程的操作方法。
背景技术：
MNOS存储器为一种典型的半导体存储器，其中储存在栅极绝缘体中的载流子电荷，以非易失性储存信息，MNOS存储器为一种层压结构，其包括导电栅极(M)、氮化硅膜(N)、隧道氧化物膜(O)及半导体，其中载流子(电子或空穴)在氮化硅膜内的捕陷层中被捕获，以储存载流子电荷，在这步骤中，MNOS存储器的氮化硅膜的厚度需要大于19nm，因电荷捕陷效率依氮化硅膜中的载流子捕陷距离而定(文献1F.L.Hampton and J.R.Cricchi″Space charge distributionlimitation of scale down of MNOS devices″，1979 IEDM Technical Digest，p.374)。
为了要编程(写入或擦除)MNOS存储器，需要至少大于10V或约20V作为编程电压的一个标准值，通过氮化硅膜将一电场馈送到半导体表面，以便一载流子穿过隧道氧化膜(通过隧道)注入到隧道氮化物膜。
另外，一MONOS存储器描述为有降低编程电压能力的非易失性存储器(文献2E.Suzuki，H.Hiraishi，K.Ishii and Y.Hayashi，″A low-voltagealterable EEPROM with metal-oxide-nitride-oxide and semiconductor(MONOS)structures″，IEEE Transaction on Election Devices，vol.ED-30，Feb.1983，p.122)，这种MONOS存储器为一种层压结构，其包括一导电栅极(M)、顶部氧化物膜(O)、氮化硅膜(N)、隧道氧化物膜(O)、及半导体，由于在氮化物膜及顶部氧化物膜之间所形成的势垒，通过在氮化硅膜中的载流子捕陷层，将使MONOS存储器停止跳跃，会导致制造出尽可能薄的氮化物膜，而且，在顶部氧化物膜与氮化物膜间的介面上最新产生的载流子捕陷，扩大一存储器窗的范围，即若整个绝缘层的厚度制作的较薄些，仍可能辨识出储存的信息。
在所储存的信息可保存十年的情况下，此MONOS存储器可能会使编程电压降至9V，并维持有用的编程速度(0.1msec)(文件3T.Nozaki，T.Tanaka，Y.Kijiya，E.Kinoshita，T.Tsuchiya and Y.Hayashi，″Al-Mb EEPROM with MONOSmemory cell for semiconductor disk application″，IEEE Journal ofSolid-Sate Circuits，Vol.26，No.4，April，1991，p.497)。
然而，且描述是否可能将编程电压降低到小于9V且在编程的速度小于0.1msec的情况下，而仍然维持存储器储存特性，为了达到小于9V的编程电压，必需牺牲编程速度、或存储器储存特性、或两者。
另揭露一种技术，将一单一晶体管单元与一单一栅极(要连接到一字线的)以阵列的形式结合在一起，以改良较在上述文献3所提到的更佳的集成密度。然而，由于不仅需将电位供应到漏极而且需将电位供应到源极上以至于不写入未被选取的单元，此会造成分别将漏极及源极连接到一位线方向，所以不可能改良集成密度即便使用一单一栅极结构的单一晶体管。(文献4I.Fujiwara，H.Aozasa，A.Nakamura，Y.Komatsu，and Y.Hayashi，″0.13mm MONOS singletransistor memory cell with separated source″，1998 IEDM Technical Digest，36.7，p995-998，Fig.2 & 11)。
当以一阵列的类型集成一单一栅极单元以读取储存的信息时，会有存储器储存特性的衰减(称之为读取干扰)，因为用于读取储存信息的电压需提供到一栅极上。
为了防止上述储存特性的衰减及在电压要供应到栅极状态下完整保留储存的信息，必须将上述提及的隧道氧化膜的厚度从2.0nm增加到2.7nm。为了使因隧道氧化物膜厚度的增加造成编程速度的衰减尽可能的减到最小，编程的电压需从9V增加到12V。
同时，亦揭露一种浮置栅极存储器单元的弹道载流子注入技术，其用于使编程电压减少及使编程速度增加(文献5S.Ogura，A.Hori，J.Kato，M.Yamanaka，S.Odanaka，H.Fujimoto，K.Akamatsu，T.Ogura，M.Komiya andH.Kotani，″Low voltage，low current，high speed program step split gatecell with ballistic direct injection for EEPROM/Flash″，1998 IEDMTechnical Digest，36.5，p.987-990)。上述提及的弹道载流子注入方式，是在半导体基板表面上以台阶的形式形成一薄漏极区，热载流子以弹道传输穿过到一浮置栅极，而将该浮置栅极布满以覆盖该台阶的部份，此可改良注入效率，是由于载流子传输方向的速度分量可有助于产生载流子注入的能量。
然而，传统MONOS非易失性存储器的载流子注入与放电，是在一沟道表面上完成，该沟道在栅极绝缘体下形成半导体区，而加上载流子电荷捕获功能，且无法从浮置栅极存储器单元的载流子注入中得知，在读取存储器单元时感测到的电流或电压是否由在栅极绝缘体捕获的载流子电荷所控制，该电荷由在形成半导体沟道中的源/漏极方向的区域载流子注入捕获。清楚地读取注入穿过上述提及薄漏极的载流子电荷是不可能的，此会造成改变常规MONOS非易失性存储器的电流及电压。
有关于常规浮置栅极存储器，若发现栅极绝缘层的某区有缺陷，此可能造成缺陷的位，该缺陷区会造成恶化整个单元的存储器储存特性。此外，浮置栅极对控制栅极及浮置栅极间的电容的总电容比率会随著存储器变好而减少。为解决上述的缺点，必须采用这样的结构，以增加控制栅极及浮置栅极间的重叠区域，而且无疑的必须增加一些制造程序和单元面积。
发明内容
本发明之主要目的，是解决现有技术的问题，并提供一种非易失性存储器单元，其不仅在较低电压下有能力编程，而且减少产生缺陷位的机率、且与常规浮置栅极存储器相较之下，具有较少的工艺步骤；一种使用该工艺的方法及一种非易失性存储器阵列。
为了获得上述提及的目的，本发明提出下列方法一非易失性存储器单元，其中相反导电类型的第一与第二杂质区形成于基板的主表面中，且通过一沟道而将其两者隔开，以在基板主表面中形成导电类型的半导体区，且一栅电极形成于沟道的栅极绝缘体上，以形成半导体区，在栅极绝缘体的载流子捕获装置中注入且储存载流子，还包括(a)提供一加速电位供应装置，以将加速电位选择性地供应到第一及第二杂质区一侧的一个输出上；(b)形成半导体区的沟道，包括有载流子供应部份及载流子加速注入部份，其沿著载流子传输方向设置；(c)将载流子供应部份供应到载流子加速注入部份，载流子通过另一端的第一与第二杂质区而被供应；(d)载流子加速注入部份使自载流子供应部份的载流子局部注入到栅极绝缘体中，该栅极绝缘体位于第一与第二杂质区相邻位置的附近；及(e)在载流子加速注入部份的一投射区中，提供具有至少载流子电荷捕获装置的栅极绝缘层。
根据上述之特征，由于电压供应到一第二杂质区中，一空间电荷区通过电场而由一第二杂质区延伸至一载流子加速注入部份，由于载流子供应到载流子加速注入部份，能量通过空间电荷的电位差而供应到载流子，该载流子被移动到尽可能的靠近第二杂质区的介面，而不会被晶格散射而影响到，且上述的载流子被注入，也就是说，载流子电荷捕获装置在很窄的区域局部注入，即克服栅极绝缘体的介面形成的势垒。
并且更特别的是，此可能供应一载流子能量克服在栅极绝缘体及载流子加速注入部份间的势垒VB，其距离为高能量载流子平均自由路径的三倍，其通过将一载流子加速注入部份设置于一形成半导体区的沟道中，能量供应到一载流子(及其产生的电位差VB)的距离愈短，会有愈多的载流子数量克服该电位差，然而，随著此距离变得较短时，载流子穿隧的机率会由于高电场而增加，由一数值(接近上述提及的高能量载流子平均自由路径的三倍)决定距离的缩短限制，以防止因增加载流子穿隧所产生的无效电流。若在能量供应到载流子的能量(其产生电位差VB)超过高能量载流子平均自由路径的14倍，则其注入效率则几乎与常规沟道热电子注入相同。
同时，通过检测一单元的电流或单元的阈值电压，有可能读取到一单元内储存的信息，即使具有载流子电荷捕获功能的整个栅极绝缘体的整个区域未捕获载流子电荷。例如，若载流子电荷被捕获在栅极绝缘体长度(连接一第一杂质区与第二杂质区的方向)超过20nm长中，此可能读取到信息。
附图的简单说明在形成本说明之内容部份的附图中，所示为
图1显示本发明第一优选实施例一非易失性存储器单元的剖面图。
图2显示图1非易失性存储器单元的等效电路图。
图3显示图1存储器阵列的电路示意图。
图4显示本发明之第三优选实施例一非易失性存储器单元的剖面图。
图5显示图4非易失性存储器单元的等效电路图。
图6显示图4存储器阵列的电路示意图(第一实施例)。
图7显示图4存储器阵列的电路示意图(第二实施例)。
图8显示信号波形，显示图4存储器阵列的编程与读取方法。
图9显示图4存储器阵列的电路示意图(第三实施例)。
图10显示图4存储器阵列的电路示意图(第四实施例)。
图11显示本发明第四优选实施例之一非易失性存储器单元的剖面图。
图12显示本发明第五优选实施例之一非易失性存储器单元的剖面图。
图13显示本发明第六优选实施例之一非易失性存储器单元的剖面图。
图14显示本发明第七优选实施例之一非易失性存储器单元的剖面图。
图15显示图14非易失性存储器单元的等效电路图。
图16显示本发明第八优选实施例之一非易失性存储器单元的剖面图。
图17显示本发明第九优选实施例之一非易失性存储器单元的剖面图。
图18显示本发明第十优选实施例之一非易失性存储器单元的剖面图。
图19显示本发明第十一优选实施例之一非易失性存储器单元的剖面图。
图20显示本发明之第十二优选实施例之一非易失性存储器单元的剖面图。
图21为本发明图20实施例中一载流子注入示意图。
图22为现有技术之一载流子注入示意图。
图23为图20之一存储器单元的电路示意图(第一实施例)。
图24为图20一存储器单元的电路示意图(第二实施例)。
图25为信号波形示意图，显示图20编程一存储器单元的方法。
图26为信号波形示意图，显示图20读取一存储器单元的方法。
图27为图20一非易失性存储器单元的剖面图，显示其制造方法(第一实施例)。
图28为图20一非易失性存储器单元的剖面图，显示其制造方法(第二实施例)。
图29为图20一非易失性存储器单元的剖面图，显示其制造方法(第三实施例)。
图30为图20一非易失性存储器单元的剖面图，显示其制造方法(第四实施例)。
图31为图20一非易失性存储器单元的剖面图，显示其制造方法(第五实施例)。
图32为图20一非易失性存储器单元的剖面图，显示其制造方法(第六实施例)。
图33为图20一非易失性存储器单元的剖面图，显示其制造方法(第七实施例)。
图34为图20一非易失性存储器单元的剖面图，显示其制造方法(第八实施例)。
图35为本发明第二实施例一非易失性存储器单元的剖面图。
优选实施例说明以下提供本发明的详细描述，并搭配相关的附图以说明内容，图1显示本发明第一实施例一非易失性存储器单元的剖面图，且图2则是其等效电路图。
一P阱区101形成于一基板10表面中，且在P阱区101表面中定义一形成半导体区的沟道110，并被一第一n+区121(源极/漏极区SD1)及一第二n+区122(源极/漏极区SD2)隔开，该形成半导体区的沟道110为在一表面上的半导体区，该沟道为电感应及消退，且包括有半导体基板表面自身、或在半导体基板表面上形成的一阱区表面部份、或在绝缘支撑基板上形成的一半导体薄膜(SOI)等等，因此，使用的基板10为一SOI基板及类似形成于半导体基板中或其主要表面的结构。
形成一载流子供应部份(CS载流子供应)111并与第一n+区121接触，而一载流子加速注入部份112(AI加速及注入)在该形成半导体区的沟道110中与第二n+区122接触，其中载流子供应部份111与载流子加速注入部份112互相接触。
载流子供应部份111可当作一载流子路径，经过其中的形成半导体区的沟道110或其表面，将第一n+区121的载流子供应到形成半导体区的沟道110及载流子加速注入部份112。
以下再进行详述，载流子加速注入部份112对载流子作局部注入，将能量供应到一栅极绝缘体132的极窄区中的第二n+区122的相邻介面。
栅极绝缘体132形成以覆盖第一与第二n+区121及122的每个相对表面及形成半导体区的沟道110，且栅电极140形成于栅极绝缘体132上，以连接每个n+区121与n+区122。
栅极绝缘体132为一三层结构，其具有载流子捕获装置，在形成半导体区的沟道110上的第一层132a，通常由氧化硅膜(O)或氮化硅膜(ON)等所组成，且在形成半导体区的沟道110的介面上形成一势垒。
第二层132b通常由氮化硅膜(N)或氧化钽膜(T)所组成，而具低能量隙材料微粒更为适合，如TiN及类似的组成，或在氮化硅膜中埋入导电性的材料，可增加注入载流子(电子)的捕获机率。另外，氮化硅膜的厚度通常小于10nm，以便在低电压进行编程，但经证实在4nm的厚度仍可能捕获载流子。与第一层132a及第三层132c的氮化硅氧化硅膜相较之下，第二层132b的氮化硅膜可包含少许的氧原子百分比(既然如此，就像与在微粒埋设于氮化硅膜中的例子样，第二层上的氮化硅膜称之为氮化硅膜(N)，以区别第二层上的氮化硅膜及本实施例的第一与第三层上的氮化硅膜。)。
栅电极140下的第三层132c通常由氧化硅膜(O)或氧化氮化硅膜(ON)所组成，且其两膜的厚度通常大于2nm，一载流子电荷被捕获及通过载流子陷井层捕获、或通过在形成第二层132b内的一陷阱区(载流子电荷捕获功能)、或通过在第二层132b与第三层132d的介面上。
若第一层132a由3-4nm厚度的氧化硅膜或氧化氮化硅膜所组成，且第三层132c由一2-4nm厚度的氧化层或氧化氮化硅膜所组成时，则可以进行低电压编程。而且，这使得第三层132c的载流子穿隧机率高于第一层132a，因此，在编程时(编程电位)可能会产生一电位供应到栅电极140上，而在擦除(擦除电位)时，电位则会供应到栅电极140上。
当进行编程与擦除时，通常需要供应到一栅电极电位，其极性依何时进行编程及擦除而有所不同，换言之，若一载流子假设为电子，在编程时，需施加一正电位到电极140，而在擦除时则需施加一负电位。然而，需要额外的电路技术，以在LSI中产生不同极性的高电位，其会增加制造成本，为了解决这问题，本发明仅通过供应栅电极140相同极性但不同层的电位能，以完成载流子注入(编程)与载流子抽取(擦除)。
在上述的步骤中，若氧化硅膜用于第一层132a且氧化氮化硅膜用于第三层132c，则从第二层132b观察，相对于氧化氮化硅膜位于第二层132b与第三层132c之间的势垒是低的，因此，跨越第三层132c的载流子穿隧机率将大于跨越第一层132a的载流子穿隧机率，即使其膜的厚度是相同的，若将氧化氮化硅膜用于每层中，也可让第三层132c的厚度较第一层132a为薄。
三层结构(第一层/第二层/第三层)材料的组合可设为如O/N/O、ON/N/O、ON/N/ON、O/N/ON、O/T/O、ON/T/O、ON/T/ON及O/T/ON。
若栅电极140的长度为0.25-0.35微米，载流子供应部份(p型)的杂质浓度为2E17atm/cm3、载流子加速注入部份112的杂质浓度为1E18atm/cm3、载流子加速注入部的长度约80nm为较佳。
在每个n+区121与122会使每个n区121n与122n与形成半导体区的沟道110接触，其中该形成半导体区的沟道110的长度为50-70nm，且其杂质浓度为1-2E19atm/cm3、除了n区121n与122n外的n+区杂质浓度为1E21atm/cm3，而栅电极140通常包含n型多晶硅或多晶硅与硅化物的双层结构(硅化钨、硅化钛与硅化钴等)。
再者，以下阐述本发明实施例的操作原则，当预设的加速电位(大于VB-2ψF2，如下述)供应到n+区122时，大于势垒VB到栅极绝缘体131间的电位差会形成于载流子加速注入部份的表面上，而足够克服电位VB的能量部份供应到部份的载流子，其跨过此部份(空间电荷区)。载流子通常被传送到n+区122的方向，且被晶格散射的载流子则朝载流子电荷捕获装置，以到达要被捕获以克服势垒的电荷捕获装置。
同时，为了要供应许多大于电位VB等效的载流子能量，必须形成一电位差，以在载流子加速注入部份中的短距离内内越过电位VB，然而，必须在半导体上形成这种高电场的装置，并且，若考虑若使用硅材料时，直接穿隧始于电场强度为1E6V/cm，不可能形成小于30nm的长度的电位差(相当于硅与氧化硅膜之间的势垒)。考量到高能量载流子的平均自由路径Lo约10nm，且该部高电场形成相当于长度为3Lo的部份上时，除加速载流子外，提供载流子克服势垒VB所需的能量为exp(-3Lo/Lo)＝1/20的比例，这是一相当大的数值，因常规的沟道热电子注入效率为1E-8。
若将上述数值考虑晶格散射造成的方向改变机率(估计为1/100的等级)，本发明与常规CHE技术相比，本发明揭露的技术并不能提供优点，除非覆盖电位差部份的长度在14Lo[exp(-14Lo/Lo)]内，而该杂质浓度可能大于2E17atm/cm3，而长度小于上面提到的，其杂质浓度可能会产生一相当于势垒VB的电位差。
同时，杂质浓度为3-4E18atm/cm3，其杂质浓度可能会产生长度为3Lo之电位差VB，而在连接两n+区121与122的方向，载流子捕获至电荷捕获装置的长度约为10nm的等级。
然而，沿载流子的方向，因晶格散射造成供应到载流子的能量变化率很小，因此在电荷捕获装置内注入此种载流子，如本发明以下提到有关其他实施例中，若将一表面台阶设置于一朝载流子加速部份移动的载流子，则可执行较高速的写入，而在栅极绝缘体的载流子捕获装置中，该未改变方向的载流子则直接注入。
其次，以下为本发明一实施例中的编程与擦除的方法，实施例中有关编程时电压供应的部份如下所述(1)供应第二n+区122的电压大于VB-2ψF2的电压，VB为栅极绝缘体132与形成半导体区的沟道间之势垒，而该ψF2为形成半导体区的沟道110中费米能阶，如4.0V。
此加速电位供应部份从第二n+区延伸到载流子加速注入部份112，因此，形成于栅极绝缘体132介面上欲克服势垒VB的能量，通过空间电荷区的电位差供应到载流子，其由载流子供应部份111供应到至载流子加速注入部份，且其移动到与第二n+区122相邻的介面。
(2)将一个小于(VB-2ψF2)如2.0V的电位，供应到第一n+区121。
(3)将一个大于栅极阈值电压的电位如3.3V，供应到栅电极140。
因此，当空间电荷区(载流子路径)形成于栅电极140下载流子供应部份111表面上时，则可能将载流子移动到第二n+区122，而载流子从第一n+区121供应到载流子供应部份。
(4)载流子不会被注入到载流子电荷捕获装置(在栅极绝缘体132中)，除非在第一n+区上有电位变化，若小于1.8V的电位供应到第一n+区121时，从第一n+区121供应载流子到载流子供应部份111，而进一步移动到载流子加速注入部份112。除了移动到载流子加速注入部份112且不会被晶格散射影响的第二n+区122之相邻界面的载流子，在由克服势垒的载流子电荷捕获装置极窄区中提供能量及局部注入。
如上述提到的步骤中，若要供应到第一n+区121的电位控制在一些电压值时，如0V、0.6V或1.2V，则可储存因供应电位能产生的多值信息，因此会改变载流子供应数量，当然这些信息也可以以使用0V的双值形式储存。
使每区的电位回到待命(如0V)状态的等级是以栅电极140、第一n+区121与第二n+区122的等级来处理。
为了要擦除信息(抽取捕获的载流子)，通过使第一与第二n+区121与122的电压为0V及供应如9-10V的电压到栅电极140，则捕获的载流子可抽取到栅电极140，而抽取过多的载流子可能会使栅极阈值电压成为耗尽的模式。
在上述的步骤中，若在下文提及的存储器阵列由本发明所揭露之存储器单元组成时，漏电流可能会从未被选取存储器单元流至位线，为了解决上述的问题，必须避免让抽取载流子的栅电极压过高，或通过重复检测栅极阈值电压的步骤，抽取捕获的载流子，直到所检测的阈值电压达到一预设值，然后，再抽取载流子。
当读取储存的信息时，将小于电位的能量(VB-2ψF2)如2.0V供应到第一n+区121、如0V供应到第二n+区122、及如2.0V供应到栅电极，以检测在第一n+区121流动的电流，在这步骤中，在该处流动的电流如漏电流被判定为″0″，若大于微安培(μA)单元的电流在该处流动，则判定为″1″。
即使载流子加速注入部份112与载流子供应部份111的杂质浓度相同，虽然载流子注入效率降低时，仍有可能使载流子注入，载流子加速注入部份112定义为藉供应电位到第二n+区122，而在形成半导体区的沟道110内的空间电荷区形成的空间电荷区。
根据本发明的第二实施例如图35所示，若一(第一)载流子加速注入部份112a形成于第一n+区121一边上，且若在第二n+区122与第一n+区121上的电位供应情况相反时，则可在第一n+区121一边的形成半导体区的沟道上的栅极绝缘体132注入与捕获载流子电荷，在前面的实施例中，载流子供应部份111设置于形成半导体区的沟道110中，并夹在第一载流子加速注入部份112a及(第二)载流子加速注入部份112之间，第一与第二载流子加速注入部份112a与112通常由相同的杂质分布所组成。
根据本发明的实施例，因可在一栅电极140制造两个储存区，而可达到高密度集成。
然而，当读取位于捕获于第一载流子加速注入部份112a上栅极绝缘体中的栅极绝缘体的载流子电荷信息时，一空间电荷层从第二n+区122延伸至部份的栅极绝缘体下方的形成半导体区的沟道110(部份的载流子加速注入部份112)，其中该栅极绝缘体捕获的载流子电荷由第二载流子加速注入部份112所提供。
若满足上面提到的条件，可在不影响第二载流子加速注入部份112上储存于栅极绝缘体的信息下，读取储存在栅极绝缘体132内的信息，例如，若供应到第二n+区122的电位假设为1.2V以读取载流子电荷时，在第二载流子加速注入部份112的杂质浓度必须小于2E18atm/cm3，为了读取第二载流子加速注入部份112上储存于栅极绝体的载流子电荷，必须控制前面提到的电位。
同时，为了集成前述存储器单元所形成的存储器阵列，在列方向旁的每个存储器单元之栅电极140(G)连接至一相同的字线LW(i)；在列方向旁的每个存储器单元之第一n+区121(SD1)连接至一相同的位线LB(i)，而在列方向旁的每一存储器单元之第二n+区122(SD2)连接至一相同的公共线LC(i)。
通过改变已选取单元的单元操作，可编程、擦除与读取上述储存在阵列中的信息，包括有(1)一栅电极140到一字线LW(i)，(2)一第二n+区到一公共线LC(i)、及(3)一第一n+区121到一位线LB(i)。
此外，通过连接栅电极140到一字线LW(i)、一第二n+区122到一位线LB(i)与一第一n+区121到一公共线LC(i)，可形成一第二阵列，在被选取单元上改变单元的操作(1)一栅电极140至一字线LW(i)、(2)一第一n+区121至一公共线LC(i)及(3)一第二n+区122至一位线LB(i)，可编程与擦除第二阵列。
在读取储存在阵列内的信息，提供小于(VB-2ψF2)的电位能如2.0V至公共线LC(i)与如3V至字线LW(i)，可检测位线LB(i)的电位能，若载流子被捕获在一载流子捕获装置(在栅极绝缘体132内)，输出的电位能很小几乎是零，当被载流子捕取装置捕获的电子数量很小或是没有，则输出电位能接近2V，与公共线LC(i)的位能相当。
根据本发明中揭露的实施例中，不仅可提供一具单一栅极、单一晶体管单元结构的非易失性存储器单元，更具有高效率注入与高集成密度，因从形成半导体区的沟道110(载流子加速注入部)至栅极绝缘体132可作局部载流子注入。
再者，请参阅图4，显示本发明第三实施例之存储器单元的剖面图，图5为其相关的电路图。
在第一与第二实施例中揭露的简单结构具有制造技术上的优势，但其必须解决读取信息产生的漏电流问题，就如第一与第二实施例提到的过度擦除的问题。而且若在编程时，将降低电流从n+区121提供载流子至形成半导体区的沟道110，很难让注入效率最佳化。
根据本发明的第三实施例，每一栅电极(与栅极绝缘体)独立在载流子供应部份111与载流子加速注入部112形成，这不仅因过度擦除，让未被选取单元较不影响读取电流，且提升编程的注入效率。
在基板(10)表面形成一阱(101)，并在阱(101)表面的间隔形成第一n+区SD1(121)与第二n+区SD2(122)。
在第一n+区与第二n+区间形成的形成半导体区的沟道，形成一邻近第一n+区(121)的载流子供应部份(111)，邻近第二n+区(122)处形成载流子加速注入部(112)。
在载流子供应部份(111)表面之第一栅极绝缘体(131)上形成第一栅电极G1(141)，在载流子加速注入部(112)表面，于具载流子电荷捕获装置的第二栅极绝缘体(132)上形成第二栅电极G2，第二栅电极(142)与栅极绝缘层(132)延伸覆盖第一栅电极(141)的n+区(122)部份表面、而第一栅电极(141)与第二栅电极(142)被第二栅极绝缘体(132)绝缘。
如上所述，一绝缘体绝缘第二极电极(141)与第二栅电极(142)可形成另一(第三)绝缘膜，视制造方法而定，不局限延伸栅极绝缘体。
具有载流子电荷捕获装置的第二栅极绝缘体(132)是一多层的结构，本发明采用的是一三层构造，在第二栅电极(142)界面形成势垒，其中第一层(132a)(氧化硅膜[O]、氧化氮化硅膜[ON])、第二层(132b)(氮化硅膜[N]、氧化钽膜[T]或氧基氮化硅膜[ON]，其中该氧基氮化硅膜的氧与氮的比例小于第一与第三层)及第三层(132c)(氧化硅膜[O]或氧化氮化硅膜[ON])依次层叠。
关于第二栅极绝缘体(132)的第二层，至少在第一层(132a)或第三层(132c)或在第二层本身内的一处位置形成载流子捕获层，将一载流子由载流子加速注入部(112)注入至第二栅极绝缘体(132)。
以下描述的是有关存储器单元的操作原理。根据本发明的一实施例，首先载流子由第一n+区(121)注入至载流子供应部份(111)，载流子再由载流子加速注入部(112)注入至第二栅极绝缘体(132)，并克服其间的势垒，为让载流子由第一n+区(121)注入至形成半导体区的沟道(110)，需满足以下两种情形A与B之一情形A在第一n+区(121)中将大于第一栅极阈值电压(Vth1)的位能加至第一栅电极(141)，或一预设的固定位能加至第一电极(141)，并且在第一栅电极(141)下的形成半导体区的沟道表面，通过第一n+区(121)的位能诱发一沟道，该位能较第一栅电极阈值电压(Vth1)减去预设位能所得的值还低。
情形B第一n+区(121)顺向偏压至一形成半导体区的沟道，在形成半导体区的沟道(MC注入)内注入少许载流子。
为了注入在载流子加速注入部(112)内的载流子，需同时满足情形C与情形D，通过载流子供应部份(111)至第二栅极绝缘体(132)，克服载流子加速注入部(112)与第一层(132a)的第二栅极绝缘(132)间的势垒(VB)。
情形C为在形成半导体区的沟道加速，提供第二n+区(122)一大于(VB-2ψF2)的电位能。
情形D在形成半导体区的沟道110上，提供第二栅电极142一大于(VB-2ψGB)的电位能，以吸引载流子，其中该GB为栅极材料与形成半导体区的沟道间的工函数差值。
在前述第一栅电极，可独立建立吸引载流子的电位能，因此将供应至第二栅电极142的电位能最大化，并最小化第一栅电极的电位能，以达到高效率载流子注入至载流子储存装置，其中让保存沟道电流的栅极阈值电压尽可能的小。
根据上述的情形，提供载流子从第一n+区121至载流子供应部份111，而且于载流子移动至载流子加速注入部之外提供载流子，该载流子移动至第二n+区122的邻近界面，且不会受到晶格散射的影响，通过用于吸引载流子提供至第二栅电极142的电位能与加速电位能提供至第二n+区122的交互作用，可克服势垒VB，因此，载流子被局部的从载流子加速注入部112的一部份(与第二n+区122邻近的界面)注入至第二栅极绝缘体132，可克服势垒VB，且从第二栅极绝体132观察，其被局部储存，而且从载流子已被捕获的部份进一步注入。
其次，以下叙述存储器单元载流子擦除(抽取)的机制，根据本发明的实施例，在第二栅极绝缘体(132)采用三层的结构，以下两个擦除机制可供选择使用。
(a)第一擦除机制极性与载流子电荷相同的位能被馈送至第二栅电极(142)，在第二栅极绝缘体(132)注入与捕获的载流子经隧道经第一层(132a)回至沟道形成区(此步骤所需的平均电场为8MV/cm)，为了采用这种擦除机制，第一层(132a)的载流子穿隧机率最好事先决定大于第三层(132c)的机率。
尤其若每一阻挡层(132a)与(132c)的材质相同，则第一层(132a)的厚度较第三层的厚度薄，采取这样的材料组合，由第二层(132b)看的第一与第二层间之阻挡层高度，若每一层的厚度是相同的，则载流子较第二与第三层间的高度低。
(b)第二擦除机制一极性与载流子电荷相反的位能被馈送至第二栅电极(142)，由隧道转变第三层(132c)抽取在第二栅极绝缘体内注入与捕获的载流子，为了采用这种擦除机制，第三层(132c)的载流子穿隧机率最好事先决定大于第一层(132a)的机率。
尤其若每一阻挡层的材质相同，则第三层(132c)的厚度较第一层的厚度薄，采取这样的材料组合，由第二层(132b)看的第二与第三层间之阻挡层高度，若每一层的厚度是相同的，则载流子较第一与第二层间的高度低。
为了要采用第一擦除机制，必须提供位能至第二栅电极(142)，该位能的极性变化与编程与擦除操作有关。
同时，根据本发明的一实施例，若特别采用第二擦除机制，则只要提供相同极性但不同大小的位能至一第二栅电极(142)，即可执行载流子注入与抽取。
根据本发明的实施例，第二栅极绝缘体(132)为一三层的结构，而当作阻挡层的第三层(132c)放置于与第二栅电极(142)的界面，这使得第二层(132b)更薄，而能维持载流子电荷捕获的功能，且通过隧道转移经第三层(132c)，将载流子抽取至栅极端，然而，若抽取载流子至栅极端的位能施加在第二栅电极(142)，由这位能产生的电场将对形成半导体区的沟道内的载流子也有效益。
在常规的存储器结构中，其中载流子从形成半导体区的沟道注入至第二栅极绝缘体(132)由隧道转移执行，在形成半导体区的沟道表面形成的绝缘体(相当于本发明实施例中的第一层(132a)之载流子隧道机率预设是高的，这造成形成半导体区的沟道至第二栅极绝缘体(132)的同步隧道注入，造成几乎不可能从第二栅极绝缘体(132)抽取载流子。
同时，可能造成载流子隧道跨越第一层(132a)(形成半导体区的沟道的一端)的机率很小，因为根据本发明，载流子从形成半导体区的沟道注入至第二栅极绝缘体(132)的执行不是由隧道转移，而是克服势垒，因此通过减少隧道注入的量至第二栅极绝缘体至几乎很小，甚至将第二栅电极(142)调整在高位能，可能抽取经过第三层(132c)的注入载流子。
若采用第二擦除机制时，最好使用氧化硅膜(O)与氧化氮化硅膜(ON)等来作第一层(132a)，而每一膜的厚度最好大于3nm，再者最好使用氮化硅膜(N)与氧化钽膜(T)作第二层(132b)，而氮化硅膜的厚度希望是小于10nm，以供低电压编程，然而已证实可在仅4nm厚的膜执行编程。
第二层(132b)的氮化硅可包含少许氧，比例上较第二与第三层氧化氮化硅少，氧化钽的厚度最好小于50nm，而第三层最好用氧化硅膜(O)或氧化氮化硅膜(ON)，而大于2nm的厚度。
即第二栅极绝缘体的第一、第二与第三层之组合可表示O/N/O、ON/N/O、ON/N/ON、O/N/ON、O/T/O、ON/T/O、ON/T/ON与O/T/ON。
若存储器单元具第一层包含一膜厚度为3-4nm的氧化硅膜或氧化氮化硅膜，及第三层由膜厚度为2-4nm的氧化硅膜或氧化氮化硅膜的组合，在低电压与相同极性下，进行存储器单元的编程与擦除。
然而，若氧化硅膜用在第一层，而氧化氮化硅膜用在第三层，则两层的膜厚度应该相同，因为相对于氧化氮化硅，从第二层观察第二层与第一层间的势垒非常小，而载流子隧道机率至第三层变得大于第二层与第一层间的势垒，即使膜厚度是相同的，而且若氧化氮化硅膜用在每一层，则可让第三层的厚度比第一层薄。
若将在情形C中大于VB-2ψF2的加速电位能提供至第二n+区122，而空间电荷区从第二n+区122延伸至载流子加速注入部112，通过此延伸部份的电位能差值产生的能量提供载流子加速注入部的载流子，延伸部至能量提供的长度愈短，愈多的载流子数克服势垒VB，因此根据本发明，最好提高载流子加速注入部的杂质浓度至2E17-4E18atm/cm3左右。
若载流子加速注入部(112)的杂质浓度高于载流子供应部份(111)，来自第二n+区的一穿透电压变成比来自第一n+区的小，若电压加至第一与第二n+区(122，122)。
以下叙述有关非易失性存储器阵列，其结构将上述的非易失性存储器单元以矩阵的方式排列，图6为一第一非易失性存储器阵列的连接图。
在同一行的每一存储器单元的第一n+区SD1(121)与位线(LB)连接，邻近行方向的存储器单元的第二n+区SD2(122)一起在列方向连接至一公共线(LC)，在相同列的每一存储器单元的第一栅电极G1(141)接至一字线(LW)，而在相同列的每一存储器单元的第二栅电极G2(142)接至一控制线(LC)。
图7显示第二非易失性存储器阵列的连接图，在同一行的每一单元的第一n+区SD1(121)与位线(LB)连接，邻近行方向的存储器单元的第二n+区SD2(122)在列方向连接至一公共线(LC)，在相同行的每一存储器单元的第一栅电极G1(141)接至一字线(LW)，而在相同行的每一存储器单元的第二栅电极G2(142)接至一控制线(LC)。
图8为第一与第二电路结构在编程与读取存储器阵列方法的信号波形图。
当编程(信息写入)被选取存储器单元，施加一大于第一栅电极141的栅极阈值电压Vth1的电位能Vwpr1至字线LW，视位线LB的电位能而定，在载流子供应部份111表面上诱发一沟道，根据情形C，高于VB-2ψF2的电位能加至一被选取公共线LC(n+区122)，并在逆向偏压的方向提供一适当电位能(含0V)至一未被选取公共线LC，其中该逆向偏压较结击穿电压低，如0V，根据情形D，吸引载流子的电位能高于VB-2ψGB，并被选取控制线LS，于未被选取控制线LS连接一预设的电位能，如不会引编程的0V沟道电流。
预先连接一大于阈值电压(Vth1)减接至字线(LW)的位能(VWPr1-Vth1)的预设位能(VBPr)至位线(LB)，在编程存储器阵列时，根据储存的信息内容，连接(VWPr1-Vth1)的差值位能(VVPr1)或低于(VWPr1-Vth1)的位能(VBPr0)，在这个步骤中，若接至位线(LB)的位能(VBPr0)选自多值外的电压，如虚线所示，可以多值的形式编程信息。
根据上述的编程操作，克服载流子加速注入部(112)与第二栅极绝缘体132)(第一层132a)间的势垒，载流子从第一n+区(121)注入至载流子供应部份(111)在第二层(132b)被局部注入，因此连接位线(LB)的位能产生的信息以非易失性的形式储存。
当读取被存储在被选存储器单元的信息时，将逆向偏压电位能VBRD连接至存储器单元的位线LB，再连接大于第二栅电极142的编程栅极阈值电压Vth2较低值的电位能VCRD至控制线LS，再连接至字线LW的电位能VWRD为大于第一栅电极141的栅极阈值电压Vth1。在上述提到的状态中，不管存储器单元是开或关，通过一感应放大器检测位线(LB)的电流(iWRD)，判断储存在存储器单元的信息。上述的数据判断可以不是直接检测电流的方式，而是通过位线中电荷的放电速度(位能变化)。
然而，配置和编程存储器单元的方法不限于上述提到的，而可以有以下的调整。
图9显示第三修正实施例的连接结构，邻近行方向的存储器单元的第一n+区SD1(121)共同在列方向与一公共线(LC)连接，在行方向每一存储器单元的第二n+区SD2(122)连接至一位线(LB)。在列方向每存储器单元的第一栅电极G1(141)连接至字线(LW)，而在列方向每一存储器单元的第二栅电极G2(142)连接至控制线(LS)。
图10显示第四修正实施例的连接结构，邻近行方向的存储器单元的第一n+区SD1(121)共同在列方向与一公共线(LC)连接，在行方向每一存储器单元的第二n+区SD2(122)连接至一位线(LB)。在列方向每一存储器单元的第一栅电极G1(141)连接至字线(LW)，而在列方向每一存储器单元的第二栅电极(142)连接至控制线(LS)。
图11为本发明第四实施例的非易失性存储器单元的剖面图，使用与前述实施例相同的符号，代表相同的意义。
根据本发明的第四实施例，相对于本发明第三实施例的结构，本实施例的结构中，第一栅电极(141)与栅极绝缘体(131)与第二栅电极与栅极绝缘体堆叠在一起，其中第一栅电极(141)与栅极绝缘体(131)延伸覆盖第二栅电极的第一n+区(121)的表面及端面。
图12为本发明第五实施例的非易失性存储器单元的剖面图，使用与前述实施例相同的符号，并代表相同的意义。
根据本发明第五实施例，在第一与第二电极(141)、(142)间形成一第二栅极绝缘体(132)，且被第二绝缘体(132)相互绝缘。
在本发明第一至第四实施例中，前述提供第一与第二电极(141)、(142)被第一与第二绝缘体(131)、(132)绝缘，但其他(第三)绝缘体也可绝缘，或使用第一(131)或第二(132)栅极绝缘体组合的绝缘膜，可达到多重绝缘。
图13为本发明的第六实施例，为了减少第一栅电极(141)与第二栅电极(142)间的偶合电容，并提升驱动速度，可在栅电极(141)上表面事先形成一氮化物膜(141b)或氧化栅电极(141)的端表面以形成一氧化膜(141a)或将侧表面当成一绝缘材料形成于氧化膜(141b)的栅电极(141)的侧表面，通过均匀形成一绝缘层在基板(10)主要表面，经非等向性的蚀刻方法选择性的移除绝缘层。
图14为本发明第七实施例的非易失性存储器单元的剖面图，图15则是图14中非易失性存储器单元的等效电路图，使用与前述实施例相同的符号，并代表相同的意义；本发明第四实施例的非易失性存储器单元特征在于相当于两位的数据可被独立的储存于存储器单元。
在基板(10)表面形成一阱(101)，并在该阱(101)表面的间隔形成一对n区SD1(221)、SD2(222)，在每一n+区(221)与(222)间构成的形成半导体区的沟道(110)组成载流子供应部份(211)，而第一与第二载流子加速注入部(221L)与(212R)沿着沟道的方向，每一载流子加速注入部(212L)与(212R)放置于每一n+区(221)与(222)旁，而载流子供应部份(211)则放置于载流子加速注入部(212L)与(212R)间。
在载流子供应部份(211)表面的第一栅极绝缘体(131)上形成一第一栅电极G1(241)，在第一载流子加速注入部(212L)表面，具有电荷储存装置的第二栅极绝缘体(132L)的第一个形成一第二栅电极G21(242L)的第一个，第二栅电极(242L)的第一个与栅极绝缘体(132L)延伸覆盖n+区(221)的第一栅电极的部份及端表面，而通过第二栅极绝缘体(132L)的第一个绝缘第一栅电极(241)与第二栅电极(242L)的第一个。
同样地，在第二载流子加速注入部(212R)表面的具有电荷储存装置的第二栅极绝缘体(132R)的第二个形成一第二栅电极G22(242R)的第二个，第二栅电极(242R)的第二个与栅极绝缘体(132R)延伸覆盖第一栅电极(241)，而通过第二栅极绝缘体(132R)的第二个绝缘第一栅电极(241)与第二栅电极(242R)的第二个。
根据本发明的实施例，每一第二栅极绝缘体(132L)与(132R)为一多层结构，以达到低电压编程，如在本发明描述的每一实施例，在形成半导体区的沟道的界面，第一层(132a)(氧化硅层[O]或氧化氮化硅[ON])形成一势垒；在第二栅电极(142)界面形成势垒的第二层132b(氮化硅膜[N]、氧化钽膜[T]或氧基氮化硅膜[ON]，其中该氧基氮化硅膜[ON]的氧氮比小于第一层与第三层)与第三层132c(氧化硅膜[O]或氧化氮化硅膜[ON])呈依次层叠。
然而，若不需要上述的低电压驱动，每一第二栅极绝缘体(132L)与(132R)最好具有电荷储存装置，如膜为两层的结构。
如上述的结构，当注入一载流子进入第二栅极绝缘体132L的第一个，提供加速电位至第一n+区221，提供电位能至第二栅电极242L以吸引载流子，同时，在第二栅电极242R与n+区222间提供大于编程栅极阈值电压的电位能差值，再将大于栅极阈值电压的电位能差值提供至第一栅电极241与n+区222间。
因此，将第二载流子加速注入部212R当作载流子路径，以提供载流子从n+区222至载流子供应部份211，经载流子供应部份211载流子进一步提供至第一载流子加速注入部212L，在提供至第一载流子加速注入部212L的载流子之外，移动至n+区221邻近界面的载流子，不会受到晶格非弹性散射的影响，由电位能吸引该载流子提供至第二栅电极242L的第一个，载流子电荷捕获装置(一栅极绝缘体)的一非常窄区域内，载流子被局部注入以克服势垒。
当载流子被注入进入第二栅极绝缘体的第二个，将加速电位能提供至n+区222，吸引载流子所需的电位能提供至第二栅电极的第二个，同时，大于编程栅电极阈值电压的电位能差值，被提供至第二栅电极的第一个与n+区221间，而大于栅极阈值电压的电位能差则提供至第一栅电极241与n+区221间。
因此，将第二载流子加速注入部212R当作载流子路径，以提供载流子从n+区222至载流子供应部份211，经载流子供应部份211载流子进一步提供至第二载流子加速注入部212R，在提供至第二载流子加速注入部212R的载流子之外，移动至n+区222邻近界面的载流子，不会受到非弹性晶格散射的影响，由电位能吸引该载流子提供至第二栅电极242R的第二个，载流子电荷捕获装置的一非常窄区域内，载流子被局部注入以克服势垒。
根据上述本发明的实施例，可将数据独立储存在每一第二栅极绝缘体(132L)与(132R)，因此在一单元内储存两位的信息，可提供高集成密度的存储器。
然而，若每一第二栅极绝缘体(132L)与(132R)为一三层结构，即可以低电压编程存储器单元，根据本发明第四实施例载流子克服势垒，由形成半导体区的沟道注入至栅极绝缘体。
此外，如同上述的方式控制第二栅极绝缘体(132L)与(132R)的第一层与第三层的每一载流子穿隧机率，则可将载流子抽取至栅电极，通过提供栅电极相同极性不同大小的位能，可达到载流子注入与抽取。
图16为本发明第四实施例的非易失性存储器单元的剖面图，使用与前述实施例相同的符号，代表相同的意义。
不同于本发明第七与第八实施例的存储器单元结构，其特征在于电极的上层与下层部份的关系，其中形成第一栅电极241(与栅极绝缘体或其他绝缘体131c)的两端，覆盖第二栅电极的第一个与第两个(242L)、(242R)的端部与端表面。
第八实施例同样可达到本发明第七实施例的优点，而且根据第八实施例，提供一适合跨越n+区(221)与(222)连接第一栅电极(241)的结构。
图17为本发明第四实施例的非易失性存储器单元的剖面图，使用与前述实施例相同的符号，代表相同的意义。
根据第九实施例，在载流子供应部份(211)表面第一栅极绝缘体(131)上形成一第一栅电极(241)，每一第二栅极绝缘体(132L)与(132R)形成在载流子加速注入部(212L)与(212R)间，并且延伸至第一栅电极(241)及每一第二第二栅电极(242L)与(242R)间的间隙(gap)。
在每一载流子加速注入部(212L)与(212R)表面，每一第二栅电极(242L)与(242R)在第二栅极绝缘体(132)成为一对侧壁，一字线(LW)连接至第一栅电极(24)的上层部份，且第九实施例可达到本发明第七与第八实施例中的优点。
然而在本发明的第九实施例，在第一栅电极(241)整个上表面上形成第二栅极绝缘体(132)后，字线(LW)连接至第一栅电极(241)，并露出第一栅电极的上表面，如第18图所示，在栅极的上层部份绝缘体的厚度变得较薄，而上层部份的绝缘效果渐渐下降，在前述的实施例中，可氧化栅电极的端表面，以形成一氧化层(241a)或放置一氧化层(241a)，一侧壁绝缘体当作绝缘材料，于栅电极(241)侧表面(未于图中显示)形成，如第18图的第10实施例。
如上所述，可达到高速与低电压编程，因为若每一栅电极不仅与栅极绝缘体还与其他绝缘体一起绝缘，可减少每一栅极间的电容。
图19为本发明第四实施例的非易失性存储器单元的剖面图，使用与前述实施例相同的符号，代表相同的意义。
根据本发明的第九实施例，每一第二栅极绝缘体(132L)与(132R)为一如上所述的三层结构，其中第一与第一栅电极与每一第二栅电极(242L)与(242R)表面的要一绝缘体(401)绝缘，并在每一第二栅电极(242L)与(242R)的侧表面上形成侧壁绝缘体(402)，而且蚀刻部份的第二栅极绝缘体(132)，以改良第一栅极绝体(103)，在第10实施例中可达到本发明前述实施例的相同优点。
图20为本发明第四实施例的非易失性存储器单元的剖面图，使用与前述实施例相同的符号，代表相同的意义。本实施例的特征在于台阶SL与SR设置在该每一载流子加速注入部212L与212R的表面。
台阶SL与SR也可用于本发明的任一实施例中，但是以下的叙述是有关用于本发明第十实施例的说明18中。
第一与第二n+区221与222具有各自的n型n+区221n与222n，其中该n型n+区221n与222n为浅的与相对低浓度(1E19-1E20atm/cm3)组成，n+区221n与222n的杂质浓度较n+区221与222的浓度(1E21-1E20atm/cm3)低，n+区221n与222n的处理不仅提升载流子加速注入部212L与212R间的击穿电压，且通过浅化n区的深度可在半导体表面的邻近位置诱发载流子路径，上述的结构也可应用于本发明的其他实施例。
n+区221n与222n被放置在一非超过每一台阶SL与SR顶部的部份，即每一n区的部份可能不是位于其顶部，台阶SL与SR的每一顶部被处置在一空间电荷区的距离，由n+区221n与222n延伸至载流子加速注入区212L与212R，而每个台阶SL与SR的台阶差值最好在110nm之内，如图所示台阶差值可能是一斜坡或是一垂直。
以下描述有关图21的台阶SR(SL)的功能。载流子供应部份211提供载流子至载流子加速注入部(一白色箭头A)212R的邻近表面，在该部加速且于传输方向上具有大量的能量，因为台阶SR在传输方向具有一垂直分量，载流子(一黑色箭头B)的部份直接从台阶SR注入进入第二栅极绝缘体132R的第二个，而未被晶格散热所影响，且被捕获在载流子电荷捕获装置，与载流子加速注入部212R表面没有台阶SR相比，这种方式让载流子注入数量多了一个数量级。
而且上述的台阶结构使得载流子路径，移近至载流子加速注入部中的台阶表面，因此，提供加速位能至n+区222与提供吸引电位能至第二栅电极242R的第二个的协同作用，被有效的提供至未注入与残留在载流子加速注入部212R的载流子，使得防止载流子能量被减弱，这会造成载流子有效率的局部注入(一黑色箭头C)进入n+区(n区222n)邻近界面的第二栅极绝缘体的第二个。
相对于前述的情况，如图22所示，若载流子加速注入部212R的表面为平坦的，且吸引载流子的电位能很小，载流子从载流子加速注入部212R表面移动至内部，就如载流子从夹止点至n+区222，甚至在载流子加速注入部内提供能量至载流子被散射与注入至栅极绝缘体132R，若载流子到达载流子加速注入部表面的距离大于2.3倍的平均自由路径，则载流子注入的数量将小一个数量级。
根据本发明前述的实施例，若用以吸引载流子的电位能很小，则载流子可移动至载流子加速注入部212R的表面，这使高效率局部注入成为可能。
图20显示的阱结构称为一三重阱，其为一包含n阱102与p阱101的双层结构，关于半导体基板中，三重阱的结构可连接正或负偏压至p阱，而且三重阱的结构也可应用于本发明前述的实施例中。
以下提供非易失性存储器阵列的结构与结构，非易失性存储器单元排列成矩阵的模式，图23显示非易失性存储器阵列的第一种结构，而图24则显示非易失性存储器阵列的第二种结构。
在图23中，相邻于行方向的存储器单元的每一n+区SD1(221)与SD2(222)共同连接，且在列方向接至一字线(LB)，在列方向的第一栅电极G1(241)与一字线(LW)连接。在列方向的第二栅电极G1(242L)的第一个连接第一控制线(LSL)，而在列方向的第二栅电极G22(242R)的第二个与第二控制线(LSR)连接。
在图24中，在同一行的每一非易失性存储器单元内的第一n+区SD1(221)与一位线(LB)连接。在列里，邻近行方向的存储器单元的第二n+区SD2(222)接至公共线(LC)。在列里的一第一栅电极G1与一字线(LW)连接。而在列里的第二栅电极G21(242L)的第一个与第一控制线(LSL)连接，而在列里的第二栅电极G22(242R)的第二个则与第二控制线(LSR)连接。
图25显示在存储器单元外组成一阵列(如第23图)，当编程位线LB(i)与位线LB(i+1)间一单元电位能提供的情形，(1)载流子注入至第二栅极绝缘体132R的第二个位线LB(i)的电位能预先决定为一电位能Vbitp，其中该电位能大于被选择字线LW(i)的电位能VWs1减去第一栅电极241的阈值电压Vth1的数值。
一大于第一栅电极241的阈值电压Vth1提供至被选取字线LW(i)；一大于(VB-2ψF3)的加速电位能接至位线LB(i+1)；大于VB-ψGB的电位能提供至控制线LSR(i)以吸引载流子；大于第二栅电极241L的第一个之栅极阈值电压Vth2-1的电位能Vcrlsl连接至控制线LSL(i)；而小于该第一栅电极241的栅极阈值电压的电位能Vwns1连接至一未被选取字线LW(i)(描述到目前为止，一包含电位能的参考点是一形成半导体区的沟道)。
电位能VWs1提供至字线LW(i)之后，改变了位线LB(i)的电位能，并通过一差值选取编程的信息(Vbit1大于VWS1-Vth1或Vbit0小于VWS1-Vth1)。
根据上述电位能的提供方法，相同决定的电位能从位线LB(i+1)每隔一线被提供至位线LB(i)，更具体地说，响应于编程信息，每隔一线从位线LB(i)决定是Vbit1或Vbit0，关于信息的选取电位能，有对二值的描述，但是若Vbit0被用作多阶(Vbit0-1、Vbit0-2与Vbit0-3)，则可能编程多值信息。
(2)在第二栅极绝缘体132L的第一个中的载流子注入位线LB(I+1)的电位能事先设定为大于被选择字线LW(i)的电位能VWS1减第一栅电极241的阈值电压Vth1的电位能Vbitp。
接着，一大于第一栅电极241的阈值电压(Vth1)的电位能VWs1连接至被选取字线LW；而大于VB-2ψF1的加速电位能Vbits1提供至位线LB(i)；大于VB-ψGB的电位能接至控制线LSL(i)以吸引载流子Vcrls1；大于第二栅电极242R的第二个的栅电极压Vth2-2的电位能Vcrlns1连接至控制线LSR(i)；而低于该第一栅电极241的栅极阈值电压的电位能Vwns1连接至未被选取字线LW(i)(包括目前所述电位能的参考点是一形成半导体区的沟道)。
在电位能VWs1提供至字线LW，该位线LB(i+1)的电位能改变，而通过差值可选择编程信息[Vbit1大于(VWS1-Vth1)或低于Vbit0]。
根据上述电位能的提供方法，相同决定的电位能从位线LB(i+1)每隔一线被提供至位线LB(i)，具体地说，响应于编程信息，每隔一线从位线LB(i)决定是Vbit1或Vbit0。关于信息的选取电位能，有对二值的描述，但是若Vbit0被用作多阶(Vbit0-1、Vbit0-2与Vbit0-1)，则可编程多值信息。
如上所述，根据本发明的实施例中，每次是对一个单元进行编程，关于邻近两单元的载流子注入，在一单元的第二栅极绝缘体132R的第二个内注入载流子时，可在另一单元的第二栅极绝缘体132L的第一个注入载流子，然而，若编程的信息不同时，邻近单元必须执行编程两次，在以上的步骤中，若提供待命的电位能至控制线LSL(LSR)，关注的单元是不会被编程的。
请参阅图26，以下叙述当读取阵列的每一存储器单元内储存的信息时，适用的电位能提供情形。
(1)读取在第二栅极绝体132L的第一个内储存的信息一大于第一栅极阈值电压Vth1的电位能Vwr提供至选取字线LW(i)，而在形成半导体区的沟道110的相反方向，提供电位能Vbitrr至位线LB(i+1)，其中电位能Vbitrr低于VB-2ψF2。
此外，小于电位能Vbitrr的电位能Vbitll(包括零)连接至位线LB(i)；大于第二栅极阈值电压的第二个的最大值Vth2-2max的电位能Vcrlrc连接至控制线LSR(i)；第二栅极阈值电压Vth2-1-i与Vth2-1-(i+1)的已编程第一个的一对间的电位能连接至控制线LSL(i)，从前述步骤的判断，可知若电流流至LB(i+1)，则第二栅极阈值电压的第一个小于Vth2-1-i，若电流未流至LB(i+1)，则电压大于Vth2-1-(i+1)。
(2)读取在第二栅极绝体132R的第二个内储存的信息一大于第一栅极阈值电压Vth1的电位能Vwr提供至选取字线LW(i)，而在形成半导体区的沟道110的相反方向，提供电位能Vbitrr至位线LB(i+1)，其中电位能Vbitlr低于VB-2ψF2。
此外，小于电位能Vbitlr的电位能Vbitr1(包括零)连接至位线LB(i+1)；大于第二栅极阈值电压的第一个之最大值Vth2-1max的电位能Vcrllc连接至控制线LSR(i)；第二栅极阈值电压Vth2-2-i与Vth2-2-(i+1)的已编程第二个的一对间的电位能连接至控制线LSR(i)，从前述步骤的判断，可知若电流流至LB(i)，则第二栅极阈值电压的第二个小于Vth2-2-i，若电流未流至LB(i)，则电压大于Vth2-2-(i+1)。
通过检测电流本身或在一预设的时间内，检测位线LB对特定电位能充电产生的电位能变化，可执行电流检测，另外根据检测到的电流数值，可判断出Vth小于Vth2-1-i与Vth2-2-i。
接下来请参阅图27至34中描述的制造方法，为一依图20中第二十实施例揭露的存储器单元结构制作的存储器阵列的剖面图。
如图27所示，在p型半导体基板10表面形成n阱102与p阱101，p阱101表面，以形成一厚5nm的热氧化膜，在p阱杂质表面上以离子植入的方式诱发形成一表面层201，在接下来的步骤中该表面层201当作杂质以作为载流子供应部份。
接着，经由湿式蚀刻移除热氧化膜，经氢氧燃烧氧化800℃下，于p阱101表面上再一次形成厚7nm的热氧化膜130，一厚200nm掺杂磷的晶硅薄膜300进一步形成，而再形成一厚100nm的氮化硅膜301，另外，在基板表面镀上一层光刻胶，作成第一栅电极241的形状，以产生一光刻胶掩模401。
通过使用光刻胶401作为掩模蚀刻氮化硅膜301与多晶硅膜300(如图28所示)。而多晶硅膜300加工成第一电极241的形状。
多晶硅膜清洁后，经氢氧燃烧氧化800℃，在第一栅电极(多晶硅)241的侧壁成长一厚30nm的热氧化膜241a，在表面上平整形成的一厚10nm氮化硅膜302，再形成一厚80nm的多晶硅层303膜。
请再参阅图29，经反应式离子蚀刻(RIE)多晶硅303的水平部份，保留第一栅电极241侧表面旁的侧壁303SW，通过使用多晶硅侧壁303SW作为掩模蚀刻一氮化硅膜302；上述的工艺中，保留第一栅电极表面上的氮化硅膜301，因氮化硅膜301较氮化硅302厚。
参阅图30，经各向同性蚀刻方法，移除第一栅电极241侧表面旁的多晶硅侧壁303SW，蚀刻氧化硅膜130形成掩模，并保留移除多晶硅侧壁与多晶硅侧表面下的氮化硅膜302。
再利用掩模将p阱表面蚀刻50nm深，在上述的过程中保留氮化硅膜302与氧化硅膜，一蚀刻沟槽101T侧表面成为在后续步骤中形成在载流子加速注入部212L与212R的每一表面中的台阶SL与SR，而蚀刻沟槽在较大的部份形成n+区221与222。
但是在使用各向同性蚀刻技术蚀刻沟槽101T时，也完成了侧蚀刻(以下提供利用侧蚀刻的详细方法，如图31所示)。成长5nm厚的热氧化膜后，事先利用氧化硅膜130与氮化硅膜302作掩模，通过低能量(小于10KeV)离子植入将砷形成于n+区221n与222n，这使得具n+区221与222的台阶SL与SR自对准，因为是利用同一掩模进行定位，在上述的过程中，在以下的叙述中(图32)n区221n与222n是不需要植入砷。
参阅图31，在蚀刻沟槽101T中形成一厚5nm的热氧化膜(未显示于图中)，依序在蚀刻沟槽内蚀刻氮化硅膜302、热氧化膜130与热氧化膜，并暴露第一电极间的阱表面。
在每一第二栅极绝缘体132L与132R，经800℃氢氧燃烧氧化方法，将形成3.5-4nm厚度的氧化硅膜132a当作第一层，再经化学气相淀积(CVD)形成4nm厚的氮化硅膜132b作第二层，经化学气相淀积(CVD)形成3-3.5nm厚的氧化硅膜132c作第三层，因此氧化硅膜132b经800℃氢氧燃烧氧化方法氧化，上述的工艺完成一三层结构、包含载流子电荷捕获装置的第二栅极绝缘体132，形成一第一栅极绝缘体131自我对准至第一栅电极241。
再请参阅图32，形成一厚10nm的多晶硅膜(未于图中显示)以当作第二栅极绝缘体132的保护膜，通过离子植入方法将第一导电型杂质(根据本发明的实施例为硼原子)植入栅极绝缘体，以在后续的工艺中，在载流子加速注入部212L与212R中当杂质，通过使用第一栅电极本身当作掩模，在载流子加速注入部212L与212R中植入杂质，以形成载流子加速注入部自我对准第一栅电极241。
请参阅图32，上面描述的现象使得，当形成第二栅电极242L的第一个与第二栅电极242R的第二个邻近第一栅电极241的侧壁时，在载流子加速注入部的杂质202自我对准至第二栅电极242L的第一个与第二栅电极242R的第二个。
请参阅图32所示，均匀形成一厚100nm的磷掺杂的多晶硅(未显示于图中)，通过各向异性的反应式离子蚀刻方法蚀刻一水平部份，而将多晶硅侧壁242L与242R保留在第一栅电极241侧表面旁，磷掺杂侧壁形成第二栅电极242L的第一个与第二栅电极242R的第二个，上述的工艺中，也蚀刻一保护的多晶硅(如图31所示)。通过800℃的氢氧燃烧氧化方法，再于硅侧壁表面形成一厚7nm的氧化膜242a。
经离子植入方法，在蚀刻沟槽表面植入n区杂质(根据本发明第二十实施例，为砷)，将其多晶硅侧壁242L与242R当作掩模以形成n区221n与222n，这使得n区端部之每一位置与载流子加速注入部的台阶SL与SR可自动调整，通过化学气相淀积法均匀形成一厚30nm的氮化硅膜(未于图中显示)，经各向异性反应式离子蚀刻方法蚀刻一水平部份，保留在多晶硅242L与242R的每一边上的氮化硅膜的侧壁242b。
利用氮化硅膜当作掩模，通过离子植入方法，在蚀刻沟槽表面植入杂质(根据本发胆第二十实施例，为砷)以形成n+区222与221，该n+区222与221的成份较杂质大于一至二的数量级。此后，离子植入的杂质被热处理并活化。
在图33中，在多晶硅侧壁蚀刻氧化膜，并蚀刻除去保留于氮化硅膜242b间的三层膜132，在整个表面上的钛或钴蒸发后，再热处理蒸发的钛或钴膜，蚀刻后暴露在外的部份(即多晶硅侧壁上表面与n+区222/221s的高浓度部份)被硅化，而任何未反应的金属被蚀刻去除。
在上述的工艺中，形成低电阻n+区222/221、第二栅电极的第一个与第二个242L与242R，经连续在其他单元上形成n+区与电极，可产生低电阻位线、公共线与控制线。
请参阅图34，通过化学气相淀积法可形成氧化硅膜251，其较第一栅电极241的氧化硅膜还薄，并保留第一栅电极间的部份，选择性蚀刻第一栅电极暴露的上表面上的氮化硅膜301，而经化学气相淀积法，暴露第一栅电极以形成厚100nm的磷掺杂多晶硅252；此外，经化学气相淀积法在磷掺杂多晶硅252上形成一厚50nm的硅化钨252s，多个单元的第一栅电极241则互相连接，利用光刻技术，将该硅钨252s与多晶硅252组成的双层薄膜加工至字线LW的平面形状。
再利用多层连接技术，将位线、公共线、字线与控制线连接至周围的电路，为了将控制线连接至周围电路，必须在各向异性多晶硅蚀刻前，形成一连接焊盘形状的光刻胶。
因此，本发明具以下的优点(1)从形成半导体区的沟道，在具有载流子电荷捕获装置的栅极绝缘体中注入一载流子，可克服形成半导体区的沟道部份(载流子加速注入部外，第二n+区122的相邻界面)的势垒，作局部的载流子注入，这结果不仅具有高效率注入、低电压与高速编程的功能，并且提供一高集成密度的存储器单元。
(2)在形成半导体区的沟道上可独立形成两栅电极，将为吸引载流子的电位能连接至栅电极，以形成局部注入载流子的区域，即使提供载流子从第一n+区121至形成半导体区的沟道的数量减少，因连接至n+区122的加速电位能与为吸引载流子的电位能间的交互作用，让栅极绝缘体仍具有高效率注入。
(3)第二栅电极与绝缘体放置第一栅电极的两侧，可独立执行载流子提供与吸引载流子，而且在形成半导体区的沟道内的载流子在每一第二绝缘体可单独被注入，这不仅使得存储器单元可储存二位的资料，而且减少编程所需电流，并提供高集成密度的存储器。
(4)只有在第二栅电极连接一与注入及抽取相同极性的电位能，才能第二栅电极注入与抽取载流子，这简化了载流子注入与抽取的电路结构。
本领域技术人员应该理解，虽然本发明已被特别地表示，并参考其优选实施例做说明，在不背离本发明之精神与范畴的情况下可进行各种形式上及细节的改变。
权利要求
1.一种非易失性存储器单元，在基板主要表面形成相异导电类型的第一与第二杂质区，第一和第二杂质区被一在基板的主要表面内形成一种导电类型的半导体区的沟道所分隔，一栅电极形成于该形成半导体区的沟道上的栅极绝缘体上，其中载流子被注入并储存在该栅极绝缘体的载流子捕获装置内，还包括一加速电位能提供装置，选择性提供加速电位能至该第一与第二杂质区一侧的一个输出；该形成半导体区的沟道包括一载流子供应部份，而载流子加速注入部沿着载流子传输方向设置；该载流子供应部份提供载流子至载流子加速注入部，该载流子由该第一与第二杂质区一侧的另一个输出提供；由该载流子供应部份提供的载流子，该载流子加速注入部将载流子局部注入至该栅极绝缘体，其中该栅极绝缘体邻近于该第一与第二杂质区的提供加速电位能的一个输出。
2.根据权利要求1所述的非易失性存储器单元，其中还包括该载流子供应部份相邻于该第一杂质区，该载流子加速注入部则位于该第二杂质区；形成该栅电极覆盖该载流子供应部份与该载流子加速注入部；该加速电位能提供装置提供该加速电位能至该第二杂质区；该载流子供应部份从该第二杂质区提供载流子至该载流子加速注入部，及；该载流子加速注入部从该载流子供应部份将载流子局部注入至该第二杂质区旁的栅极绝缘体。
3.根据权利要求1所述的非易失性存储器单元，其中还包括一第一载流子加速注入部相邻于该第一杂质区，该第二载流子加速注入部则位于该第二杂质区，而该载流子供应部份则位于该第一与第二载流子加速注入部间；形成该栅电极覆盖该载流子供应部份与该第一与第二载流子加速注入部，及；在从该第二载流子加速注入部注入载流子至该栅极绝缘体时，该加速电位能提供装置提供该加速电位能至该第二杂质区，在从该第一载流子加速注入部注入载流子至该栅极绝缘体时，该加速电位能提供装置提供该加速电位能至该第一杂质区。
4.根据权利要求1所述的非易失性存储器单元，其中还包括该载流子供应部份相邻于该第一杂质区，该第二载流子加速注入部则位于该第二杂质区，而该载流子供应部份则位于该第一与第二载流子加速注入部间；包含一第一栅极绝缘体的栅极绝缘体位于该载流子供应部份，而一第二栅极绝缘体位于该载流子加速注入部；该栅电极包含两互相绝缘的第一栅电极与第二栅电极，其中该第一栅电极经该第二栅极绝缘体位于该载流子供应部的上方，而该第二栅电极则经该第二栅极绝缘体位于该载流子加速注入部上方；该加速电位能提供装置提供加速位能至该第二杂质区；该载流子供应部份从该第一杂质区提供载流子至该载流子加速注入部，及；该载流子加速注入部从该载流子供应部份将载流子局部注入至该第二栅极绝缘体旁的该第二杂质区。
5.根据权利要求4所述的非易失性存储器单元，还包括为吸引载流子而提供电位能的装置，用于吸引该载流子至该第二栅电极下的该第二栅极绝缘体，该装置提供该第二栅电极一电位能。
6.根据权利要求4所述的非易失性存储器单元，其中至少在该第一与第二栅电极外的一栅电极端表面，形成一绝缘材料。
7.根据权利要求6所述的非易失性存储器单元，其中该栅电极的该端表面上形成的该绝缘材料是一侧壁绝缘材料，该侧壁绝缘材料是在非各向同性蚀刻一该基板的该主要表面上形成的绝缘材料后剩余的。
8.根据权利要求6所述的非易失性存储器单元，其中该栅电极的该端表面上形成的该绝缘材料，是一氧化该栅电极产生的氧化膜。
9.根据权利要求4所述的非易失性存储器单元，其中形成一绝缘体以绝缘该第一栅电极与该第二栅电极。
10.根据权利要求4所述的非易失性存储器单元，其中该第二栅电极与该第二栅极绝缘体延伸覆盖该第一栅电极的该第二杂质区侧的上表面与端表面。
11.根据权利要求4所述的非易失性存储器单元，其中该第一栅电极与该第一栅极绝缘体延伸覆盖该第二栅电极的该第一杂质区侧的上表面与端表面。
12.根据权利要求1所述的非易失性存储器单元，其中该载流子加速注入部包括一第一载流子注入部与一第二载流子加速注入部，其中该第一载流子注入部形成于该第一杂质区旁，该第二载流子加速注入部则形成于该第二杂质区旁，而该载流子供应部份则位于该第一载流子加速注入部与该第二载流子加速注入部间；该栅极绝缘体由一位于该载流子供应部份上的一第一栅极绝缘体与两第二栅极绝缘体，其中在第一载流子加速注入部上，形成一第二栅极绝缘体的第一个，而该第二栅极绝缘体的第二个则形成于该第二载流子加速注入部上；该栅电极包含一第一栅电极与两个第二栅电极，其中该第二栅电极的第一个与第二个互相绝缘，其中该第一栅电极经该第一栅极绝缘体，位于该载流子供应部份上方，该第二栅电极的该第一个通过该第二栅极绝缘体的该第一个，位于该第一载流子加速注入部上方，而该第二栅电极的该第二个则经该第二栅极绝缘体的该第二个，位于该第二载流子加速注入部，及；当载流子从该第二载流子加速注入部注入至该第二栅极绝缘体的该第二个时，该加速电位能提供装置提供加速电位能至该第二杂质区，当载流子从该第一载流子加速注入部注入至该第二栅极绝缘体的该第一个。
13.根据权利要求12所述的非易失性存储器单元，还包括为吸引载流子而提供电位能的装置，为吸引该载流子至该第二栅电极下的该第二栅极绝缘体，该装置选择性提供该第二栅电极一电位能。
14.根据权利要求12所述的非易失性存储器单元，其中当第二载流子加速注入部注入载流子进入该第二栅极绝缘体的第二个，该第一载流子加速注入部为提供一载流子路径，以提供载流子从该第一杂质区至该载流子供应部份，该载流子由该载流子部提供，及；当第一载流子加速注入部注入载流子进入该第二栅极绝缘体的第一个，该第二载流子加速注入部为提供一载流子路径，以提供载流子从该第二杂质区至该载流子供应部份，当第一载流子加速注入部注入载流子进入该第二栅极绝缘体的第一个，该载流子由该载流子部提供。
15.根据权利要求13所述的非易失性存储器单元，其中当第二载流子加速注入部注入载流子进入该第二栅极绝缘体的第二个，该第一载流子加速注入部为提供一载流子路径，以提供载流子从该第一杂质区至该载流子供应部份，该载流子由该载流子部提供；当第一载流子加速注入部注入载流子进入该第二栅极绝缘体的第一个，该第二载流子加速注入部为提供一载流子路径，以提供载流子从该第二杂质区至该载流子供应部份，当第一载流子加速注入部注入载流子进入该第二栅极绝缘体的第一个，该载流子由该载流子部提供。
16.根据权利要求12所述的非易失性存储器单元，其中至少在该第一与第二栅电极外的一栅电极端表面，形成一绝缘材料。
17.根据权利要求16所述的非易失性存储器单元，其中该栅电极的该端表面上形成的该绝缘材料是一侧壁绝缘材料，该侧壁绝缘材料是在非各向同性蚀刻一该基板的该主要表面上形成的绝缘材料后剩余的。
18.根据权利要求16所述的非易失性存储器单元，其中该栅电极的该端表面上形成的该绝缘材料，是一氧化该栅电极产生的氧化膜。
19.根据权利要求12所述的非易失性存储器单元，其中形成以绝缘体以互相绝缘该第一栅电极与该第二栅电极。
20.根据权利要求12所述的非易失性存储器单元，其中该第二栅电极的第一个与该栅极绝缘体延伸覆盖该第一栅电极一侧的上表面与端表面，而该第二栅电极的第二个与该栅极绝缘体延伸覆盖该第一栅电极一侧的上表面与端表面。
21.根据权利要求12所述的非易失性存储器单元，其中该第一栅电极与该绝缘体延伸覆盖该第二栅电极的该第一个与第二个旁的上表面与端表面。
22.根据权利要求2所述的非易失性存储器单元，其中该台阶的侧壁朝载流子传输方向具一垂直成份，该台阶形成于该载流子加速注入部的表面。
23.根据权利要求4所述的非易失性存储器单元，其中该台阶的侧壁朝载流子传输方向具一垂直成份，该台阶形成于该载流子加速注入部的表面。
24.根据权利要求12所述的非易失性存储器单元，其中该台阶的侧壁朝载流子传输方向具一垂直成份，该台阶形成于该载流子加速注入部的表面。
25.根据权利要求2所述的非易失性存储器单元，其中该栅极绝缘体为一三层结构，包括一第一层与该形成半导体区的沟道接触；一第三层与该栅电极接触，及；一第二层位于该第一层与该第三层间，其中该第三层的载流子穿隧机率大于该第一层的载流子穿隧机率。
26.根据权利要求4所述的非易失性存储器单元，其中该栅极绝缘体为一三层结构，包括一第一层与该形成半导体区的沟道接触；一第三层与该栅电极接触，及；一第二层位于该第一层与该第三层间，其中该第三层的载流子穿隧机率大于该第一层的载流子穿隧机率。
27.根据权利要求12所述的非易失性存储器单元，其中该栅极绝缘体为一三层结构，包括一第一层与该形成半导体区的沟道接触；一第三层与该栅电极接触，及；一第二层位于该第一层与该第三层间，其中该第三层的载流子穿隧机率大于该第一层的载流子穿隧机率。
28.根据权利要求2所述的非易失性存储器单元，其中该载流子加速注入部的杂质浓度大于2×1017atm/cm。
29.根据权利要求4所述的非易失性存储器单元，其中该载流子加速注入部的杂质浓度大于2×1017atm/cm。
30.根据权利要求12所述的非易失性存储器单元，其中该载流子加速注入部的杂质浓度大于2×1017atm/cm。
31.根据权利要求2所述的非易失性存储器单元，其中连接该第一杂质区跨越该载流子加速注入部与该第二杂质区的距离小于四倍的热载流子平均自由路径。
32.根据权利要求4所述的非易失性存储器单元，其中连接该第一杂质区跨越该载流子加速注入部与该第二杂质区的距离小于四倍的热载流子平均自由路径。
33.根据权利要求12所述的非易失性存储器单元，其中连接该第一杂质区跨越该载流子加速注入部与该第二杂质区的距离小于四倍的热载流子平均自由路径。
34.根据权利要求2所述的非易失性存储器单元，其中在该载流子加速注入部内，该加速电位能从一邻近的该杂质区至该加速电位能形成一空间电荷区，该能量可克服该载流子加速注入部与该栅极绝缘体间的势垒VB，提供该载流子至该空间电荷区内。
35.根据权利要求4所述的非易失性存储器单元，其中在该载流子加速注入部内，该加速电位能从一邻近的该杂质区至该加速电位能形成一空间电荷区，该能量可克服该载流子加速注入部与该栅极绝缘体间的势垒VB，提供该载流子至该空间电荷区内。
36.根据权利要求12所述的非易失性存储器单元，其中在该载流子加速注入部内，该加速电位能从一邻近的该杂质区至该加速电位能形成一空间电荷区，该能量可克服该载流子加速注入部与该栅极绝缘体间的势垒VB，提供该载流子至该空间电荷区内。
37.根据权利要求2所述的编程非易失性存储器单元的方法，包括一向该第二杂质区提供大于VB-2ψF2(ψF2载流子加速注入部内的费米能阶)电位能的程序，该能量可克服该载流子加速注入部与该栅极绝缘体界面间的势垒VB，提供相关的载流子；一在该形成半导体区的沟道内，提供载流子从该第一杂质区至该载流子供应部份的程序，及；一移动将该载流子加速注入部的载流子提供至该载流子供应部份的程序。
38.根据权利要求37所述的编程非易失性存储器单元的方法，其中吸引载流子的该电位能大于VB-ψGB(ψGB一栅电极与载流子加速注入部间的功函数差值)。
39.根据权利要求37所述的编程非易失性存储器单元的方法，其中通过正向偏压该杂质区，将载流子提由该杂质区提供至该载流子供应部份。
40.根据权利要求37所述的编程非易失性存储器单元的方法，其中诱发该载流子供应部份表面的一沟道，将载流子提由该杂质区提供至该载流子供应部份。
41.根据权利要求4所述的编程非易失性存储器单元的方法，包括一向该第二杂质区提供大于VB-2ψF2(ψF2载流子加速注入部内的费米能阶)电位能的程序，该能量可克服该载流子加速注入部与该栅极绝缘体界面间的势垒VB，提供相关的载流子；一提供电位能以吸引载流子至该第二栅电极的程序，及；一在该形成半导体区的沟道内，提供载流子从该第一杂质区 至该载流子供应部份的程序；一移动将该载流子加速注入部的载流子提供至该载流子供应部份的程序。
42.根据权利要求41所述的编程非易失性存储器单元的方法，其中吸引载流子的该电位能大于VB-ψGB(ψGB一栅电极与载流子加速注入部间的功函数差值)。
43.根据权利要求41所述的编程非易失性存储器单元的方法，其中通过正向偏压该杂质区，将载流子提由该杂质区提供至该载流子供应部份。
44.根据权利要求41所述的编程非易失性存储器单元的方法，其中诱发该载流子供应部份表面的一沟道，将载流子提由该杂质区提供至该载流子供应部份。
45.根据权利要求26所述的编程非易失性存储器单元的方法，其包括以下步骤向该栅电极提供电位能以诱发一沟道，其中该电位能大于该相关栅极的栅极阈值电压；将该第一杂质区的电位能预设至第一电位能，其中该第一电位能小于该加速电位能，并大于为诱发沟道的该电位能减去该阈值电压的值，及；改变该第一杂质区的电位能至该第一电位能，或一小于为诱发沟道执行选择编程信息所需栅极阈值扣除该栅极阈值电压的值。
46.根据权利要求45所述的编程非易失性存储器单元的方法，其中吸引载流子的该电位能大于VB-ψGB(ψGB一栅电极与载流子加速注入部间的功函数差值)。
47.根据权利要求45所述的编程非易失性存储器单元的方法，其中通过正向偏压该杂质区，将载流子提由该杂质区提供至该载流子供应部份。
48.根据权利要求45所述的编程非易失性存储器单元的方法，其中诱发该载流子供应部份表面的一沟道，将载流子提由该杂质区提供至该载流子供应部份。
49.根据权利要求45所述的编程非易失性存储器单元的方法，其中该第二电位能选自电位能的多个能阶。
50.根据权利要求27所述的编程非易失性存储器单元的方法，其包括以下步骤向该第一栅电极提供电位能以诱发一沟道，其中该电位能大于该相关栅极的栅极阈值电压；将该第一杂质区的电位能预设至第一电位能，其中该第一电位能小于该加速电位能，并大于为诱发沟道的该电位能减去该阈值电压的值，及；改变该第一杂质区的电位能至该第一电位能，或一小于为诱发沟道执行选择编程信息所需栅极阈值扣除该栅极阈值电压的值。
51.根据权利要求50所述的编程非易失性存储器单元的方法，其中吸引载流子的该电位能大于VB-ψGB(ψGB一栅电极与载流子加速注入部间的功函数差值)。
52.根据权利要求50所述的编程非易失性存储器单元的方法，其中通过正向偏压该杂质区，将载流子提由该杂质区提供至该载流子供应部份。
53.根据权利要求50所述的编程非易失性存储器单元的方法，其中诱发该载流子供应部份表面的一沟道，将载流子提由该杂质区提供至该载流子供应部份。
54.根据权利要求50所述的编程非易失性存储器单元的方法，其中该第二电位能选自电位能的多个能阶。
55.根据权利要求12所述的编程非易失性存储器单元的方法，其中载流子从该第二载流子加速注入部注入至该第二栅极绝缘体的第二个，包括一向该第二杂质区提供大于VB-2ψF2(ψF2载流子加速注入部内的费米能阶)电位能的程序，该能量可克服该载流子加速注入部与该栅极绝缘体界面间的势垒VB，提供相关的载流子；一提供电位能以吸引载流子至该第二栅电极的第二个的程序；一在该形成半导体区的沟道内，提供载流子从该第一杂质区至该载流子供应部份的程序，及；一移动将该载流子加速注入部的载流子提供至该载流子供应部份的程序，其中载流子从该第一载流子加速注入部注入至该第二栅极绝缘体的第一个，包括一向该第二杂质区提供大于VB-2ψF2(ψF2载流子加速注入部内的费米能阶)电位能的程序，该能量可克服该载流子加速注入部与该栅极绝缘体界面间的势垒VB，提供相关的载流子；一提供电位能以吸引载流子至该第二栅电极的第一个的程序；一在该形成半导体区的沟道内，提供载流子从该第一杂质区至该载流子供应部份的程序，及；一移动将该第一载流子加速注入部的载流子，提供至该载流子供应部份的程序。
56.根据权利要求55所述的编程非易失性存储器单元的方法，其中载流子从该第二载流子加速注入部注入至该第二栅极绝缘体的第二个，包括提供大于栅极阈值电压的电位能至该第二栅电极的该第二个；提供大于该栅极阈值电压的电位能至该第一栅电极，以诱发一沟道；将该第一杂质区的电位能预设至该第一电位能，其中该第一电位能小于该加速电位能，并大于为诱发沟道的该电位能减去该阈值电压的值，及；改变该第二杂质区的电位能至该第一电位能，或一小于为诱发沟道执行选择编程信息所需栅极阈值扣除该栅极阈值电压的值。
57.根据权利要求56所述的编程非易失性存储器单元的方法，其中吸引载流子的该电位能大于VB-ψGB(ψGB一栅电极与载流子加速注入部间的功函数差值)。
58.根据权利要求56所述的编程非易失性存储器单元的方法，其中通过正向偏压该杂质区，将载流子由该杂质区提供至该载流子供应部份。
59.根据权利要求56所述的编程非易失性存储器单元的方法，其中诱发该载流子供应部份表面的一沟道，将载流子提由该杂质区提供至该载流子供应部份。
60.根据权利要求56所述的编程非易失性存储器单元的方法，其中该第二电位能选自电位能的多个能阶。
61.根据权利要求2所述的读取储存于非易失性存储器单元内信息的方法，其中提供至该第一杂质区的反向偏压电位能，小于VB-2ψF2(VB形成于栅极绝缘体与载流子加速注入部界间的规势垒；ψF2载流子加速注入部的费米能阶)，大于该第二杂质区的该电位能，及；提供至该栅电极以检测该第一杂质区的该电位能，其中该电位能大于多个该编程栅极阈值电压的最大值。
62.根据权利要求？所述的读取储存于非易失性存储器单元内信息的方法，其中提供至该第一杂质区的逆向偏压电位能，小于VB-2ψF2(VB形成于第二栅极绝缘体与载流子加速注入部界间的规势垒；ψF2载流子加速注入部的费米能阶)，大于该第二杂质区的该电位能；其中大于该栅极阈值电压的电位能提供至该第一栅电极，及；其中大于多个该编程栅极阈值电压最大值的电位能被提供至该第二栅电极，以检测该第一杂质区的该电位能。
63.根据权利要求12所述从非易失性存储器单元内，读取在一对第二栅极绝缘体中的一个存储的信息的方法，其中一逆向偏压电位能提供至该第一与第二杂质区的该杂质区，其中该逆向偏压电位能小于VB-2ψF2(VB形成于第二栅极绝缘体与载流子加速注入部界间的规势垒；ψF2载流子加速注入部的费米能阶)，大于该其他杂质区的该电位能；一大于该栅极阈值电压的电位能提供至该第一栅电极，及；一其中大于多个该编程栅极阈值电压最大值的电位能提供至每一该第二栅电极一该第一与第二个，以检测该第一杂质区的该电位能。
64.根据权利要求2所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个位线(LB)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第一杂质区；多个公共线(LC)，每一个共同连接至列的方向旁的一对该非易失性存储器单元的每一该第二杂质区，及；多个字线(LW)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第栅电极。
65.根据权利要求4所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个位线(LB)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第一杂质区；多个公共线(LC)，每一个在列的方向，共同连接至行方向旁的一对该非易失性存储器单元的每一该第二杂质区；多个控制线(LS)，每一个共同连接至相同列方向的该非易失性存储器单元的每一该第二栅电极，及；多个字线(LW)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第栅电极。
66.根据权利要求4所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个位线(LB)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第一杂质区；多个公共线(LC)，每一个在列的方向，共同连接至行方向旁的一对该非易失性存储器单元的每一该第二杂质区；多个控制线(LS)，每一个共同连接至相同行方向的该非易失性存储器单元的每一该第二栅电极，及；多个字线(LW)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第一栅电极。
67.根据权利要求4所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个位线(LB)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第二杂质区；多个公共线(LC)，每一个在列的方向，共同连接至行方向旁的一对该非易失性存储器单元的每一该第一杂质区；多个控制线(LS)，每一个共同连接至相同行方向的该非易失性存储器单元的每一该第二栅电极，及；多个字线(LW)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第一栅电极。
68.根据权利要求4所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个位线(LB)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第二杂质区；多个公共线(LC)，每一个在列的方向，共同连接至行方向旁的一对该非易失性存储器单元的每一该第一杂质区；多个控制线(LS)，每一个共同连接至相同行方向的该非易失性存储器单元的每一该第二栅电极，及；多个字线(LW)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第一栅电极。
69.根据权利要求12所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个位线(LB)，每一个在列方向共同连接至行方向旁的一对该非易失性存储器单元的每一该第一与第二杂质区；多个字线(LW)，每一个连接至排列在相同行的该非易失性存储器单元的每一该第一栅电极；多个第一控制线(LSL)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第一栅电极的该第一个，及；多个第二控制线(LSR)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第一栅电极的该第二个。
70.根据权利要求12所述的由非易失性存储器单元矩阵型式的非易失性存储器阵列，包括多个控制线(LC)，每一个在列方向共同连接至在行方向的一对该非易失性存储器单元一侧的每一该杂质区；多个位线(LB)，每一个连接至相同行方向的该非易失性存储器单元另一侧的每一该杂质区；多个字线(LW)，每一个连接至相同列方向的该非易失性存储器单元的每一该第一栅电极；多个第一控制线(LSa)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第一栅电极的该第一个，及；多个第二控制线(LSb)，每一个连接至排列在相同列的该非易失性存储器单元的每一该第一栅电极的该第二个。
71.一种编程非易失性存储器单元的方法，其中该非挥性存储器单元包括在基板主要表面形成相异导电类型的第一与第二杂质区，第一和第二杂质区被一在基板的主要表面内形成一种导电类型的半导体区的沟道所分隔，其中载流子供应部份放置于该第一杂质区旁，载流子加速注入部则位于该第二杂质区旁；-栅电极在该形成半导体区的沟道的栅极绝缘体上形成，其中该栅电极整个地覆盖该载流子供应部份与该载流子加速注入部；其中该编程该单元的方法包括下列步骤向该第二杂质区提供大于VB-2ψF2(ψF2载流子加速注入部内的费米能阶)电位能，该能量可克服该载流子加速注入部与该栅极绝缘体界面间的势垒VB，提供相关的载流子；在该形成半导体区的沟道内，提供载流子从该第一杂质区至该载流子供应部份的，及；移动至该载流子加速注入部的载流子，提供至该载流子供应部份，而注入的载流子储存在该栅极绝缘体的载流子捕获装置。
72.一种读取储存于非易失性存储器单元内信息的方法，其中该非挥性存储器单元包括在基板主要表面形成相异导电类型的第一与第二杂质区，第一和第二杂质区被一在基板的主要表面内形成一种导电类型的半导体区的沟道所分隔，其中载流子供应部份放置于该第一杂质区旁，载流子加速注入部则位于该第二杂质区旁；一栅电极在该形成半导体区的沟道的栅极绝缘体上形成，其中该栅电极整个地覆盖该载流子供应部份与该载流子加速注入部；其中读取该单元内储存信息的方法包括下列步骤其中向该第一杂质区提供逆向偏压电位能，小于VB-2ψF2(VB形成于第二栅极绝缘体与载流子加速注入部界间的规势垒；ψF2载流子加速注入部的费米能阶)，大于该第二杂质区的该电位能；向该栅电极提供一大于多个编程栅极阈值电压的最大值的电位能，以检测该第一杂质区的该电位能。
73.一种加工一非易失性存储器单元的方法，包括在半导体基板形成一p阱；在该p阱表面定义一形成半导体区的沟道，其中该形成半导体区的沟道分隔一第一杂质区与一第二杂质区；在该第一杂质区旁形成一该沟道形成半导体的载流子供应部份；在该第二杂质区旁，在该形成半导体区的沟道形成一载流子加速注入部，其中该载流子加速注入部与该载流子供应部份互相接触；在该基板表面形成一栅极绝缘体，其中该栅极绝缘体覆盖该第一与第二杂质区的每一相对端表面，并覆盖形成半导体区的沟道，及；在该栅极绝缘体上形成一栅电极，以完成该非易失性存储器单元的加工。
74.根据权利要求73所述的方法，其中该栅极绝缘体为一三层结构。
75.根据权利要求73所述的方法，其中在该栅极绝缘体上形成一栅电极的步骤包括在该载流子供应部份上形成一第一栅电极，及；在该载流子加速注入部上形成一第二栅电极，其中该第二栅电极与一第二栅极绝缘体延伸覆盖该第一栅极的上方和端表面。
76.一种加工一非易失性存储器单元的方法，包括在半导体基板形成一p阱；在该p阱表面定义一形成半导体区的沟道，其中该形成半导体区的沟道分隔一第一杂质区与一第二杂质区；于该第一杂质区旁形成一该形成半导体区的沟道的第一载流子加速注入部；在该第二杂质区旁，在该形成半导体区的沟道形成一第二载流子加速注入部，其中该载流子加速注入部与该载流子供应部份互相接触；在该第一与第二载流子加速注入部间形成一该形成半导体区的沟道的载流子供应部份；在该基板表面形成一栅极绝缘体，其中该栅极绝缘体覆盖该第一与第二杂质区的每一相对端表面，并覆盖形成半导体区的沟道，及；在该栅极绝缘体上形成一栅电极，以完成该非易失性存储器单元的加工。
77.根据权利要求2所述的非易失性存储器单元，其中该栅极绝缘体为一三层结构，包括一第一层与该形成半导体区的沟道接触；一第三层与该栅电极接触；一第二层介于该第一层与该第三层间，其中该第一层的载流子穿隧机率大于该第三层的载流子沟道穿隧机率。
78.根据权利要求77所述的非易失性存储器，其中该第一层的厚度制作得较该第三层薄。
79.根据权利要求4所述的非易失性存储器单元，其中每一该栅极绝缘体为一三层结构，包括一第一层与该形成半导体区的沟道接触；一第三层与该栅电极接触；一第二层介于该第一层与该第三层间，其中该第一层的载流子穿隧机率大于该第三层的载流子沟道穿隧机率。
80.根据权利要求79所述的非易失性存储器，其中该第一层的厚度制作得较该第三层薄。
81.根据权利要求12所述的非易失性存储器单元，其中每一该栅极绝缘体为一三层结构，包括一第一层与该形成半导体区的沟道接触；一第三层与该栅电极接触；一第二层介于该第一层与该第三层间，其中该第一层的载流子穿隧机率大于该第三层的载流子沟道穿隧机率。
82.根据权利要求81所述的非易失性存储器，其中该第一层的厚度制作得较该第三层薄。
全文摘要
本发明涉及一种非易失性存储器单元(或非易失性存储器阵列)，其在相同的高集成密度操作下，一种让非易失性存储器单元具高集成密度、低电压编程及(或)高速编程功能的方法，同样的方法也可编程非易失性存储器阵列。在一基板10表面形成一P阱(p－well)101，并在P阱101表面上定义一形成半导体区的沟道110，通过一第一n+区121与一第二n+区122分隔该沟道，在沟道中一载流子供应部份111与该第一n+区121接触，一载流子加速注入部112则在形成半导体区的沟道110中与该第二n+区122接触，而该载流子供应部份111与该载流子加速注入部112接触。
文档编号H01L27/105GK1450644SQ0210624
公开日2003年10月22日 申请日期2002年4月5日 优先权日2002年4月5日
发明者大仓世纪, 林丰 申请人:哈娄利公司