专利名称：绝缘体上半导体装置和方法
技术领域：
本发明一般地涉及集成电路，更具体地，涉及绝缘体上的半导体结构及其制造方法。
背景技术：
晶体管和其他器件连接在一起形成电路，诸如大规模集成电路、超大规模集成电路、存储器和其他类型电路。随着晶体管尺寸的减小和器件紧密程度的增加，会出现有关寄生电容、断态漏电流(off state leakage)、功耗以及器件的其他特性方面的问题。在克服这些问题的尝试中已经提出了绝缘体上硅(SOI)结构。然而，因为在制造中难以生产出薄而均匀的半导体层，所以SOI结构的缺陷率很高。SOI结构中的缺陷的问题包括单个晶片内的缺陷(例如，在晶片上的各点处晶片厚度不同)和从晶片到晶片的缺陷(例如，若干SOI晶片中不一致的平均Si层厚度)。
半导体器件包括若干独立的p-型和n-型区域。在每一个区域中，电流通过第一导电类型的多数载流子传导。同一区域中的少数载流子，带有与第一导电类型相反的导电类型的电荷，具有远低于多数载流子浓度的热平衡浓度。在p-型区域中，空穴是多数载流子。在n-型区域中，电子是多数载流子。当p-型区域与n-型区域相接形成pn结时，形成具有内建势垒(potential barrier)的耗尽区，势垒阻止各侧的多数载流子穿过pn结。随着向p和n区域的两端施加反向偏压，势垒进一步升高，以阻止多数载流子的电流。因为它们带的电荷的导电类型与第一导电类型相反，所以pn结各侧的少数载流子能够自由地通过结，构成反向漏电流。反向漏电流在窄带隙(band gap)的半导体中更明显，因为对于相同的多数载流子浓度，窄带隙的半导体具有更高的少数载流子浓度，因而具有更大的反向漏电流。在源/衬底区和漏/衬底区之间(例如，水平定向的)以及在源/沟道、漏/沟道区之间(例如，垂直定向的)存在pn结。通过使用SOI结构，不存在源/衬底或漏/衬底区并消除了穿过水平pn结的反向漏电流。然而，由于穿过垂直结的少数载流子，源极至沟道和漏极至沟道的漏电流依然存在，并且半导体的带隙越窄(例如，在某些实施例中，低于1.1eV的半导体)，这种沟道漏电流问题越严重。
如上所述，随着器件变得越来越小，沟道长度一般也被减小。沟道长度的减小一般导致器件速度增加，因为栅极延迟通常减小了。然而，随着沟道长度减小，也会引起许多负面效应。这些负面效应其中包括由于阈值电压下跌(例如，短沟道效应)而增大的断态漏电流。
另一种增大器件速度的方式是使用更高载流子迁移率的半导体材料来形成沟道。载流子迁移率一般是在外部单位电场下电荷载流子在半导体中的流动速度的量度。在晶体管器件中，载流子迁移率是量度载流子(例如，电子和空穴)通过或穿过逆转层中的器件沟道的流动速度。例如，在包括锗(Ge)的窄带隙的材料中发现更高的载流子迁移率。锗(Ge)的体积电子迁移率和体积空穴迁移率分别为3900cm2/Vsec和1900cm2/Vsec，远远高于硅(Si)的体积电子迁移率1500cm2/Vsec和体积空穴迁移率450cm2/Vsec。
半导体材料的带隙一般是基于导带(conduction band)边缘和价带(valence band)边缘之间的差。一般来说，迁移率更高的半导体具有更窄的带隙。在锗中，带隙约为0.67eV，对比硅约1.1eV的带隙相对要小。
通过附图中的例子，说明了所要求保护的主题，但并不限于此，其中类似的标记表示相同的单元，其中图1是其上形成有绝缘体层的半导体衬底的实施例的横截面图。
图2是图1中的结构其上形成有半导体层的实施例的横截面图。
图3是图2中的结构其上形成有栅极的实施例的横截面图。
图4是晶种半导体衬底中引入掺杂剂的实施例的横截面图。
图5是图1中的结构其上结合有晶种半导体衬底的实施例的横截面图。
图6是图5中的结构被去除晶种半导体层的部分，留下被结合在绝缘体层上的半导体层的实施例的横截面图。
图7是形成装置的方法的实施例的流程图。
图8是形成装置的方法的实施例的流程图。
图9是提取少数载流子的方法的实施例的流程图。
具体实施例方式
在此描述了SOI装置及其制造方法。参照具体构造描述了示例性实施例。本领域的普通技术人员将理解，在所附权利要求的范围内可以进行各种变化和改进。此外，为了避免混淆所要求的主题，许多公知的元件、器件、组件、电路、工艺步骤等都没有详细阐述。
图1是半导体衬底110的实施例的横截面图。绝缘体层210形成在半导体衬底110上。在一个实施例中，通过外延生长工艺，诸如分子束外延、金属有机化学气相沉积、原子层沉积/生长或本领域实施过的其他方法，可以在半导体衬底110上形成绝缘体层210。外延生长允许层的单元渐进式生长，由此提供了使层生长至一特定厚度的高度精确性。在实施例中，半导体衬底110可以作为生长诸如绝缘体层的其他层的基底层。
在实施例中，绝缘体层210包括与在半导体衬底110中所见到的材料晶格匹配的材料。晶格指原子在晶体的三维空间周期性阵列中的排列。如果两种不同材料的两个晶体平面的面内原子距离彼此基本上接近，则所述材料可以认为晶格匹配。例如，(200)平面上的锗(Ge)的面内原子距离为4.0埃，(100)平面上的钛酸钡(BaTiO3)的原子距离也为4.0埃。像这样，(200)平面上的锗(Ge)可以认为是与(100)平面上的钛酸钡(BaTiO3)晶格匹配的。如上所述的材料是晶格匹配材料的代表性实例，并不是限制在此公开的有关材料选择的主题范围。本领域的技术人员将了解，其他材料可以被认为是晶格匹配的，并且也落在此处公开的主题范围内。例如，钛酸锶(SrTiO3)和硅(Si)可以作为晶格匹配材料。
在一个实施例中，绝缘体层210可以是晶态电介质，可以具有高的介电常数(例如，高K值)，例如在一个实施例中介电常数在诸如7.5的量级上，或更大。此外，可以选择绝缘体层210的特性，以及作为一个整体的器件的特性，以使能带边缘与半导体110的能带边缘相匹配。例如，如下面讨论的，绝缘体层210的特性可以起到促进少数载流子的提取(extraction)的作用。绝缘体层210也可作为用于在其上生长半导体层的基底层。
在实施例中，合适的高k值电介质将具有足够大的带隙，以作为栅极和衬底沟道区之间的绝缘体，并且为了在更厚的栅级氧化物物理厚度处提供等价栅级氧化物电容，将具有更高的介电常数(例如，大于7.5)。为了避免通过超薄栅级氧化物的电子量子力学隧穿，并减少栅级氧化物缺陷，要求更厚的物理厚度(例如，在实施例中，大于10埃)。
图2是图1中的结构其上形成有半导体层310的实施例的横截面图。在一个实施例中，半导体层310的至少一部分与绝缘体层210的至少一部分晶格匹配。例如，绝缘体层210可以包括具有(100)平面的钛酸钡(BaTiO3)，半导体层310可以包括具有(200)平面的锗(Ge)，因为这两种材料是晶格匹配的。在实施例中，绝缘体层210作为基底层，并允许通过外延生长出具有相对较薄、具有良好均一性、为单晶层并且具有更低程度的缺陷或者零缺陷的特点的层，以形成半导体层310。
半导体层310可以由各种材料制成。代表性地，用于形成半导体层310的材料和用于形成绝缘体层210的材料是晶格匹配的。通过各种方法，包括原子层外延、分子束外延、金属有机化学气相沉积、原子层化学沉积或其他方法，半导体层310可以在绝缘体层210上外延生长。使用这些方法，可以均匀地形成半导体层310。此外，半导体层310的厚度可以被控制。在实施例中，半导体层310的厚度可以控制在约10-3000埃的范围内。更具体地，在实施例中，半导体层310可以形成10-30埃的量级内或者更小的厚度。如果不使用这些生长方法，半导体层310根据现有技术方法结合到半导体衬底110上，则难以形成厚度小于2000埃的均匀的半导体层310。而且，难以控制半导体层310的厚度，并且半导体层310的厚度将不均一。此外，对于某些材料，难以获得某些尺寸的晶片，因此，难以获得适于结合到绝缘体层上的尺寸的晶片(晶种衬底)。
通过在绝缘体层210上生长相对薄的半导体层310，就不必对半导体层310进行薄化(thin down)、抛光或回蚀。如果实施薄化，一般难以将半导体层的厚度控制到一满意的程度。此外，不得不通过传统的技术(例如，抛光、刻蚀)薄化器件层可能会给所制造的器件带来缺陷，例如在单个器件上的单个晶片内的层厚度不均匀，或在若干独立的器件中从晶片到晶片的层厚度不均匀。
在实施例中，半导体层310可以经过诸如抛光、清洗、漂洗(rinse)和/或退火的工艺。本领域的技术人员将了解，如果要实施的话，可以以各种不同的方法和顺序实施抛光、清洗、漂洗和/或退火，其中可以包括所有的这些工艺，也可以省略这些工艺中的某些，还可以包括本领域实施的其他工艺。此外，在实施例中，半导体层310可以作为用来进一步生长层的基底层。
如上所述，在实施例中，半导体层310包括与在绝缘体层210中所见到的不同的材料晶格匹配的材料。在一个实施例中，在半导体层310中所见到的晶格匹配材料也可以在半导体衬底110中见到。然而，在一个实施例中，半导体衬底110、绝缘体层210和半导体层310可以各自包括不同类型的晶格匹配材料。此外，在一个实施例中，虽然半导体层310的至少一部分和绝缘体层210的至少一部分是晶格匹配的，但半导体衬底110和绝缘体层210可以是也可以不是晶格匹配的。
本领域的技术人员将了解，如上所述的原理可用来形成具有多个半导体层的装置。例如，在半导体层310的顶部，可以形成第二绝缘体层，而在所述第二绝缘体层的顶部可以形成另一个导体层。像这样，可以利用这里公开的方法来形成具有任意数目的相对薄的、相对均匀的半导体层的装置。
可以在半导体层310上形成器件。图3是图2中的结构其上形成有栅极410的实施例的横截面图。通过栅极电介质440，栅极410与半导体层310的表面分隔开。栅极终端415与栅极410相连。半导体晶种层310包括阱活性区(well active region)320、源区330和漏区360。源区终端335与源区330相连。漏区终端365与漏区360相连。代表性地，沟道区380从源区330延伸到漏区360。半导体衬底终端115与半导体衬底110相连。
用于形成实施例的各层的材料可以根据导带和/或价带特性来选定。在实施例中，(在n型半导体衬底110上制造在绝缘体210上的层310内形成的pMOS晶体管)，如果半导体层310、绝缘体层210和半导体衬底110具有基本对齐的导带，而在绝缘体层210和半导体层310之间、或者绝缘体层210和半导体衬底110之间存在较大的价带位垒。通过对衬底接点(contact)115施加正偏压，源接点335接地，阱区320中的少数载流子(在这个例子中是空穴)可以通过源区终端335被提取出。等量电子能够流过衬底接点115，因为穿过半导体310/绝缘体210和绝缘体210/半导体110界面的导带边缘是基本对齐的。同时，由于界面处的较大的价带位垒，衬底110中的少数载流子不能流进半导体310的阱区。通过提取少数载流子，结的漏电流将会减少。例如，在实施例中，通过在包括锗(Ge)的半导体衬底110上形成包括钛酸钡(BaTiO3)的绝缘体层210，能够建立用于提取少数载流子的机制。在这个例子中，钛酸钡(BaTiO3)的导带边缘的电子亲和能为4.15eV，锗(Ge)的导带边缘的电子亲和能为4.18eV。而BaTiO3和Ge的价带边缘分别位于7.46eV和4.5eV。这些材料的导带边缘可以认为是基本对齐的，并且存在穿过绝缘体层210的非常低的导带位垒，然而，与此同时价带位垒要高得多(例如，假定各值分别为7.46eV和4.5eV，则大约相差3eV)。当器件被适当地加偏压时，BaTiO3和Ge之间的这种特定的能带边缘对齐允许提取半导体晶种层310中的Ge阱区的少数载流子。该实例提供了具有基本对齐的导带边缘的材料的一种代表性的选择，不应该认为是对哪种材料可以认为是基本对齐的，或哪一范围的导带边缘值可以认为是基本对齐的限制。在价带是基本对齐的，并且在存在穿过半导体晶种层310和绝缘体层210的较大的导带位垒的情况下，也可以应用少数载流子的提取。
如上讨论的，如果半导体晶种层310和绝缘体层210包括具有基本对齐的导带边缘的材料，则少数载流子可以通过源区终端335被提取出。这种情况下，少数载流子是空穴还是电子将取决于器件的类型。通过对半导体衬底终端115和源区终端335施加各种电压偏压和/或接地，可以改变偏压。在实施例中，如上讨论的，导带和/或价带特性可以促进少数载流子的提取。
此外，在实施例中，衬底110和绝缘体层210之间，或绝缘体210和半导体层310之间建立较大的价位垒(valence barrier)高度。该位垒减少或阻止少数载流子通过绝缘体层210从半导体衬底110流进阱活性区320。其中衬底110包括锗(Ge)，且绝缘体层210包括钛酸钡(BaTiO3)的实施例中说明了此位垒。钛酸钡(BaTiO3)的价带边缘值是7.46eV，锗的价带边缘值是4.5eV。这种价带边缘值的差异可能导致较大的空穴位垒高度，这样阻止了衬底110中的少数载流子通过绝缘体层210流进半导体层310，其中在这种情况下，举例来说，少数载流子是空穴。因此，由于相应的导带和价带边缘位置，具有第一类型电荷的载流子可以在一个方向上流动，而阻止了相反电荷的载流子在相反方向上流动。
在实施例中，绝缘体层210也可以作为结合半导体晶种衬底312的结合界面。在一个实施例中，掺杂剂在结合前被引入半导体晶种衬底312中。图4示出了引入半导体晶种层312中的掺杂剂317。通过诸如离子注入、扩散或其他方法的各种方法，可以引入掺杂剂317。在一个实施例中，采用使用诸如氢(H)或氧(O)的这样种类的离子注入。然而，本领域的技术人员将认识到，也可以使用其他的注入种类。同样，本领域的技术人员将了解，本领域实施的引入掺杂剂的其他方法也是有效的，也落在这里公开的主题范围内。
图5是结合在载流子衬底110的半导体晶种衬底312的被注入侧的实施例的横截面图。通过各种工艺，例如在一个实施例中，通过界面上的亲水键的直接结合，可以结合半导体晶种衬底312。在该实施例中，要求诸如氧化物层这样的亲水表面在半导体晶种衬底312或载流子衬底结合表面中的至少一个表面上。在该实施例中，在载流子衬底上，包括外延生长的高介电常数的绝缘体的沉积氧化物层210作为晶片结合的亲水表面。
图6是图5中的结构在半导体晶种衬底312的一部分被去除以形成保持与绝缘体层210结合的半导体层310后的实施例的横截面图。通过各种工艺，例如在一个实施例中的热裂解，可以去除半导体晶种衬底312的一部分。本领域的技术人员将了解，诸如回蚀的其他工艺也可用来去除半导体晶种层312中的一部分。采用的工艺类型取决于所使用的注入类型。例如，对于氢(H)注入，经常使用的是热裂解。对于氧(O)注入，经常使用的是回蚀。
在实施例中，去除半导体晶种衬底312的一部分后，为形成半导体层310，半导体晶种衬底312的余下部分的表面还可以经过诸如抛光、清洗、漂洗和/或退火的工艺。本领域的技术人员将了解，如果要实施的话，抛光、清洗、漂洗和/或退火可以以各种不同的方法和顺序来实施，其中可以包括所有的这些工艺，也可以省略某些工艺，还可以包括本领域实施的其他工艺。
在实施例中，对于PMOS结构，当在图6中图示的实施例的顶部上(如所观察的)形成器件时，此实施例类似于图3中图示的实施例。即，在一个实施例中，形成穿过绝缘体层210、半导体层310和半导体衬底110之间的界面的匹配的导带，其中少数载流子可以从阱活性区320通过源接点335被提取出。对于NMOS结构，形成匹配的价带，并且便于阱区的少数载流子(在这种NMOS的情况下是电子)的提取。在该实施例中，对于NMOS结构，形成穿过绝缘体层210和衬底110的高导带位垒，减少或阻止少数载流子(电子)从半导体衬底110通过绝缘体层210流进阱活性区320。
图7是表示形成装置的方法的实施例的流程图。在工艺方框500中，在半导体衬底上形成绝缘体层。半导体衬底包括与绝缘体层的一部分晶格匹配的部分。在工艺方框520中，在绝缘体层上形成半导体层。在实施例中，半导体层包括与绝缘体层的一部分晶格匹配的部分。
图8是表示形成装置的方法的实施例的流程图。在工艺方框600中，在半导体衬底上形成绝缘体层。半导体载流子衬底包括与绝缘体层的一部分晶格匹配的部分。在工艺方框620中，半导体晶种衬底被掺杂。在实施例中，在工艺方框640中，被掺杂的半导体晶种衬底被结合到绝缘体层。在实施例中，在工艺方框660中，半导体晶种衬底的一部分被去除。工艺方框670、680和690分别涉及对保留在绝缘体层上的晶种半导体衬底的部分进行抛光、清洗和退火，这些也可以在一个实施例中实施。本领域的技术人员将了解，如果要实施的话，抛光、清洗、漂洗和/或退火可以以各种不同的方法和顺序实施，其中可以包括所有的这些工艺，也可以省略某些工艺，还可以包括本领域实施的其他工艺。
图9是表示在具有高少数载流子浓度的高迁移率的半导体中减少pn结漏电流的方法实施例的流程图。在该方法中，在工艺方框700中，少数载流子从阱活性区通过源区终端被提取出。此外，在实施例中，在工艺方框720中，具有相同导电类型的载流子被阻止从半导体衬底通过绝缘体层进入阱活性区。
权利要求
1.一种装置，包括包括第一材料的半导体衬底；和在所述半导体衬底上形成的绝缘体层，其中所述绝缘体层包括第二材料，所述第二材料与所述第一材料是晶格匹配的。
2.如权利要求1所述的装置，其中所述第一材料和所述第二材料构成第一材料/第二材料对，所述第一材料/第二材料对选自由硅(Si)/钛酸锶(SrTiO3)和锗(Ge)/钛酸钡(BaTiO3)组成的组。
3.如权利要求1所述的装置，其中在所述绝缘体层上形成半导体层，所述半导体层包括所述第一材料和与所述第二材料晶格匹配的第三材料二者的其中一种。
4.如权利要求3所述的装置，其中所述第二材料以及所述第一材料和第三材料的其中一种材料构成选自由钛酸锶(SrTiO3)/硅(Si)和钛酸钡(BaTiO3)/锗(Ge)组成的组中的一对。
5.如权利要求1所述的装置，还包括在所述绝缘体层上形成的多个半导体层，其中在各个半导体层之间形成中间绝缘体层，并且其中所述中间绝缘体层中的至少一层与跟该至少一层中间绝缘体层相邻接的半导体层中的至少一层是晶格匹配的。
6.如权利要求3所述的装置，其中在所述半导体层上形成至少一个器件。
7.如权利要求3所述的装置，其中所述半导体层结合到所述绝缘体层上。
8.如权利要求7所述的装置，其中所述半导体层的一部分被去除，以减小所述半导体层的厚度。
9.如权利要求7所述的装置，其中所述半导体层被掺杂。
10.一种方法，包括在半导体衬底上形成绝缘体层，所述半导体衬底包括第一材料，其中所述绝缘体层包括与所述第一材料晶格匹配的第二材料。
11.如权利要求10所述的方法，其中所述第一材料和所述第二材料构成第一材料/第二材料对，其中所述第一材料/第二材料对选自由硅(Si)/钛酸锶(SrTiO3)和锗(Ge)/钛酸钡(BaTiO3)组成的组。
12.如权利要求10所述的方法，还包括在所述绝缘体层上形成半导体层，所述半导体层包括所述第一材料和与所述第二材料晶格匹配的第三材料二者的其中一种。
13.如权利要求12所述的方法，其中其中所述第二材料以及所述第一材料和第三材料的其中一种材料构成选自由钛酸锶(SrTiO3)/硅(Si)和钛酸钡(BaTiO3)/锗(Ge)组成的组中的一对。
14.如权利要求11所述的方法，还包括在所述绝缘体层上形成多个半导体层，其中在各个半导体层之间形成中间绝缘体层，其中所述中间绝缘体层中的至少一层与跟该至少一层绝缘体层相邻接的半导体层中的至少一层是晶格匹配的。
15.如权利要求10所述的方法，还包括将被掺杂的半导体层结合至所述绝缘体层。
16.如权利要求15所述的方法，还包括去除所述半导体层的一部分；退火所述半导体层；抛光所述半导体层；和清洗所述半导体层。
17.一种装置，包括包括第一材料的半导体衬底；在所述衬底上形成的绝缘体层，所述绝缘体层包括具有导带和价带的第二材料，其中所述第二材料与所述第一材料是晶格匹配的；在所述绝缘体层上形成的半导体层，所述半导体层包括所述第一材料和与所述第二材料晶格匹配的第三材料二者的其中一种，所述第一材料和与所述第二材料晶格匹配的第三材料的其中一种具有导带和价带；其中所述第二材料的所述导带和价带的其中之一与所述第一材料和与所述第二材料晶格匹配的第三材料的其中一种的同一能带是基本对齐的。
18.如权利要求17所述的装置，其中所述第一材料具有导带和价带，所述第一材料的所述导带和所述价带的其中之一与所述第二材料的同一能带是基本对齐的。
19.如权利要求18所述的装置，其中所述第一材料的所述导带和价带中的另一个与所述第二材料的同一能带不是基本对齐的。
20.如权利要求17所述的装置，其中所述第一材料是锗(Ge)，所述第二材料是钛酸钡(BaTiO3)。
21.如权利要求17所述的装置，其中所述第二材料是钛酸钡(BaTiO3)，所述第一材料和第三材料的其中一种是锗(Ge)。
22.如权利要求17所述的装置，还包括在所述绝缘体层上形成的多个半导体层，其中在各个半导体层之间形成中间绝缘体层，以及其中所述中间绝缘体层中的至少一层与跟该至少一层中间绝缘体层相邻接的半导体层中的至少一层是晶格匹配的。
23.如权利要求17所述的装置，其中所述半导体层被结合到所述绝缘体层。
24.如权利要求23所述的装置，其中所述半导体层的一部分被去除，以减小所述半导体层的厚度。
25.如权利要求17所述的装置，还包括在所述半导体层上形成的第二绝缘体层；和在所述第二绝缘体层上形成的栅极，所述栅极包括接点，其中所述半导体衬底被掺杂并包括接点，其中所述被掺杂的半导体衬底是第一导电类型的，其中所述半导体层被掺杂并包括第二导电类型的源区、第二导电类型的漏区和第一导电类型的阱活性区，所述源区包括接点且所述漏区包括接点，其中在所述源区和所述漏区之间的所述阱活性区的一部分定义了从所述源区延伸至所述漏区的沟道区，其中所述被掺杂的衬底被加以偏压，以使在器件运行期间所述阱区中的少数载流子将通过所述源区流至所述源区的接点。
26.如权利要求25所述的装置，其中由于从所述半导体层的阱区中对所述少数载流子的提取，所述被掺杂的半导体衬底中少数载流子浓度水平大于所述半导体层中少数载流子浓度水平。
27.如权利要求25所述的装置，其中所述绝缘体层具有一厚度，可以建立足够的价位垒高度和导位垒高度二者的其中一种，使得其足以阻止所述衬底中的少数载流子通过所述绝缘体层流进所述半导体层中的阱活性区。
28.一种方法，包括在半导体衬底上形成绝缘体层，其中所述半导体衬底包括第一材料，所述绝缘体层包括与所述第一材料晶格匹配的第二材料；在所述绝缘体层上形成半导体层，其中所述半导体层包括所述第一材料和与所述第二材料晶格匹配的第三材料二者的其中一种；以及从所述半导体层的阱活性区通过源极的接点提取少数载流子。
29.如权利要求28所述的方法，还包括基本阻止少数载流子从所述半导体衬底进入所述阱活性区。
30.如权利要求28所述的方法，其中在所述绝缘体层上形成半导体层包括将半导体层结合至所述绝缘层。
全文摘要
本发明公开了一种用于生产相对薄的、相对均匀的具有提高的载流子迁移率的半导体层的方法和装置。在实施例中，为了在绝缘体装置上形成相对薄的、相对均匀的半导体，在半导体衬底上形成晶格匹配的绝缘体层，并且在所述绝缘体层上形成晶格匹配的半导体层。在方法和装置的实施例中，可利用能带特性来方便阱区的少数载流子的提取。
文档编号H01L21/762GK1679150SQ03800457
公开日2005年10月5日 申请日期2003年7月31日 优先权日2002年8月16日
发明者贝恩-叶海·吉恩, 礼萨·阿尔加瓦尼, 罗伯特·周 申请人:英特尔公司