专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种适用于功率放大器等的半导体器件。
背景技术：
低失真、高效率工作和单正电源工作是针对移动通信的移动终端的功率放大器提出的最新要求。这里，高效率工作是指具有高功率附加效率(以下称为PAE)的工作，其定义为输出功率Pout与输入功率Pin之间的差值和供应的DC功率Pdc之间的比率。由于越大的PAE值表示越小的功率消耗，所以PAE是功率放大器的一个重要品质因数。减少失真也是一个关键问题，因为基于诸如CDMA(码分多址)和WCDMA(宽带码分多址)的无线通信系统的使用的最新移动终端需要更加严格的关于功率放大器的失真的技术指标。但是，失真和效率通常处于权衡关系中，必须在给定的低失真条件下增加PAE。这就是低失真、高效率工作的含义。
另一方面，单正电源工作有助于通过弃用对于利用耗尽型FET(场效应晶体管)配置的传统功率放大器不可缺少的负电压生成电路和漏极开关来减小终端尺寸，并降低终端成本。
HBT(异质结双极晶体管)是一种能够满足这些要求的用于功率放大器的众所周知的器件。在HBT应用当中，功率放大器特性的改善需要增大的电流密度，但是，这样可能导致由于发热产生的问题，或者，可能需要针对散热的先进设计，以确保可靠性。这加大了公众对利用HFET(异质结场效应晶体管)实现的单正电源工作的关注。这里，HFET是针对诸如HEMT(高电子迁移率晶体管)和HIGFET(异构绝缘栅FET)的，基于异质结的FET的一般表达。HFET能够实现一种高性能开关，并使功率放大器和开关的集成称为可能。
此外，要想在HFET中实现单正电源工作，并弃用负电压生成电路和漏极开关，必须实现完全增强型的HFET。这里，完全增强型是指一种利用OFF状态下足够小的漏极泄露，或者更加具体地说，由于当一电压加在源极和漏极之间，同时保持栅极和源极之间的电压为零的情况下，其中，阈值电压Vth通常必须达到0.5V或其左右，在源极和漏极之间只有一个小电流，而实现的能够不采用漏极开关的增强型工作。
然而，以具有凹入栅极结构的传统的肖特基节栅极型HFET实现的增强型HFET带来的第一个问题就是由于表面耗尽产生的电源电阻和接通电阻Ron的增大，第二个问题就是由于增大的Vth，导致栅极-源极正向开启电压Vf和Vth之间的差值缩小，从而难以获得低失真、高效率的特性。
作为一种能容易实现完全增强型工作的HFET，已知的典型的一种器件为日本专利申请第Hei 10-258989号所公开的JPHEMT(JunctionPseudomorphic HEMT，结型假晶HEMT)。
图7示出了这类传统JPHEMT的一种典型配置。典型地，对半导体器件如此配置，使得在由半绝缘单晶GaAs构成的衬底1的一表面上，按照这一顺序叠置由AlGaAs构成的第二阻挡层3，其中Al的构成比例为20％或其左右；由InGaAs构成的沟道层4，其中In的构成比例为20％或其左右；和由AlGaAs构成的第一阻挡层5，其中Al的构成比例为20％或其左右。与此同时，在中间放置由未故意掺杂任何杂质的u-GaAs构成的缓冲层2(“u-”表示未故意添加任何杂质，下文同)。
第一阻挡层5具有一掺杂了高浓度n型杂质的区域5a，未有意掺杂任何杂质的区域5b和在栅电极9下提供的一含有高浓度p型杂质的导电区域5c。第二阻挡层3具有一掺杂了高浓度n型杂质区域3a和未有意掺杂任何杂质的区域3b。P型导电区域5c通常是通过扩散Zn形成的。
第一阻挡层5具有一形成于与衬底1相反的表面的绝缘膜6。绝缘膜6具有多个形成于其中的开口，形成于第一阻挡层5上的源极7、漏极8和栅极9都设置在这些开口当中。在源极7和漏极8下，具有低电阻率层10，其通常是通过在这些电极和其下的半导体层之间形成合金得到的，其中源极7和漏极8与第一阻挡层5之间建立了一n型欧姆接触。栅极9与第一阻挡层5之间建立了一p型欧姆接触。沟道层4在源极7和漏极8之间形成了一电流通路。需要指出的是，尽管在图7中没有示出，但是某些情况下，在第一阻挡层5和源极7或漏极8之间可能具有一掺杂了高浓度n型杂质的盖层。
如图7所示，JPHEMT结构通过p-n节栅极的引入具有了更大的内置电压，因此加在JPHEMT的栅极上的电压可以高于适用于普通肖特基栅极型HFET的电压。换句话说，可以提高栅极-源极正向开启电压。在下文中需要理解的是，定义Vf为一给出栅极-源极正向电流预定值的电压。
另一个优点是，由于形成了嵌入在第一阻挡层5中的，包含高浓度p型杂质的p型导电区域5c，即使在具有正Vth的增强型器件当中，JPHEMT也会更少地受到由表面耗尽导致地电源电阻增大地影响。
如上所述，图7中示出的JPHEMT具有一有利于增强型工作的结构，但是从实现前述完全增强型工作的角度来讲，在某些方面仍然存在不足。更具体地说，只要在增强型工作中采用图7中示出的，具有比普通肖特基型HFET或JFET(节场效应晶体管)的Vf更高的1.2V或其左右的Vf的JPHEMT就不会出问题，但是完全增强型工作需要达到大约0.5V或更高的Vth，此外，考虑到生产容限，甚至要在更高的Vth下确保良好的特性。但是，即使是对于p-n节栅极而言，更高的Vth也会缩小Vth和Vf之间的差值，并在低失真条件下使PAE性能恶化。
本发明是考虑到上述问题而得出的，其目标是提供一种能够确保完全完全增强型工作的，作为功率晶体管的半导体器件，并且，该半导体器件能够在低失真和高效率运行方面性能卓越。
发明内容
发明(1)涉及到一半导体器件，其具有一源极、一漏极、一设置在源极和漏极之间的栅极和一由半导体构成的作为源极和漏极之间的电流通路的沟道层。该半导体器件包括第一阻挡层，其由在栅极下掺杂了高浓度p型杂质的p型导电区域的的半导体构成；设置于第一阻挡层相反侧的第二阻挡层，同时在二者之间放置一沟道层，第二阻挡层由电子亲和势小于沟道层的电子亲和势的半导体构成；以及设置在第一阻挡层和沟道层之间的第三阻挡层，第三阻挡层由电子亲和势小于沟道层电子亲和势的半导体构成，其中，满足下述关系χ1-χ3≤0.5*(Eg3-Eg1)...(1)这里，χ1为第一阻挡层的电子亲和势，Eg1是其带隙；χ3为第三阻挡层的电子亲和势，Eg3是其带隙。
在所述发明(1)中，通过在第一阻挡层和沟道层之间设置满足与第一阻挡层相关的关系(1)的第三阻挡层，使增大与栅极-源极前向接通电压Vf相关的，相对于空穴的势垒高度φh，并以此增大Vf成为了可能。这样可以促进完全增强型工作，并弃用任何负电压生成电路或漏极开关来配置功率放大器，从而缩小功率放大器的尺寸并降低其成本。可以在无需过分增大电源电阻的情况下增大Vf，这使得在既定的低失真条件下，提高功率附加效率成为了可能。
在发明(1)中，可用于构成第一阻挡层和第三阻挡层的半导体材料可以是基于各种化合物的III-V族化合物半导体，这些化合物含有作为III族元素的Ga、Al及In中的至少任意一种，并且含有作为V族元素的As和P中的至少任意一种。对于第一阻挡层而言，通常可以采用GaAs、Al的组分比为50％或更低的AlGaAs、或者InGaP。对于第三阻挡层而言，可以采用InGaP和Al组分比为50％或更高的AlGaAs，以及诸如AlInGaP和GaInAsP的四元化合物。对于沟道层，可以采用InGaAs或GaAs。从获得适合增强型工作的预定阈值电压的角度考虑，第三阻挡层的厚度优选为20nm或更小。对于第一阻挡层中的p型导电区域是通过扩散p型杂质形成的特例而言，优选阻止p型杂质进入第三阻挡层。为了确保避免p型杂质进入第三阻挡层，优选在第一阻挡层中更加靠近第三阻挡层的位置设置一半导体层，与p型导电区域的最高杂质浓度相比，该半导体层只含有十分之一或更少的杂质，例如可以将该半导体层的厚度设置为5nm或更大。
发明(2)涉及上述发明(1)中的半导体器件，其还包括设置在第三阻挡层和沟道层之间的、由电子亲和势小于沟道层的电子亲和势的半导体构成的第四阻挡层。
即使在满足由关系(1)表达的与第一阻挡层的关系的第三阻挡层未能与沟道层形成理想界面的情况下，发明(2)也能针对第四阻挡层，采用能够与沟道层形成理想界面的半导体材料避免这一问题。
在发明(2)的配置当中，通常可以利用AlGaAs或GaAs作为构成第四阻挡层的材料。考虑到Vth的关系，优选形成第四阻挡层，使得其与第三阻挡层的总厚度限制在20nm或更低。
发明(3)涉及上述发明(1)中的半导体器件，其还包括，设置在第一阻挡层和栅极之间的第五阻挡层，其由带隙小于第一阻挡层且具有一掺杂了高浓度p型杂质的p型导电区域的半导体构成。
由于降低了栅极金属和与栅极金属接触的半导体之间的肖特基势垒高度，所以发明(3)使降低欧姆接触电阻成为了可能。
在发明(3)中，通常可以采用GaAs作为构成第五阻挡层的半导体材料。
发明(4)涉及上述发明(1)中的半导体器件，其还包括，设置在第一阻挡层和第三阻挡层之间的第六阻挡层，其由Zn扩散速率小于第一阻挡层中的Zn扩散速率的半导体构成。
在通过扩散Zn形成第一阻挡层中的p型导电区域的情况下，发明(4)利用第六阻挡层使阻挡掺杂到第一阻挡层中的Zn的扩散成为了可能，因此有助于控制Zn的扩散。
在发明(4)的配置当中，通常可以利用GaAs或AlGaAs作为构成第六阻挡层的材料。考虑到Vth的关系，优选形成第六阻挡层，使得其与第三阻挡层的总厚度限制在25nm或更低。
图1是说明本发明的半导体器件的第一实施例的剖面图；图2是沿图1中η轴方向的能带图；图3是说明本发明的半导体器件的第二实施例的剖面图。
图4是说明本发明的半导体器件的第三实施例的剖面图；图5是说明本发明的半导体器件的第四实施例的剖面图；图6是说明本发明的半导体器件的第五实施例的剖面图；图7是说明作为在相关技术中予以说明的半导体器件的传统JPHEMT的剖面图；以及图8是沿图7中η轴方向的能带图；具体实施方式
下述段落将对本发明的实施例予以说明。
(第一实施例)为了解决图1中示出的传统JPHEMT的问题，本发明人首先针对栅漏的机制开展了因果分析。图8是沿图7中η轴的方向的能带图，其表示没有栅极电压的状态。Ec是导带底部的能量，Ev是价带上端的能量，Ef是费米能级，φe是相对于电子的势垒高度，φh是相对于空穴的势垒高度。图8是以根据某些特定参数获得的结果为基础的，如果参数变化，可能会给出其他的表达，但是对于理解下述特性趋势已经足够了。
首先，从图中可以发现φe与第一阻挡层5的带隙Eg1几乎相等(φe～Eg1)。另一方面，φh明显小于Eg1。其主要原因在于AlGaAs层(第一阻挡层5)和InGaAs层(沟道层4)之间的导带边之间的能量差ΔEc相当大，所以能够保持φh＜Eg1-ΔEc。在Al的组分比为20％或左右，In的组分比为20％或左右的情况下，ΔEc将为360meV或左右，可以参考图7对此予以说明。由于Eg1为1.7eV或左右，所以，给出的φe约为1.7eV，φh约为1.3eV。由此得出φh＜φe，其表示栅极正向电流取决于空穴注入。因此，首先必须增大φh，以提高栅极-源极正向开启电压。
可以通过提高第一阻挡层的Al组分比来实现φh的增大，并由此扩大带隙。但是，在将Al的组分比通常由20％或左右提高到30％到40％或左右的情况下，通常会增大源极接触电阻，这可以从电子亲和势的降低预计到。另外，提高Al的组分比会提高Zn的扩散速率，因此，会带来扩散可控性方面的问题。
提出图1中示出的第一实施例，作为一种能够在不导致上述问题的情况下提高φh的配置。图2示出了沿图1中η轴方向得到的能带图；与图7和图8内容的不同之处在于，在由包含一p型导电区域11c的半导体构成的第一阻挡层11和沟道层4之间插入了由半导体构成的第三阻挡层。如图2所示，第三阻挡层12具有比第一阻挡层11大的带隙，所以第一阻挡层11和第三阻挡层12之间的价带带边的能差ΔEv13大于两者之间的导带带边的能差ΔEc13。这会产生更大的φh，此外，还可以成功地提高Vf，但是，第三阻挡层12地电子亲和势却不会因此而减小，第一和第三阻挡层之间地导带带边的能差ΔEc13也不会增加太多，因此，可以成功地避免源极欧姆接触电阻的增大。这一配置的另一个优势就是不再引起Zn扩散速率的问题，因为由p型导电区域11c构成的Zn扩散层可以通过配置不影响第三阻挡层12。
第一阻挡层11和第三阻挡层12之间的关系可以用下述关系表示χ1-χ3≤0.5*(Eg3-Eg1)...(1)其中χ1是第一阻挡层11的电子亲和势，Eg1是其带隙，χ3是第三阻挡层12的电子亲和势，Eg3是其带隙。
下述段落将参照图1具体说明本发明的半导体器件的第一实施例。典型地，对图1中示出的半导体器件如此配置，使得在由半绝缘单晶GaAs构成的衬底1的一表面上，按顺序叠置由AlGaAs构成的第二阻挡层3，其Al的构成比例为20％或左右；由InGaAs构成的沟道层4，其In的构成比例为20％或左右；由InGaP构成的第三阻挡层12；和由AlGaAs构成的第一阻挡层11，其Al的构成比例为20％或左右。与此同时，在中间放置由未故意掺杂任何杂质的u-GaAs、u-AlGaAs或这些材料的多层薄膜构成的缓冲层2。
这里的第一阻挡层11采用Al组分比为20％或左右的AlGaAs，这里的第三阻挡层12采用InGaP，但是，对于第一阻挡层11和第三阻挡层12而言，满足关系(1)的材料的组合可能包括各种采用了III-V族化合物半导体的组合，这些III-V族化合物半导体含有作为III族元素的Ga、Al和In中的至少任意一种，并且含有作为V族元素的As和P中的至少任意一种。对于第一阻挡层11而言，通常可以采用GaAs，或者Al的组分比为50％或更低的AlGaAs，或者，通常可以采用InGaP。对于第三阻挡层12而言，除了可以采用InGaP和Al组分比为50％或更高的AlGaAs外，也可以采用诸如AlInGaP和GaInAsP的四元化合物。Al组分比为50％或更高的AlGaAs可以很容易地满足关系(1)，因为就导带中的X带而言，电子亲和势变得更大了。对于沟道层，除了InGaAs外，还可以采用GaAs。
第一阻挡层11具有设置在栅极9下并掺杂了高浓度p型杂质的p型导电区域11c，该区域的其他部分被设定为低杂质浓度区域11b。这里采用的p型杂质为Zn，通过其扩散形成了p型导电区域11c。将第一阻挡层11的厚度设置为100nm。可以容许任何超过或小于该值的厚度，但是，太大的厚度会使降低源极接触电阻非常困难，太小的厚度会使控制Zn的扩散非常困难，因此，优选将其设定在70到100nm或左右的范围内。在通过Zn扩散完成p型杂质的添加的情况下，精确地判定低杂质浓度区域的厚度可能是非常困难的，假设低杂质浓度区域11b的杂质浓度为包含在p型导电区域11c中的p型杂质最高浓度的十分之一或更低，估计该厚度为90nm。在这种情况下，约有10nm厚低杂质浓度区域11b存留在第三阻挡层12和p型导电区域11c之间。必须根据预期的Vth，对p型导电区域11c的厚度适当调整，因为低杂质浓度区11b和第三阻挡层12的总厚度决定Vth，其中低杂质浓度区域11b的厚度为5nm或更大为宜。
第三阻挡层12包括一n型杂质重掺杂区域12a，在这一区域中重掺杂了诸如Si的n型杂质，而低杂质浓度区12b未有意掺杂任何杂质。在这一实例当中，n型杂质重掺杂区域12a为4nm厚，设置在n型杂质重掺杂区域12a和第一阻挡层11之间的低杂质浓度区域12b为3nm厚，设置在n型杂质重掺杂区域12a和沟道层4之间的低杂质浓度区域12b为3nm厚，以便由此将第三阻挡层12的总厚度调整至10nm。在某种程度上，可以将第三阻挡层12做得更厚或更薄，但是太大的厚度会带来在第三阻挡层12中制作p型导电区域的又一必要性，以获得适合增强型工作的预期Vth。这样会增大控制扩散的难度，因此厚度优选在大约20nm或更低。只要能够获得n型杂质薄层浓度的期待值，并且避免生产过程中产生诸如缺少再现性的任何困难，优选将n型杂质重掺杂区域12a的厚度尽可能调整到最低。优选将该厚度设置为几纳米或更小，甚至可以是单原子层的厚度。这是因为在源极和栅极之间的沟道层中，迁移率和载流子浓度的乘积可以得到最大化，因此能够降低电源电阻。此外，还由于可以将迁移率下降和作为流经阻挡层的载流子流的并行传导压缩到栅极区。朝向沟道层4的低杂质浓度区域12b的厚度优选是2nm或更高。其目的是为了将电子迁移率的下降压缩到沟道层4当中。
这里将n型杂质重掺杂区域12a的薄层杂质浓度设置为2×1012cm-2。浓度太低会导致电源电阻的增大，因此优选将其设置为1×1012cm-2量级。
另外，第二阻挡层3包含一n型杂质重掺杂区域3a，在这一区域中重掺杂了诸如Si的n型杂质，而低杂质浓度区3b未有意掺杂任何杂质。这里将n型杂质重掺杂区域3a的薄层杂质浓度设置为1×1012cm-2。
考虑到InGaAs的In组分比为20％或左右，这里将沟道层4的厚度设置为15nm或左右，但是，只要该厚度在临界层厚度的范围内，可以任意变动In组分比和薄膜厚度。
所形成的绝缘膜6、源极7、漏极8和栅极9可以和图7示出的配置中的相应部分类似。对于绝缘膜6，可以采用Si3N4。对于源极7、漏极8和栅极9，通常可以采用Ti/Pt/Au。
除了具有图7中示出的传统JPHEMT的优点外，具有JPHEMT结构的第一实施例还具有进一步提高Vf的优点，这样可以促进完全增强型工作，弃用配置功率放大器所需的任何负电压生成电路或漏极开关，从而降低功率放大器的尺寸和成本。在预定低失真条件下提高功率附加效率方面，Vf的提高也是很有用的。
需要理解的是，第一实施例是本发明的一个基本结构，在本发明中，还可以在第三阻挡层和沟道层之间、第一阻挡层和栅极9之间以及第一阻挡层和第三阻挡层之间插入其他层，以增添新的效果。
例如，在第一实施例中，第三阻挡层12具有一个重掺杂了n型杂质的n型杂质重掺杂区域12a，但是，根据第三阻挡层12所采用的材料种类，在某些情况下不能将n型杂质添加到高浓度，或者在第三阻挡层12和沟道层4之间不能形成理想的界面。在这种情况下，可以将第四阻挡层方便地插入到第三阻挡层和沟道层4之间。图3示出了一第三阻挡层掺杂了高浓度n型杂质的实例(第二实施例)，图4示出了一第四阻挡层掺杂了高浓度n型杂质的实例(第三实施例)。图4中示出的配置是n型杂质不能轻易地以高浓度添加到第三阻挡层的情况下所必需的，而在第三阻挡层和沟道层4之间的界面是首要考虑因素的情况下，图3或图4中示出的配置都可以采用。
(第二实施例)下述段落将参照图3说明本发明的半导体器件的第二实施例。与第一实施例相比，本实施例在第三阻挡层13和沟道层4之间还包括一未有意掺杂任何杂质的第四阻挡层14。
第三阻挡层13与第一实施例中的第三阻挡层12类似，采用了满足与第一阻挡层11之间的关系(1)的材料，并且包括一重掺杂了诸如Si的n型杂质的n型杂质重掺杂区域13a，和未有意掺杂任何杂质的低杂质浓度区域13b。
第四阻挡层14采用了能够与沟道层4之间形成理想界面的材料，这种材料通常是Al组分比为20％或左右(举例而言)的AlGaAs或未有意掺杂任何杂质的GaAs。在这种情况下，n型杂质重掺杂区域13a与沟道层之间的过大距离会带来诸如源极和栅极之间的沟道层中载流子浓度降低和源极电阻增加的问题，这样，以阻挡层中的载流子流为特征的并行传导很可能发生在栅区内。因此，第四阻挡层14的厚度优选设置在5nm或更低。第三阻挡层13和第四阻挡层14的总厚度优选设置在大约20nm或更低。所形成的未经上面文字说明的任何部分均与第一实施例中予以说明的对应部分类似。
如上所述，第二实施例通过在第三阻挡层13和沟道层之间设置第四阻挡层14的方法，成功地解决了难于在两者之间形成理想界面的问题。
(第三实施例)下述段落将参照图4具体说明本发明的半导体器件的第三实施例。与第一实施例相比，本实施例在第三阻挡层15中不包含n型杂质的重掺杂区域，并且还包括设置在第三阻挡层15和沟道层4之间的，具有一n型杂质重掺杂区域16a的第四阻挡层16。
与第一具体装置重中的第三阻挡层12类似，第三阻挡层15再次采用了满足与第一阻挡层11之间的关系(1)的材料，但是未有意掺杂任何n型杂质。
另一方面，与第二实施例类似，第四阻挡层16采用了能够形成与沟道层之间的理想界面的材料，诸如Al组分比为大约20％或更低的AlGaAs或GaAs，并且通常含有一重掺杂了诸如Si的n型杂质的n型杂质重掺杂区域16a，和一未有意掺杂任何杂质的低杂质浓度区域16b。针对第一实施例中第三阻挡层12的相关说明将适用于n型杂质重掺杂区域16a，n型杂质的薄层浓度和位于沟道层一侧的低杂质浓度区域16b，其中，优选将第三阻挡层15和第四阻挡层16的总厚度设置为大约20nm或更低。所形成的未经上面文字说明的任何部分均与第一实施例中予以说明的对应部分类似。
如上所述，第三实施例采用了第四阻挡层16，这在针对第三阻挡层15，利用任何较为不可能形成与沟道层4之间的理想界面的，或者较为不易于掺杂n型杂质的任何材料方面取得了成功，只要这些材料能够满足与第一阻挡层11之间的关系(1)。
(第四实施例)第一实施例有时会带来第一阻挡层11和栅极9之间的欧姆接触电阻方面的问题。在这种情况下，如图5所示，在栅极一侧设置一由电子亲和势和带隙之和小于第一阻挡层17的电子亲和势和带隙之和的半导体构成的第五阻挡层18，会有所帮助。
下述段落将对本发明的第四实施例的半导体器件予以说明。与第一实施例相比，在本实施例中，第一阻挡层11被改成了一包括第一阻挡层17和第五阻挡层18的双层结构，其中，将由电子亲和势和带隙之和小于第一阻挡层17的电子亲和势和带隙之和的半导体构成的第五阻挡层18设置在了第一阻挡层17和栅极9之间。
第五阻挡层18通常是由GaAs构成的，并且，与第一阻挡层17类似，在栅极9下方，包含了一重掺杂了p型杂质(这里为Zn)的p型导电区域18a，除p型导电区域18a之外的区域为未有意掺杂任何杂质的低杂质浓度区域18b。通常将第五阻挡层18的厚度设置为50nm或其左右。未经上面文字说明的任何部分均与第一实施例中予以说明的对应部分类似。
如上所述，第四实施例通过在栅极和第一阻挡层之间设置电子亲合性和带隙之和小于第一阻挡层的电子亲和势和带隙之和的第五阻挡层，使降低栅极金属和与栅极金属接触的半导体之间的肖特基势垒高度并由此降低欧姆接触电阻成为了可能。
(第五实施例)下面，将参照图6对本发明的半导体器件的第五实施例予以说明。与第一实施例相比，在本实施例中，从增强Zn扩散的可控性考虑，第一阻挡层11被改成了一包括第六阻挡层19和第一阻挡层20的双层结构，其中，在第一阻挡层20和第三阻挡层12之间，设置了一由Zn扩散速率慢于第一阻挡层20中的Zn扩散速率的半导体构成的第六阻挡层19。
在这种配置当中，通常可以将AlGaAs或InGaP用于第一阻挡层20，将GaAs或AlGaAs用于第六阻挡层19。为了提高Vth，优选将第六阻挡层19和第三阻挡层12的总厚度设置为25nm或更低。对于第六阻挡层而言，优选具有5nm左右，或更高的厚度，以便防止Zn侵入第六阻挡层19。未经上面文字说明的任何部分均与第一实施例中予以说明的对应部分类似。
如上所述，对于在栅极9下方通过Zn扩散形成第一阻挡层20的p型导电区域20c的情况，第五实施例利用第六阻挡层19阻挡了Zn的扩散，并以此很容易地控制了Zn扩散层的厚度。
本发明的半导体器件绝不仅限于上述实施例，而是容许存在以上述实施例的结合为基础的各种配置。例如，仅有一个或两个阻挡层存在，或者从第四阻挡层到第六阻挡层的所有阻挡层都存在。
如上所述，发明(1)利用在第一阻挡层和沟道层之间设置第三阻挡层的方法，在有效提高源极-栅极前向开启电压Vf，并以此实现能够进行完全增强型工作并在低失真、高效率运行方面卓有成效的功率晶体管方面取得了成功。因此，利用这种晶体管配置的功率放大器弃用了负电压生成电路和漏极开关，降低了尺寸和成本，而且在低失真、高效率运行方面也变得卓有成效。
根据发明(2)，通过在第三阻挡层和沟道层之间设置第四阻挡层的方法，使得无需在顾虑沟道层界面质量的情况下选择用于第三阻挡层的材料成为了可能。
根据发明(3)，通过在第一阻挡层和栅极之间设置带隙小于第一阻挡层的第五阻挡层，使得降低欧姆接触电阻成为了可能。
根据发明(4)，通过在第一阻挡层和第三阻挡层之间设置Zn扩散速率慢于第一阻挡层的Zn扩散速率的第六阻挡层的方法，使得改善用于形成p型导电区域的Zn扩散的可控性成为了可能。
权利要求
1.一种半导体器件，其具有一源极、一漏极、一设置在所述源极和所述漏极之间的栅极和一由半导体构成的作为所述源极和所述漏极之间的电流通路的沟道层，其特征在于包括一第一阻挡层，其由在栅极下掺杂了高浓度p型杂质的p型导电区的半导体构成，一设置在所述第一阻挡层相反侧的第二阻挡层，同时将所述沟道层放置在二者之间，所述第二阻挡层由电子亲和势小于所述沟道层的电子亲和势的半导体构成，以及设置在所述第一阻挡层和所述沟道层之间的，由电子亲和势小于所述沟道层的电子亲和势的半导体构成的第三阻挡层，其中满足下述关系χ1-χ3≤0.5*(Eg3-Eg1)…(1)其中，χ1为所述第一阻挡层的电子亲和势，Eg1是其带隙；χ3为所述第三阻挡层的电子亲和势，Eg3是其带隙。
2.如权利要求1所述的半导体器件，其特征在于构成所述第三阻挡层的所述半导体是由III-V族化合物半导体构成的，其中该III-V族化合物半导体包含作为III族元素的Ga、Al、In中的至少任何一种，并且包含作为V族元素的As和P两者中的至少任何一种。
3.如权利要求1所述的半导体器件，其特征在于构成所述第三阻挡层的半导体为InGaP、AlGaInP或InGaAsP。
4.如权利要求1所述的半导体器件，其特征在于构成所述第三阻挡层的所述半导体为具有Al组分比为50％或更高的AlGaAs、AlGaAsP或AlGaInAs。
5.如权利要求1所述的半导体器件，其特征在于所述第三阻挡层的厚度为20nm或更小。
6.如权利要求1所述的半导体器件，其特征在于构成所述第一阻挡层的半导体为AlGaAs、GaAs或InGaP。
7.如权利要求1所述的半导体器件，其特征在于具有第四阻挡层，其由电子亲和势小于所述沟道层的电子亲和势的半导体构成，并被设置在所述第三阻挡层和所述沟道层之间。
8.如权利要求7所述的半导体器件，其特征在于构成所述第四阻挡层的半导体为AlGaAs或GaAs。
9.如权利要求7所述的半导体器件，其特征在于所述第三阻挡层和所述第四阻挡层的厚度之和为20nm或更小。
10.如权利要求1所述的半导体器件，其特征在于具有一第五阻挡层，该第五阻挡层由带隙小于所述第一阻挡层带隙且具有一掺杂了高浓度p型杂质的p型导电区域的半导体构成，并且被设置在所述第一阻挡层和所述栅极之间。
11.如权利要求10所述的半导体器件，其特征在于构成所述第五阻挡层的半导体为GaAs。
12.如权利要求1所述的半导体器件，其特征在于掺杂到所述第一阻挡层的p型杂质为Zn。
13.如权利要求1所述的半导体器件，其特征在于具有一第六阻挡层，该第六阻挡层由Zn扩散速率慢于第一阻挡层中的Zn扩散速率的半导体构成，并且被设置在所述第一阻挡层和所述第三阻挡层之间。
14.如权利要求13所述的半导体器件，其特征在于构成所述第六阻挡层的半导体为GaAs或AlGaAs。
15.如权利要求13所述的半导体器件，其特征在于所述第三阻挡层和所述第六阻挡层的厚度之和为25nm或更小。
16.如权利要求1所述的半导体器件，其特征在于在位于与所述第三阻挡层相接触的栅极侧上的半导体层中，存在一厚度为5nm或更大的半导体层，与包含在所述第一阻挡层中的p型杂质的最高杂质浓度相比，该半导体层仅包含十分之一或更低浓度的杂质。
17.如权利要求1所述的半导体器件，其特征在于所述第一阻挡层、第三阻挡层、第四阻挡层和第六阻挡层中至少任意一层被掺杂了高浓度的n型杂质。
18.如权利要求1所述的半导体器件，其特征在于构成所述沟道层的半导体为InGaAs或GaAs。
全文摘要
提供了一种能够确保完全的增强型工作，并能够实现一种在低失真、高效率方面性能优异的功率晶体管的半导体器件。在单晶GaAs衬底(1)的一侧上，按顺序形成AlGaAs第二阻挡层(3)、InGaAs沟道层(4)、InGaP第三阻挡层(12)和第一阻挡层(11)，与此同时，在其间放置一缓冲层(2)。在所述第一阻挡层(11)和所述第三阻挡层(12)之间满足关系x
文档编号H01L29/778GK1669131SQ0381722
公开日2005年9月14日 申请日期2003年7月15日 优先权日2002年7月19日
发明者长谷伊知郎 申请人:索尼株式会社