专利名称：制造超窄沟道半导体器件的方法
技术领域：
本发明涉及制造超小纳米线以及形成在纳米线中的具有超窄沟道的半导体器件的方法。
背景技术：
半导体器件的发展和对于半导体器件的小型化的不断追求导致了对更好的用于纳米尺度结构的制造工艺的要求。现在正在纳米尺度的结构上制造半导体器件，因为更小的器件常常等价于更快的切换时间，这使得速度更快并且性能更好。基于具有超小尺寸的纳米尺度结构的器件因此成为半导体器件按比例缩小自然的进步。例如，已经在通常被称为“纳米线(nanowire)”的半导体纳米尺度结构上制造出器件。纳米线是指具有纳米级尺寸的半导体(例如硅)结构。目前制造纳米线的方法包括光刻和气相液相固相外延沉积。
在光刻中，半导体材料(例如硅)的薄层被沉积在衬底上，然后被图案化以在衬底上形成纳米线。在气相液相固相外延沉积中，纳米尺寸的金属胶体(例如金或镍)在高温下被暴露于硅源气体(例如硅烷)。然后硅被分解并在胶体上生长，形成硅纳米线。将硅纳米线从胶体上移走并沉积在衬底上。在这两种方法下，都难以控制纳米线的尺寸，尤其是对于小于5纳米的尺寸。
此外，在纳米线上制造的器件中，器件沟道极其的窄。极窄的沟道(＜10纳米)可以表现出1维的器件传输，这允许更高的迁移率并允许可能的弹道传输(ballistic transport)，以提高器件性能。然而，以可控的方式制造这些超小沟道的方法目前还不与大批量制造工艺相容。
发明内容
根据本发明的第一方面，公开了一种减小纳米线的尺寸的方法，包括在形成在衬底上的第一电介质层上沉积纳米线，所述纳米线具有第一尺寸；在所述纳米线的第一区域上方沉积具有牺牲电介质层和牺牲栅电极层的牺牲栅极堆叠，暴露出所述纳米线的第二区域和第三区域；在所述牺牲栅极堆叠的每一个侧面上沉积第一隔片；在所述第一电介质层上方沉积第二电介质层，以覆盖所述第二区域和第三区域；去除所述牺牲栅极堆叠；以及通过至少一次热氧化工艺和氧化物去除工艺来减薄所述纳米线的所述第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸。
根据本发明的第二方面，公开了一种制造纳米线的方法，包括在形成在衬底上的第一电介质层上沉积纳米线，所述纳米线具有第一尺寸；在所述纳米线的第一区域上方沉积牺牲电介质层，并在所述牺牲电介质层上方沉积可刻蚀牺牲层，暴露出所述纳米线的第二区域和第三区域，所述第一区域定义所述纳米线的沟道区域；在所述牺牲电介质层和所述可刻蚀牺牲层的每一个侧面上沉积第一隔片；在所述第一电介质层上方沉积第二电介质层，以覆盖所述第二区域和第三区域；刻蚀掉所述可刻蚀牺牲层和所述牺牲电介质层；以及通过至少一次热氧化工艺和氧化物去除工艺来减薄所述纳米线的所述第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸。
根据本发明的第三方面，公开了一种制造电子器件的方法，包括在形成在衬底上的第一电介质层上沉积纳米线，所述纳米线具有第一尺寸；在所述纳米线的第一区域上方沉积牺牲电介质层，并在所述牺牲电介质层上方沉积可刻蚀牺牲层，暴露出所述纳米线的第二区域和第三区域，所述第一区域定义所述电子器件的沟道区域；在所述牺牲电介质层和所述可刻蚀牺牲层的每一个侧面上沉积第一隔片；在所述第二区域和所述第三区域的每一个中形成源/漏区域；在所述第一电介质层上方沉积第二电介质层，以覆盖所述第二区域和第三区域；刻蚀掉所述可刻蚀牺牲层和所述牺牲电介质层；通过至少一次热氧化工艺和氧化物去除工艺来减薄所述纳米线的所述第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸；以及在所述第一区域上方沉积器件栅极堆叠，所述器件栅极堆叠包括第三电介质层和栅电极。
根据本发明的第四方面，公开了一种电子器件，包括在衬底上形成的第一电介质层上形成的纳米线，所述纳米线具有沟道区域、第一源/漏区域以及第二源/漏区域，所述沟道区域明显小于所述第一源/漏区域和所述第二源/漏区域中的每一个；形成在所述沟道区域上方的器件栅极堆叠；形成所述器件栅极堆叠的各侧面上的第一隔片；和形成在所述第一电介质层、所述第一源/漏区域和所述第二源/漏区域上方的第二电介质层。
在附图中，通过示例而不是作为限制图示说明了本公开，附图中相似的标号指示相似的元件。通过参考下面的描述和被用于图示说明本发明实施例的附图，可以最好地理解本发明。在附图中图1图示了形成在衬底上的纳米线；图2图示了形成在图1的纳米线上方的牺牲栅极堆叠；图3图示了牺牲栅极堆叠和紧邻形成在纳米线上方的所述牺牲栅极堆叠所形成的两个隔片；图4图示了牺牲栅极堆叠、至少一个紧邻牺牲栅极堆叠各侧面的隔片以及形成在纳米线上方的电介质层；图5图示了去除图4的牺牲栅极堆叠以暴露出纳米线的一部分；图6图示了将图5的纳米线的暴露部分减薄至所期望的尺寸；图7图示了器件栅极堆叠被形成在图6的减薄的纳米线的上方，以形成具有超窄沟道区域的半导体器件；图8图示了图7的半导体器件，其中为了清晰的目的而去掉了电介质层；图9图示了图7的半导体器件，其中为了清晰的目的而去掉了电介质层和器件栅极堆叠；图10图示了图7的半导体器件，其中为了清晰的目的而去掉了电介质层和器件栅极堆叠，并且仅仅示出了一个隔片；图11图示了图7的半导体器件，其中除了具有不同横截面尺寸的部分的纳米线之外，其他的都被去掉了；和图12示出了纳米尺度半导体结构的热氧化是自限制的。
具体实施例方式
参照具体的配置和技术描述了示例性实施例。本领域的技术人员将理解可以进行各种变化和修改，并仍然落入所附权利要求的范围中。此外，没有对公知的元件、器件、部件、电路和工艺步骤等进行详细的描述。
如上所讨论的，诸如纳米线之类的纳米尺度结构极难制造成具有可靠和可控的尺寸。目前用于制造纳米线的方法包括对从纳米大小的成核位置的初始生长进行尺寸控制，或者印刷小尺寸结构而然后使用过刻蚀技术来减小纳米线尺寸的光刻和图案化方法。这些方法在实施中可能是很困难的，尤其是当试图在巨大的300mm晶片上控制数十亿的小区域的尺寸时。
本发明的示例性实施例描述了允许对纳米线尺寸进行容易的控制的制造纳米线的方法。更具体而言，实施例公开了制造具有至少一个极小或者超窄(例如具有小于5纳米的尺寸)区域(例如中间区域)的纳米线的制造方法。而且，从下面的讨论中将清楚，实施例说明了一种可靠和可控的方法，该方法用于制造超小纳米线(例如具有小于5纳米的尺寸)和/或用于制造具有对制造其他半导体器件有用的超小或者超窄沟道区域的纳米线。
在一个实施例中，公开了减小纳米线的尺寸的方法。将纳米线沉积在被形成在衬底上的第一电介质层上。纳米线具有第一尺寸。纳米线提供第一区域、第二区域和第三区域。具有牺牲电介质层和牺牲栅电极层的牺牲栅极堆叠被沉积在纳米线的第一区域的上方，使纳米线的第二区域和第三区域暴露。紧邻牺牲栅极堆叠的各侧面沉积第一隔片。第二电介质层被沉积在第一电介质层的上方，以覆盖第二区域和第三区域。在沉积了第一隔片之后，牺牲栅电极和牺牲电介质层被去除。去除牺牲栅电极和牺牲电介质层暴露出纳米线的第一区域。通过至少一次热氧化和氧化物去除工艺来减薄纳米线的第一区域。在减薄之后，第一区域具有小于第一尺寸的第二尺寸。减薄纳米线的第一区域使得纳米线的第一区域具有明显小于(例如小10倍或者至少2倍)第二区域和第三区域的横截面尺寸。第一区域可以是纳米线的中间区域，而第二区域和第三区域可以是纳米线的侧边区域。
在另一个实施例中，公开了制造纳米线的方法。将纳米线沉积在被形成在衬底上的第一电介质层上。纳米线具有第一尺寸。牺牲电介质层被沉积在纳米线的第一区域的上方，并且可刻蚀牺牲层被沉积在牺牲电介质层的上方，使纳米线的第二区域和第三区域暴露。紧邻牺牲电介质层和可刻蚀牺牲层的各侧面沉积第一隔片。第二电介质层被沉积在第一电介质层的上方，以覆盖第二区域和第三区域。将可刻蚀牺牲层和电介质层刻蚀掉。在牺牲电介质层和可刻蚀牺牲层被去除之后，暴露出纳米线的第一区域。通过至少一次热氧化和氧化物去除工艺来减薄纳米线的第一区域。在减薄之后，第一区域具有小于第一尺寸的第二尺寸。此外，减薄纳米线的第一区域使得第一区域具有明显小于(例如小10倍或者至少2倍)第二区域和第三区域的横截面尺寸。
在另一个实施例中，公开了在纳米线中制造半导体器件的方法。将纳米线沉积在被形成在衬底上的第一电介质层上。纳米线具有第一尺寸。牺牲电介质层被沉积在纳米线的第一区域的上方，并且可刻蚀牺牲层被沉积在牺牲电介质层的上方，使纳米线的第二区域和第三区域暴露。第一区域定义半导体器件的沟道区域。第二区域和第三区域定义半导体器件的源/漏区域。紧邻牺牲电介质层和可刻蚀牺牲层的各侧面沉积第一隔片。第二电介质层被沉积在第一电介质层的上方，以覆盖第二区域和第三区域。将可刻蚀牺牲层和牺牲电介质层刻蚀掉。刻蚀掉可刻蚀牺牲层和电介质层暴露出纳米线的第一区域。通过至少一次热氧化和氧化物去除工艺来减薄纳米线的第一区域，以使第一区域具有小于或明显小于(例如小10倍或者至少2倍)第一尺寸的第二尺寸。包含第三电介质层和栅电极的器件栅极堆叠被沉积在第一区域的上方。被形成在纳米线中的半导体器件因此具有小于或者明显小于器件源/漏区域的沟道区域。
下面的部分描述制造如上所述的纳米线和半导体器件的示例性方法。在图1中，提供衬底102。在一个实施例中，衬底102由诸如硅的半导体材料制成。衬底102可以是单晶硅、多晶硅、非晶硅或者硅合金。在一些实施例中，衬底102是绝缘体上硅(SOI)衬底。衬底102还可以是在本领域公知的通常用于制造半导体器件的任何合适的半导体衬底。
如图1所示，利用电介质层104的薄层来使衬底102绝缘，所述电介质层104可以由诸如二氧化硅(SiO2)、氮化硅(Si3N4)的绝缘材料或者其他合适的半导体绝缘材料组成。可以利用诸如化学气相沉积(CVD)或者物理沉积的传统方法在衬底102上形成电介质层104。电介质层104起到将一个纳米线与另一个隔离和/或将一个形成在纳米线中的器件与另一个隔离的作用。
如图1所示，在电介质层104上形成至少一个纳米线106。为了公开的目的，纳米线是指具有厚度在几个纳米(nm)(例如10纳米)到几百个纳米(例如100-200纳米)的范围内的半导体条(例如硅条)。纳米线也可以是指具有纳米级横截面尺寸(例如高和宽)的半导体条。可以在电介质层104上生长、沉积或者图案化出纳米线106。在一个实施例中，利用可以可靠地沉积厚度为10-100纳米数量级的硅条的传统方法，形成纳米线106。在一个实施例中，利用被称为“气相液相固相外延(VLSE)”的工艺来沉积纳米线106。在VLSE工艺中，将金属胶体(例如金或者镍)暴露于硅源气体(例如SiH4)和高温。硅源气体被溶解到胶体粒子中，并且硅部分被生长在胶体上。然后将硅部分移走并沉积在电介质层104上。VLSE在本领域是公知的。在另一个实施例中，利用传统的光刻和刻蚀工艺来沉积纳米线106，在该工艺中，利用诸如CVD或者等离子体增强CVD的方法将薄的硅膜沉积在电介质层104上，并且对所述硅膜进行图案化(例如刻蚀)以形成单个的纳米线106。应该注意，可以利用本领域中公知的其他方法在电介质层104上形成纳米线106。
在一个实施例中，纳米线106具有纳米尺度数量级的第一横截面尺寸。纳米线106具有第一长度130，取决于应用，该第一长度130可以是约100纳米到约几个微米。纳米线106具有第一高度132和第一宽度134。第一高度132和第一宽度134定义纳米线106的第一横截面尺寸或者第一厚度。为了将被形成在纳米线106中的半导体器件的可靠的性能，需要可靠地控制第一宽度134和第一高度132。在一个实施例中，纳米线106具有约10-100纳米的第一高度132和约10-100纳米的第一宽度134。取决于用来在电介质层104上形成纳米线106的方法，第一高度132、第一宽度134和第一长度130可以变化。可以可靠和可控地形成约10-100纳米数量级的纳米线106的方法被用来在电介质层104上形成纳米线106。
如将在下面变得清楚的，诸如晶体管的半导体器件被形成在纳米线106中。为了获得优异的半导体器件，纳米线106需要尽可能的薄。更优选的，晶体管的沟道区域应该尽可能的薄。纳米线106的横截面尺寸，或者最佳的是，器件沟道区域的横截面尺寸需要尽可能的薄。此外，纳米线106的横截面尺寸需要被可靠地控制，以获得器件的高效和可靠的性能。下面的部分描述可靠地制造超小或者超窄纳米线106的新工艺。首先，如前面所讨论的，使用传统的方法在电介质层104上沉积纳米线106。接着，纳米线106的至少一个区域被减薄。纳米线106至少在纳米线106将形成器件的沟道区域的区域被减薄。下面的部分还描述由纳米线106可靠地制造超小半导体器件的新工艺。虽然讨论集中于制造用于晶体管的纳米线106，但是应该理解，其他的半导体器件也可以被形成在纳米线106中，而不偏离实施例的范围。
在图2中，牺牲栅极堆叠108被形成(通过平面沉积工艺)在纳米线106的第一区域的上方。在一个实施例中，第一区域是纳米线106的中间区域。在一个实施例中，牺牲栅极堆叠108形成牺牲三栅极结构，该结构覆盖纳米线106中间区域的所有三个暴露侧面。在另一个实施例中，牺牲栅极堆叠108是非平面结构，因为其被形成为包围纳米线106中间区域的所有暴露的侧面。在牺牲栅极堆叠108被形成在中间区域的上方之后，纳米线106的其余区域成为第二区域114和第三区域116。区域114和116在此时是暴露的。在一个实施例中，第一区域将形成在纳米线106中所形成的半导体器件的器件沟道区域，而第二区域114和第三区域116将形成所述半导体器件的源区域和漏区域。
继续参考图2，牺牲栅极堆叠108包括牺牲栅电极119和牺牲电介质层121。在一个实施例中，牺牲栅极堆叠108是本领域公知的传统的栅极堆叠。在一个实施例中，牺牲栅电极119是多晶硅膜，而牺牲电介质层121是氧化硅膜。利用诸如CVD的在本领域所公知的任何半导体沉积方法，将牺牲电介质层121和牺牲栅电极119沉积在纳米线106的中间区域的上方。在另一个实施例中，牺牲栅电极119被可刻蚀牺牲层代替，所述可刻蚀牺牲层可以被容易地和选择性地刻蚀掉。牺牲栅电极119因此不需要是多晶硅和/或不需要是导电的。牺牲栅电极119仅仅需要是可去除和/或可刻蚀的。
继续参考图2，紧邻牺牲栅极堆叠108的各侧面形成第一隔片110。隔片110与半导体晶体管中的传统的隔片壁相类似。在一个实施例中，隔片110包含氮化硅或者适于晶体管隔片壁的任何其他材料。可以使用诸如CVD的本领域公知的方法，然后图案化以形成紧邻牺牲栅极堆叠108的各侧面的隔片110，来形成隔片110。
在一个实施例中，半导体外延膜(例如硅或者锗外延膜)被进一步形成在纳米线106的第二区域114和第三区域116的上方。因为第二区域114和第三区域116将形成半导体器件的源/漏区域，所以最佳的是使这些区域尽可能的大，以便对源/漏区域制造出更好的接触焊盘。对于纳米尺度的半导体器件，由于纳米线的表面积很小，所以常常难以控制对源/漏区域的电接触。在区域114和116的上方形成合适厚度的外延膜允许将源/漏区域制造得比纳米线106的尺寸所允许的大。因此可以更容易地获得对源/漏区域的电接触。此外，外延膜可以被用来减小形成在第二区域114和第三区域116中的源/漏区域的串联电阻。源/漏区域的更好的接触焊盘和更低的串联电阻导致了更好的器件性能。外延膜可以具有将给第二区域114和第三区域116提供足够接触面积的任何合适的厚度。在一个实施例中，沉积半导体外延膜，以使第二区域114和第三区域116中的每一个具有约为纳米线106的第一横截面尺寸3倍的横截面尺寸。在图2中没有示出外延膜。可以利用本领域公知的方法在第二区域114和第三区域116上方形成外延膜。
在一个实施例中，利用诸如离子注入的传统方法对第二区域114和第三区域116进行注入，以形成半导体器件的源/漏区域。可以在注入之后的第二区域114和第三区域116中的每一个的上方形成硅化物层(未示出)，以有利于对源/漏区域的接触。硅化物层给形成在第二区域114和第三区域116中的源/漏区域提供了低的接触电阻。硅化物层可以由诸如钴、镍等金属形成。可以利用在第二区域114和第三区域116上方沉积金属的传统方法来形成硅化物层。在沉积金属之后，向这些区域施加热，以允许这些区域中的硅与金属反应来形成硅化物。
如图3所示，在一个实施例中，紧邻第一隔片110的各侧面形成第二隔片112。第二隔片112与第一隔片110相类似，并且可以由氮化物、与用于形成第一隔片110的类似材料或者本领域公知的其他合适材料制成。第二隔片112是有益的，因为其对器件增加应力，以提高器件的性能。此外，当有两个隔片110和112时，用于完成器件的图案化变得更容易。
在图4中，电介质层118被形成在电介质层104上方，覆盖第二区域114和第三区域116。电介质层118与传统的层间电介质层相类似。在一个实施例中，电介质层118和电介质层104相类似，并可以由诸如二氧化硅(SiO2)、氮化硅(Si3N4)的绝缘材料或者其他的合适绝缘材料制成。可以利用诸如CVD的传统方法形成电介质层118。在一个实施例中，电介质层118被毯覆沉积到包括牺牲栅极堆叠108的所有结构的上方。然后，电介质层118被抛光，以暴露出牺牲栅极堆叠108的牺牲栅电极119的顶表面。
在图5中，牺牲栅极堆叠108被去除。首先，牺牲栅极堆叠108的牺牲栅电极119被去除。为了去除牺牲栅电极119，使用选择性刻蚀工艺，该工艺选择性刻蚀掉牺牲栅电极119。在牺牲栅电极119由多晶硅制成的实施例中，可以使用常常被用来去除多晶硅的传统刻蚀工艺，来去除牺牲栅电极119。在一个实施例中，氢氧化四甲基铵(TMAH)或者氢氧化钾(KOH)刻蚀溶液被用来去除牺牲栅电极119。这些刻蚀溶液刻蚀掉多晶硅，并且对于二氧化硅(SiO2)和氮化硅(Si3N4)具有选择性。其次，去除牺牲电介质层121。在牺牲电介质层121由SiO2制成的实施例中，使用选择性去除SiO2的刻蚀工艺来去除牺牲栅极电介质层121。例如，可以使用含氢氟酸和水的缓冲刻蚀剂溶液来去除牺牲电介质层121。控制刻蚀工艺，使得只有牺牲电介质层121被去除，留下完整的第一隔片110、第二隔片112和电介质层104。在一个实施例中，电介质层104、第一隔片110和第二隔片112可以由不同的材料制成(例如SiO2用于电介质层104，SiON或者Si3N4用于隔片110和112)，以确保只有牺牲电介质层121被去除。
在图6中，在牺牲栅极堆叠108被去除之后，纳米线106的中间区域现在被暴露出来。在图6中，中间区域被标示为区域120。在一个实施例中，纳米线106的中间区域120被减薄，以便为器件提供超窄的(例如具有小于5纳米的尺寸)沟道。在另一个实施例中，中间区域120被减薄，以给纳米线106提供至少一个超小的(例如具有小于5纳米的尺寸)区域。如所说明的，纳米线106形成有第一横截面尺寸，该尺寸具有约10-100纳米的第一高度132和约10-100纳米的第一宽度134。第一横截面尺寸还可以是指纳米线106的初始厚度。在减薄之前，中间区域120具有和纳米线106的剩余部分相同的初始厚度或者横截面尺寸(例如约10-100纳米)。在减薄之后，中间区域120将具有第二横截面尺寸，所述第二横截面尺寸小于或者明显小于第一横截面尺寸。在一个实施例中，第二横截面尺寸小于约5纳米或者小于约2-3纳米。
在一个实施例中，使用至少一次热氧化工艺和至少一次刻蚀工艺来减薄中间区域120。纳米线106的初始厚度(第一横截面尺寸)通过受控的热氧化和刻蚀工艺，可以被减薄或者减小到第二厚度。在一个实施例中，使氧化物层可控地热生长在中间区域120的暴露表面上。在热氧化工艺期间，中间区域120的暴露表面上的硅被消耗。在一个实施例中，被消耗的硅的量为纳米线106的中间区域120的总厚度的约44％。例如，纳米线106可以具有约10纳米的中间区域120初始厚度。热氧化工艺将消耗4.4纳米的硅(44％的硅)。在热氧化工艺之后，中间区域120的厚度为约5纳米或者5.6纳米。在一个实施例中，在热氧化工艺中，消耗0.44纳米的硅，以产生1纳米的SiO2。因此，当10纳米厚的纳米线106被氧化时，消耗了4.4纳米的硅并且产生10纳米的SiO2。在SiO2被去除之后，纳米线106具有约5.6纳米的厚度。中间区域120可以被连续和反复地热氧化和刻蚀，以获得期望的厚度或者横截面尺寸(例如约5纳米或者小于5纳米)。例如，纳米线106可以具有约100纳米的中间区域120初始厚度。若干连续的热氧化和刻蚀工艺可能是必要的，以将中间区域120减薄至约5纳米或者小于5纳米。
在另一个实施例中，可以使用更具侵蚀性的热氧化工艺。中间区域120可以在约800-900℃的温度下热氧化约2小时，接着利用诸如氢氟酸或者等同物的缓冲氧化物刻蚀剂进行湿法刻蚀。在纳米线106具有约50纳米的第一横截面尺寸(例如约100纳米的高度132和约50纳米的宽度134)的实施例中，在约800-900℃下热氧化约2小时，接着利用缓冲氧化物刻蚀剂进行湿法刻蚀之后，中间区域120可以被减薄至约5纳米的第二横截面尺寸(例如约5纳米的高度132和约5纳米的宽度134)。可以进行类似的热氧化和刻蚀，以进一步将纳米线106减薄至约2-3纳米的横截面尺寸。可以使用本领域公知的合适的干法刻蚀工艺(例如反应离子刻蚀或者等离子体刻蚀)来代替湿法刻蚀工艺，以在热氧化工艺之后去除形成在纳米线106的中间区域120上的氧化物层。最佳的是，使用湿法刻蚀工艺，以获得更好的选择性。
应该注意，当小尺寸硅区域被热氧化时，已经观察到了自限制氧化。这被示出在图12中，该图是从Fukuda等的“Fabrication of silicon nanopillarscontaining polycrystalline silicon/insulator multiplayer structures”，Appl.Phys.Lett.70，(3)333(1997)中摘出的。在Fukuda的研究中，已经表明了纳米尺度硅结构的热氧化是自限制的。自限制氧化是一种应力效应。当纳米尺度硅结构被热氧化时，硅结构被氧化至自限制的厚度，而与工艺的变化无关(例如时间和温度的变化)。去除硅结构中被氧化的部分，其余的硅结构可以再次被类似地氧化至另一自限制的厚度。可以按需要重复此工艺，以获得期望的厚度。如图12中所示的，Fukuda将硅结构氧化了从约3小时到约20小时的各种持续时间。硅结构被氧化并且被氧化的层被去除，留下具有约10-15纳米的核厚度的硅结构，而与氧化时间无关。
因此，对于特定的纳米线106，纳米线106的任何区域可以依赖于自限制氧化被热氧化，以获得对被氧化的厚度的一定的控制。被氧化的部分可以被去除。可以重复热氧化和去除工艺，以将纳米线106氧化至另一自限制的厚度，直至获得期望的厚度。在一个实施例中，重复热氧化和去除工艺，直至纳米线106被减薄至约5纳米或者小于5纳米。可以容易地控制纳米线106的区域的减薄，因为每一次氧化工艺的氧化厚度将对诸如时间和温度的工艺变化具有较小的敏感性。
在图7中，利用传统的方法将器件栅极堆叠122形成在减薄的中间区域120的上方。在一个实施例中，中间区域120形成器件的窄沟道区域。器件栅极堆叠122包含电介质层123和形成在电介质层123上的栅电极125。在一个实施例中，器件栅极堆叠122是本领域公知的传统的栅极堆叠。在此实施例中，栅极堆叠125是形成在电介质层123上的多晶硅膜，其中所述电介质层123可以是氧化硅膜。在另一个实施例中，栅电极125是镶嵌栅极(damascene gate)，其中该镶嵌栅极可以由诸如硅、多晶硅、锗化硅、锗之类的半导体材料或者诸如铜、铝和钛之类的金属制成。在另一个实施例中，栅电极125由金属制成。使栅电极125由金属制成避免了当栅电极125由诸如多晶硅的半导体材料制成时所需的、对栅电极125进行处理以使其导电的需要。此外，对于更小的器件，金属栅电极更加有利，因为其允许比半导体(例如多晶硅栅极)电极更低的电阻。在一个实施例中，器件栅极堆叠122形成了三栅极结构，因为其覆盖了中间区域120的三个侧面。在另一个实施例中，器件栅极堆叠122是非平面结构，因为其覆盖了中间区域120的所有暴露的侧面。
根据上面所讨论的方法所形成的半导体器件的示例被示出在图8-11中。这些图示出了器件，其中为了清晰的目的而去掉了各种层或结构。器件包括衬底102、第一电介质层104和纳米线106。纳米线106包括形成器件沟道区域的中间区域120以及形成器件源/漏区域的区域114和116。在如前面所述的减薄工艺之后，器件的沟道区域小于或者明显小于源/漏区域中的每一个。例如，沟道区域可以比源/漏区域中的每一个小至少10-20倍。或者，沟道区域可以比源/漏区域中的每一个仅仅小2倍。在一个实施例中，只有器件的沟道区域利用前面所描述的方法从原有的横截面尺寸被减薄。因此，器件的沟道区域是超窄沟道区域。器件的源/漏区域可以具有与纳米线的原有横截面尺寸相同的横截面尺寸。更优选的是，源/漏区域中的每一个具有如前面所讨论的形成在其上方的外延膜。因此，源/漏区域中的每一个具有大于纳米线的原有横截面尺寸的横截面尺寸。
器件还包括形成在纳米线106的沟道区域上方的器件栅极堆叠122。器件还包括紧邻器件栅极堆叠122的各侧面所形成的第一隔片110。或者，器件可以包括如前面所述紧邻第一隔片110的各侧面所形成的第二隔片112。器件还可以包括形成在源/漏区域(区域114和116)和第一电介质层104上方的第二电介质层118。利用本领域公知的方法可以在第二电介质层118中生成接触过孔(没有示出)，以允许对源/漏区域的电接触。
图8示出了器件，其中去掉第二电介质层118以仅仅示出形成在纳米线106的中间区域120上方的器件栅极堆叠122以及形成在器件栅极堆叠122的各侧面上的第一隔片110和第二隔片112。图9示出了器件，其中去掉器件栅极堆叠以示出中间区域具有小于区域114和116的横截面尺寸。图10示出了器件，其中去掉第二隔片112以仅仅示出第一隔片110。图11示出了器件，其中只有纳米线106被留在第一电介质层104上。此图示出了纳米线106的区域114和116明显大于中间区域120。
虽然通过若干实施例描述了本发明，但是本领域的普通技术人员将认识到本发明不限于所描述的实施例。相反，本发明的方法和装置可以利用在所附权利要求的精神和范围之中的修改和替换来实施。因此说明书将被认为是示例性的而不是限制性的。
在公开了示例性实施例之后，可以对所公开的实施例进行修改和变化，而仍然落入由所附权利要求限定的本发明的精神和范围之中。
权利要求
1.一种减小纳米线的尺寸的方法，包括在形成在衬底上的第一电介质层上沉积纳米线，所述纳米线具有第一尺寸；在所述纳米线的第一区域上方沉积具有牺牲电介质层和牺牲栅电极层的牺牲栅极堆叠，暴露出所述纳米线的第二区域和第三区域；在所述牺牲栅极堆叠的每一个侧面上沉积第一隔片；在所述第一电介质层上方沉积第二电介质层，以覆盖所述第二区域和第三区域；去除所述牺牲栅极堆叠；以及通过至少一次热氧化工艺和氧化物去除工艺来减薄所述纳米线的所述第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸。
2.如权利1所述的方法，其中所述的沉积所述第二电介质层的步骤是毯覆沉积，其中所述第二电介质层被进一步抛光到暴露出所述牺牲栅电极。
3.如权利1所述的方法，还包括在所述的沉积所述第二电介质层的步骤之前，在所述第一隔片的各侧面上沉积第二隔片。
4.如权利1所述的方法，还包括在所述的沉积所述第二电介质层的步骤之前，在所述纳米线的所述第二区域和所述第三区域上方形成外延膜。
5.如权利1所述的方法，其中所述减薄所述第一区域的步骤还包括连续地通过所述热氧化在所述第一区域上生长氧化物层并且利用缓冲氧化物刻蚀剂刻蚀掉所述氧化物层，直至所述第二尺寸达到期望的值。
6.如权利1所述的方法，其中所述第二尺寸比所述第一尺寸小至少10倍。
7.如权利1所述的方法，还包括在所述沉积所述电介质层的步骤之前，在所述纳米线的所述第二区域和所述第三区域中的每一个的上方形成硅化物层。
8.如权利1所述的方法，还包括在所述沉积所述电介质层的步骤之前，将掺杂剂注入到所述纳米线的所述第二区域和所述第三区域中的每一个之中，以形成源/漏区域。
9.一种制造纳米线的方法，包括在形成在衬底上的第一电介质层上沉积纳米线，所述纳米线具有第一尺寸；在所述纳米线的第一区域上方沉积牺牲电介质层，并在所述牺牲电介质层上方沉积可刻蚀牺牲层，暴露出所述纳米线的第二区域和第三区域，所述第一区域定义所述纳米线的沟道区域；在所述牺牲电介质层和所述可刻蚀牺牲层的每一个侧面上沉积第一隔片；在所述第一电介质层上方沉积第二电介质层，以覆盖所述第二区域和第三区域；刻蚀掉所述可刻蚀牺牲层和所述牺牲电介质层；以及通过至少一次热氧化工艺和氧化物去除工艺来减薄所述纳米线的所述第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸。
10.如权利9所述的方法，还包括在所述的沉积所述第二电介质层的步骤之前，在所述第一隔片的各侧面上沉积第二隔片。
11.如权利9所述的方法，还包括在所述的沉积所述第二电介质层的步骤之前，在所述纳米线的所述第二区域和所述第三区域上方形成外延膜。
12.如权利9所述的方法，其中所述减薄所述第一区域的步骤还包括连续地通过所述热氧化在所述第一区域上生长氧化物层并且利用缓冲氧化物刻蚀剂刻蚀掉所述氧化物层。
13.如权利9所述的方法，其中所述第二尺寸比所述第一尺寸小至少10倍。
14.如权利9所述的方法，还包括在所述沉积所述第二电介质层的步骤之前，在所述纳米线的所述第二区域和所述第三区域中的每一个的上方形成硅化物层。
15.如权利9所述的方法，还包括在所述沉积所述第二电介质层的步骤之前，将掺杂剂注入到所述纳米线的所述第二区域和所述第三区域中的每一个之中，以形成源/漏区域。
16.一种制造电子器件的方法，包括在形成在衬底上的第一电介质层上沉积纳米线，所述纳米线具有第一尺寸；在所述纳米线的第一区域上方沉积牺牲电介质层，并在所述牺牲电介质层上方沉积可刻蚀牺牲层，暴露出所述纳米线的第二区域和第三区域，所述第一区域定义所述电子器件的沟道区域；在所述牺牲电介质层和所述可刻蚀牺牲层的每一个侧面上沉积第一隔片；在所述第二区域和所述第三区域的每一个中形成源/漏区域；在所述第一电介质层上方沉积第二电介质层，以覆盖所述第二区域和第三区域；刻蚀掉所述可刻蚀牺牲层和所述牺牲电介质层；通过至少一次热氧化工艺和氧化物去除工艺来减薄所述纳米线的所述第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸；以及在所述第一区域上方沉积器件栅极堆叠，所述器件栅极堆叠包括第三电介质层和栅电极。
17.如权利16所述的方法，还包括形成对所述源/漏区域的接触。
18.如权利16所述的方法，还包括在所述的沉积所述第二电介质层的步骤之前，在所述第一隔片的各侧面上沉积第二隔片。
19.如权利16所述的方法，还包括在所述的沉积所述第二电介质层的步骤之前，在所述纳米线的所述第二区域和所述第三区域上方形成外延膜。
20.如权利16所述的方法，其中所述形成所述源/漏区域的步骤还包括在所述纳米线的所述第二区域和所述第三区域中的每一个的上方形成外延膜；将掺杂剂注入到所述第二区域和所述第三区域之中；以及在所述外延膜上方形成硅化物层。
21.如权利16所述的方法，还包括在所述沉积所述第二电介质层的步骤之前，在所述纳米线的所述第二区域和所述第三区域中的每一个的上方形成硅化物层。
22.如权利16所述的方法，还包括在所述沉积所述电介质层的步骤之前，将掺杂剂注入到所述纳米线的所述第二区域和所述第三区域中的每一个之中，以形成源/漏区域。
23.如权利16所述的方法，其中所述减薄所述第一区域的步骤还包括连续地通过所述热氧化在所述第一区域上生长氧化物层并且利用缓冲氧化物刻蚀剂刻蚀掉所述氧化物层。
24.如权利16所述的方法，其中所述第二尺寸比所述第一尺寸小至少10倍。
25.如权利16所述的方法，其中所述可刻蚀牺牲层包括硅或者多晶硅。
26.一种电子器件，包括在衬底上形成的第一电介质层上形成的纳米线，所述纳米线具有沟道区域、第一源/漏区域以及第二源/漏区域，所述沟道区域明显小于所述第一源/漏区域和所述第二源/漏区域中的每一个；形成在所述沟道区域上方的器件栅极堆叠；形成在所述器件栅极堆叠的各侧面上的第一隔片；和形成在所述第一电介质层、所述第一源/漏区域和所述第二源/漏区域上方的第二电介质层。
27.如权利26所述的电子器件，还包括形成在所述第一隔片的各侧面上的第二隔片。
28.如权利26所述的电子器件，还包括形成在所述第一源/漏区域和所述第二源/漏区域中的每一个的上方的外延层，用于增大所述第一源/漏区域和所述第二源/漏区域的尺寸。
29.如权利26所述的电子器件，其中所述电介质层还包括允许到所述第一源/漏区域和所述第二源/漏区域中的每一个的接触过孔。
全文摘要
本发明公开了一种形成纳米线的方法。在形成在衬底上的第一电介质层上沉积具有第一尺寸的纳米线。在纳米线的第一区域上方沉积具有牺牲电介质层和牺牲栅电极层的牺牲栅极堆叠，暴露出纳米线的第二区域和第三区域。在牺牲栅极堆叠的每一个侧面上沉积第一隔片。在第一电介质层上方沉积第二电介质层，以覆盖第二区域和第三区域。去除所述牺牲栅极堆叠。通过至少一次热氧化工艺和氧化物去除工艺来减薄纳米线的第一区域，以将所述第一区域从所述第一尺寸减薄至第二尺寸。
文档编号H01L21/335GK1577734SQ20041005466
公开日2005年2月9日 申请日期2004年7月27日 优先权日2003年7月28日
发明者斯科特·A·黑尔兰德, 罗伯特·周 申请人:英特尔公司