专利名称：半导体构装封环结构与其制造方法以及半导体构装结构的制作方法
技术领域：
本发明是有关于一种半导体组件构装(package)领域，且特别有关于一种半导体构装封环结构及其制法，以降低构装工艺中发生散层(delaminate)的方法。
背景技术：
众所皆知半导体组件是包括具有交替的内联机导电层以及介电材料层的内联机结构。内联机导电层是用以连接半导体芯片上的主动及被动组件；当半导体组件形成于半导体芯片内部或其上的中间位置时，一封环结构(sealring)或其它支撑结构(anchor structure)则通常形成于内联机结构中一或一以上介电层的外围区域，其位于主动组件附近的芯片外缘区域。一般而言，封环结构可保护半导体组件免于受到污染，并可避免内联机导电层与绝缘介电层的迭层(stacked layer)龟裂及散层，其作用是类似于提供应力消除。当使用晶粒切割或其它工艺将晶片上的多重晶粒分离成一颗颗个别晶粒时，且当使用模塑工艺(molding process)将个别晶粒封进构装材料内部的过程时，该内联机导电层与绝缘介电层交替的结构将容易受到影响而引发龟裂及散层等缺陷。
通常半导体组件制作过程中会将一大块单晶硅材切为一片片直径大小约6至12英寸的晶片，之后则利用沉积与微影技术，将导电层以及介电层交替形成于晶片表面以构成逻辑组件(logic device)与内联机结构，并包含一环绕芯片内部逻辑组件且位于芯片外部的封环结构。一般而言，由于上述诸层是于高温下沉积并且具有差异性极大的热系数，因此当芯片历经形成内联机结构的固有加热工艺(thermal cycling)时将产生实质的应力。经沉积一最终护层以保护逻辑组件后，将芯片经由切割或分离程序以形成一颗颗的晶粒，最后再将该些晶粒进行构装程序。构装材料一般是由陶瓷(适用于高动力/高成本组件)所制成，或为塑料(适用于低动力/低成本组件)所构成。
如上所述，制作过程中将产生内应力(intrinsic stress)于各介电层(例如藉由二氧化硅绝缘层以电隔绝导电层)、内联机导电层以及护层等。当晶粒于内部封装过程中冷却至室温时，晶粒与封胶材料(molding compound)间的膨胀差异遂产生附加的应力，更甚者将使得介于封胶材料与相邻层间的粘着垫(adhesive bond)散层，造成应力集中于晶粒的表面；当应力够大时，则足以造成护层以及/或介电层产生龟裂。当上述情形发生时，湿气将渗透至内联机导电层中而造成腐蚀以及电短路，并导致组件故障。
此外，现有封环技术是包含直式排列的导电沟道孔(conductive via)堆栈，其可将封环结构高度大体拱高；亦即，将每一导电沟道孔延伸于一内联机导电层的上表面以及另一位于其上的内联机导电层下表面之间，如此该些沟道孔是提供不足完善的结构，并且无法减轻足够应力以抵销因制作过程中所累积存在的内应力。
有鉴于此，业者需要一种可克服上述问题的封环结构。
发明内容
本发明的目的在于提出一种半导体组件构装封环结构，以及含有该封环结构的半导体组件，其用以解决工艺中所累积的内应力问题。
本发明的另一目的在于提出一种半导体组件构装封环结构的制造方法，以解决工艺中所累积的内应力问题。
为达上述目的，本发明提供一种半导体组件构装封环结构，其包括多个绝缘层以及个别嵌进一上述绝缘层的多个导电条，而上述每一导电条均包含一开口于其上。该半导体构装封环结构亦包含个别接触一上述导电条且延伸穿越至少一上述绝缘层的多个导电柱，该些导电柱至少部分通过另一上述导电条上的一开口。
本发明亦提供一种半导体组件构装封环结构的制造方法，其包括形成一第一绝缘层、形成多个第一导电条于该第一绝缘层中、以及形成一第二绝缘层于该第一绝缘层与该些第一导电条之上；之后形成一第一导电柱，其至少接触一上述的第一导电条，并至少部分穿越该第二绝缘层且介于两第一导电条之间；之后形成多个第二导电条于该第二绝缘层上；形成一第三绝缘层于该第二绝缘层与该些第二导电条上；最后，形成一第二导电柱，其至少接触一上述的第二导电条，并至少部分穿越该第三绝缘层且介于两第二导电条之间。
本发明亦提供了另一种半导体构装结构，其包括一基底、多个绝缘层位于该基底上、以及多个导电条，该些导电条是个别位于一基底外围的绝缘层中，并用以界定多个不受导电条阻碍的柱状区域(columnar regions)于上述的绝缘层中。此半导体构装结构亦包含多个用以内连接导电条的导电柱，其中每一导电柱与另一直向相邻的导电柱间是具有一横向偏移。
图1为用于本发明的第一实施例中，一半导体构装结构的一系列剖面图。
图2～图6a为用于本发明的第一实施例中，一半导体构装封环结构制作方法的一系列剖面图。
图6b为用于本发明的第二实施例，其用以替换第一实施例中的图6a。
图7为用于本发明的实施例中，一半导体构装结构的一平面图。
图8为用于本发明的实施例中，一半导体构装结构的一平面图。
图9为用于说明图8的一剖面图。
图10为本发明的实施例中，用于说明图8的一剖面图。
符号说明封环结构～100、200；导电条～120、240、330、430、520、620、820；绝缘层～110、220、310、410、510、610、810、810a、810b；开口～125、242、332、432；导电柱～130、340、440、540、541、542、630、830、830a、830b；金属内联机～140、260、360、460、560、660；沟道孔～150、250、230、350、450、550、650；表面～225；平面～245；基底～210、710；覆盖层～320、420、530、640、840；偏移距离～D；金属凸垫～670；蚀刻终止层～680、850；半导体构装结构～700、800；中央部位～715；微电子组件～720；封环结构～730；封环结构部分～732、734、736、738；第一柱状区域～815；第二柱状区域～817。
具体实施例方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下第一实施例首先参阅图1，其阐述依照本发明所揭露第一实施例的一半导体构装封环结构100剖面图式。该半导体构装封环结构100，其包含多个绝缘层110，且该封环结构100亦包含多个导电条120，上述每一导电条120是嵌入一上述绝缘层110中，并具有至少一开口125于其中。该封环结构100亦包含多个导电柱130，而上述每一导电柱130是接触一导电条120并延伸于至少一绝缘层110中，且至少部分穿越另一导电条120的一开口125。
每一导电柱130相对于每一其它直向相邻的导电柱130是为横向摆置；亦即并非头接头地相互堆栈，而是每一导电柱130与其直向相邻的导电柱间乃具有一横向偏移。而藉由两直向相邻的导电柱130间有一横向偏移，绝缘层110可与另一绝缘层将可更加牢靠固定，而因此提供一更坚固耐用的封环结构100。如此，该封环结构100可用以减轻其中的绝缘层110因后续工艺中所累积的应力而造成散层等问题。
封环结构100亦可藉由每一导电柱130自一导电条120延伸，并至少部分通过另一导电条120的开口125，因而使之更为牢固；亦即，藉由将导电柱130延伸至开口125，使其产生可牢固绝缘层110的结构，进而消除更多于加热工艺以及晶粒切割分离过程中所累积的应力。
此外，上述封环结构100可用以实施于现有的半导体组件制作过程。如第一图所示，导电条120可与一金属内联机(interconnect)140同时形成，该金属内联机140一般是用以连接位于绝缘层110(未显示)下方的基底中的逻辑组件。就上述导电条120本身而论，其大体上与金属内联机140的组成与制作相似。同样地，导电柱130可与一沟道孔150同时形成，该沟道孔150一般是用以选择性地连接至该金属内联机140上。就上述导电柱130本身而论，其大体上与沟道孔150的组成与制作相似。
图2为一半导体构装封环结构200于制作过程中的剖面图示。半导体构装封环结构200可形成于一基底210上，该基底210具有现有或后继中即将开发的微电子组件形成于其中或其上。由于此图中仅呈现部分半导体构装封环结构200，故将不显示基底中间部分以及形成于其上的微电子组件，以使本封环结构200的制作呈现更清晰的面貌。然而，任何熟习此技艺者均了解本发明揭露的范畴并非受限于所实施的特定微电子组件或其制造中所引用的工艺，因此，基底210的组成与制作可依不同应用而有所改变。于本实施例中，基底210可为一具有介于250至1000μm厚度的硅晶片；而另一实施例中，基底210可以是一绝缘层上有硅(SOI)的基底，其形成一薄硅层在一位于一厚支撑基底(supporting substrate)顶上的埋入氧化层(buried oxide layer)上。
接着形成一绝缘层220于该含有微电子组件的基底210上。绝缘层220的材料可包含例如电浆加强四乙氧基硅烷(PETEOS)、二氧化硅或其它氧化物，并可具有厚度介于1000埃至15000埃之间。绝缘层220可利用如旋转涂布沉积、干电浆蚀刻、化学气相沉积、溅镀沉积、热沉积、蒸镀法、物理气相传输(physical vapor transport)与其它现有或即将开发的工艺而形成。另一实施例中，绝缘层220亦可为一低介电值介电材料，其介电系数一般是低于二氧化硅的介电系数(约3.9)，例如包含一氧化物与MSQ(methylsilsesquioxane)的混合物、一MSQ的衍生物、一生孔剂(porogen)/MSQ的混合物、一氧化物/HSQ(hydrogen silsesquioxane)混合物、一HSQ衍生物、一生孔剂/HSQ的混合物以及诸如此类者；而其它材料，例如微孔二氧化硅、干凝胶(xerogel)、聚四氟乙烯(PTFE)、美国密西根Dow Chemical公司所生产的低介电值介电材料SiLK、美国新泽西Allied Signal公司所生产的低介电值介电材料Flare、以及美国加州Applied Materials公司所生产的低介电值介电材料Black Diamond皆可用以形成绝缘层220。
之后沟道孔230可形成于该绝缘层220中。沟道孔230可包含铝、铜、掺杂硅、钨或其它的导电材料，且具有一宽度介于400埃至10000埃之间。一实施例中，沟道孔230可藉由例如电浆干蚀刻法形成一绝缘层220中的开口而形成，以及利用如化学气相沉积、溅镀沉积、热沉积、蒸镀法、物理气相传输与其它现有或即将开发的工艺而沉积导电材料于该开口中。一实施例中，一或一以上的沟道孔230可延伸至基底210中以内连结至位于其内部的微电子组件。
导电条240可于之后形成于绝缘层220中或其上。导电条240可包括铝、铜、掺杂 硅、或其它的导电材料，且有一介于800埃至12000埃间的厚度。导电条240可包含一或一以上的开口242，其可凹陷或者延伸穿越导电条240。一实施例中，导电条240的形成可藉由例如电浆干蚀刻法而形成绝缘层220中的开口，并利用如化学气相沉积、溅镀沉积、热沉积、蒸镀法、物理气相传输与其它现有或即将开发的工艺以沉积导电材料于该开口中。导电条240亦可藉由例如电浆回蚀(etch-back)工艺或化学机械平坦法等平坦化工艺而形成一大致平坦的表面245，其约相当于绝缘层的表面225。
一实施例中，一或多对沟道孔230以及导电条240是可为一双镶嵌(dual-damascene)结构，例如沟道孔与沟渠开口可同时形成并且于之后填入导电材料。沟道孔230与导电条240的制作亦可包括形成一阻障(barrier)层或附着层(未示)以避免导电条240与周遭绝缘层220间发生扩散，或改善沟道孔230与导电条240对于绝缘层220的附着性。此外，熟悉此技艺人士应可认同沟道孔230与导电条240可与连接基底210中或其上的微电子组件的沟道孔250与金属内联机260于相同工艺步骤中形成，如此本发明的实施对于制造时间、成本以及工艺复杂性将具有最小的冲击。
图3为图2所示的封环结构200于后续制作的剖面图示，其中一第二绝缘层310是形成于该绝缘层220以及导电条240上，而该第二绝缘层310可大抵相似于绝缘层220的组成与制作。其它实施例中，该第二绝缘层310(以及后续所将描述的绝缘层)可为不同的组成与制法以符合一定规格的性能需求例如机械稳定性、介电常数、以及其它的相关。然而并非所有应用均需要，图3所示的特别实施例中是包含一覆盖层(cap layer)320，其可包含氮化硅(SiN)、氮氧化硅(SiON)，碳氧氢化硅(SiCOH)、碳氧氮氢化硅(SiCONH)或其它此技艺中所熟习的绝缘材料。覆盖层320厚度可介于100埃至1500埃之间，并可藉由例如旋转涂布沉积、干电浆蚀刻、化学气相沉积、溅镀沉积、热沉积、蒸镀法、物理气相传输与其它现有或即将开发的工艺而完成。
如图3所示，一第二导电条330是形成于该绝缘层310中或其上，该导电条330可大体与导电条240的组成与制作相似。就该导电条330本身而论，其可包含一或一以上的开口332，并可与导电条240的开口242的组成与制作相似。
导电柱340可与导电条330同时形成，例如，导电柱340以及导电条330可形成双镶嵌的结构，而导电柱340亦可藉由其它工艺而形成，并可不与导电条330相连接。一般而言，形成导电柱340的工艺与用以形成上述沟道孔230的工艺相似，并可沉积铝、铜、钨、掺杂硅以及其它的材料。如图1所示的实施例，导电柱340可至少部分延伸至位于其下的导电条240的开口242。虽然一些实施例中并无述及，导电柱340可完全延伸进入开口242中，而于其它实施方式中，导电柱可至少部分延伸进开口242中，以及延伸进入其下方的绝缘层220中。
再者，如前所述，熟悉此技艺人士亦能于形成导电柱340与导电条330的步骤中，同时形成沟道孔350与内联机360用以连接基底210中的微电子组件。沟道孔350亦可不需延伸进入内联机360的开口，而此一实施方式是较有利于一些应用。
之后，请参阅图4，其为一接续于图3的封环结构200的后续制作剖面图，其中一第三绝缘层410形成于绝缘层310与导电条330上。该绝缘层410可大体与之前所形成的绝缘层220与310的组成与制作相似。然而并非所有应用均需要，该图3所示的独特实施方式是包含一覆盖层420，其可大体与覆盖层320的组成与制作相似。
同样如图4所示，一第三层的导电条430形成于绝缘层410中或其上。该导电条430可大体与前述所形成导电条240及330的组成与制作相似，且亦包含与前述中所形成开口242及332的组成与制作相似的开口432。导电柱440可与导电条430同时形成。一般而言，导电柱440可大体与图3所介绍的导电柱340的组成与制作相似。如同导电柱340，导电柱440可至少部分延伸进入位于其下方导电条330的开口332。此外，藉由例如图1所示的实施方式，导电柱440是可横向地偏移于该直向相邻的导电柱340，以一大约介于导电柱340及440中心线的偏移距离D偏移。本实施例中，偏移距离D的范围是较佳介于范围约0至50000埃之间，尽管尚有另一偏移距离D可用于实施本揭露的范围。再者，如前所述，熟悉此技艺人士亦能藉由形成导电柱440与导电条430的步骤，而同时形成沟道孔450与内联机460用以连接位于基底210中或其上的微电子组件。
参阅图5，其为一接续于图4的封环结构200的后续制造剖面图，其中绝缘层与导电条仍继续交替地形成，以备完成内联机结构，进而连接位于基底210中的组件。就此封环结构而论，多个绝缘层510可与一对应的导电条520层交替地形成。覆盖层530亦可于每一对直式相邻的绝缘层510间完成。一般而言，绝缘层510、导电条520以及覆盖层530的组成与制作是与绝缘层220、导电条240以及覆盖层320相似。
导电柱540亦可形成于一或一以上的绝缘层510中，并延伸进入至位于其下方导电条520的一或一以上的开口中。图5亦说明一或一以上的导电柱540可个别包含数个单独的导电柱541及542，且上述的布局可随不同层别及应用作不同的变化，而此观点亦可应用于封环结构200内的其它导电柱，尽管于此并无包括对导电柱340、440的说明。此外，如图5所示，尽管一或一以上的导电柱540是包括多重单独的导电柱541及542，该些导电柱540的横向摆置仍可继续。包括多重单独的导电柱541与542的导电柱540将可于导电柱541与542所形成的绝缘层510处而更加稳固地固定。然而，在许多应用中，单独的导电柱例如导电柱340及440即可游刃有余地固定住绝缘层510。一般而言，导电柱540是可与导电柱340及440的组成与制作相似。
再者，如前所述，熟悉此技艺人士亦能藉由在形成导电柱540及导电条520的工艺步骤中，同时形成沟道孔550以及内联机560而用以连接位于基底210中的微电子组件。当然，沟道孔550亦可不需延伸进入内联机560中的沟道孔，虽然此一实施方式是较有利于一些应用。
参考图6a，其为一接续于图5的封环结构200的后续制作剖面图。一般而言，图6a叙述交替形成绝缘层610及导电条620的连续性，虽然这些附加层别的厚度可与之前所形成的厚度不同，但举例来说，每一绝缘层610的厚度约可介于范围5000至50000埃之间。绝缘层610的厚度可较之前所形成的绝缘层220、310、410以及510的厚度还厚，其原因乃于一般集成电路组件中，上部的金属层需具有一较高的电流，因此需形成一较厚的金属层，而为配合该所形成的较厚的上部金属层，故需形成一较厚的绝缘层。
为减少特殊或额外所需的工艺步骤，该封环结构的导电条240、330、430、520及620是较佳地与芯片中央逻辑组件的金属层于相同工艺步骤中同步形成。此外，该横向交替摆置的导电柱630则可随着之前已形成的导电柱340、440及540而继续形成。覆盖层640亦可于导电条620以及其上的绝缘层610间形成。
一般而言，绝缘层610、导电条620及覆盖层640是可与绝缘层220、导电条240及覆盖层320的组成与制造相似。然而，一或一以上的绝缘层610是可为一护层，其包含氮化硅或其它材料，藉由旋转涂布沉积法、干电浆蚀刻法、化学气相沉积法、热沉积法、蒸镀法、物理气相传输、其它现有或未来即将发展的工艺而形成。
再者，如前所述，熟悉此技艺人士亦能藉由于形成导电柱630及导电条620的工艺步骤中，同时形成沟道孔650以及内联机660用以连接位于基底210中或其上的微电子组件。当然，沟道孔650亦可不需延伸进入金属内联机660中的开口，虽然此一实施方式是较有利于一些应用。
组件200亦可包含一焊垫(bond pad)670用于后续将该组件200固定于一导线框(lead frame)，例如现有技艺中集成电路焊线(bond wire)或超音波柱状凸块(ultrasonic stud-bumps)。该焊垫670是可包含铜、金、铝、或其它导电材料，亦可藉由坦覆性或选择性沉积以及后续的图案化，例如藉由干式电浆蚀刻法而形成。
第二实施例请参考图6b，其为一可替代图6a所示的封环结构200的实施例的剖面图。此实施例中，多层蚀刻终止层680是插入于绝缘层310、410及510中。蚀刻终止层680可包含氮化硅、氮氧化硅、碳氧氢化硅、碳氧氮氢化硅或其它于此技艺领域中现有的绝缘材料。蚀刻终止层680的厚度可介于约100埃至1500埃之间。蚀刻终止层680可藉由例如旋转涂布沉积法、干电浆蚀刻法、化学气相沉积法、溅镀法、热沉积法、蒸镀法、物理气相传输或其它现有或未来即将发展的工艺以形成。蚀刻终止层680可使用于例如当导电柱340、沟道孔350以及其各自覆盖的导电层为一双镶嵌结构时。
参考图7，其用于说明本实施例中一半导体构装结构700的平面图式。半导体构装结构700可为例如图1的半导体构装封环结构100或图6a的半导体构装封环结构200所实施装设的环境。半导体构装结构700包括一基底710，其具有微电子组件720形成于基底710的中央区域715内或其上。微电子组件720可包括例如互补式金氧半导体(CMOS)晶体管、微机电系统(MEMS)组件、表面音波(SAW)组件、光电子组件以及其它主、被动组件，例如电阻及电容组件，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明内容所举例的特有或该类组件720。半导体构装结构700亦包含一座落于该基底710周围的封环结构730。尽管本发明所揭露的益处是可以一围绕于主动组件的封环结构730图形而达成，数个范例图形仍于基底710的角落部分说明。
例如，封环结构730的部分区域732中是可为圆的，而半径可介于约50至200μm的范围。封环结构730亦可具有一45度角的边角，该部分是例如734所示。封环结构730亦可具有一90度角或直角般的边角，例如该部分736所示。封环结构730亦可有一连串90度的折弯，例如738部分所示。同样地，封环结构730是不受限于本发明所揭露的任何特定图形。
请参考图8，其用于说明本实施例中一半导体构装结构800的平面图。一般而言，半导体构装结构800是与该图7所示组件700相似，然而，替换或增加一封环结构，例如图1所示的封环结构100，本发明所揭露的结构是可应用于一内联机结构中，其有助于固定绝缘层，因此可用以保护阻止一金属氧化物形成于导电条与邻近的绝缘层之间，并可提供减轻应力的改善，且不会对制造程序、时间及成本产生显著的冲击。
构装结构800是包含多个绝缘层810以及导电条820，其可分别与图2中所介绍的绝缘层220以及导电条240的组成与制作相似。此外，构装结构800亦包含一系列导电柱830，其可与先前所图示的导电柱340、440、540以及630的组成与制作相似。然而，以图8所示的实施例说明，导电柱830可座落于绝缘层810内不受导电条820阻碍的柱状区域中，如下所述。
此外，每一绝缘层810可包含多重导电柱830，其中每一多重导电柱830是与其位于直向相邻的绝缘层810中的导电柱830以具有一横向位移的方式摆置。例如，图9说明图8所示构装结构800的一角或四分之一的剖面图式，其中每一奇数层的绝缘层810a是包含位于绝缘层810的第一柱状区域815的两个相邻的导电柱830a，而每一偶数层的绝缘层810b则包含位于绝缘层810的第二柱状区域817的两个相邻的导电柱830b。
就另一范例，图10是说明图8所示构装结构800的一角或四分之一的剖面图，其中每一绝缘层810是包含一导电柱830a于第一柱状区域815中，以及一导电柱830b于第二柱状区域817中。然而，如图10所示，若第一柱状区域815(或第二柱状区域817)中的每一导电柱830a(或830b)是与其直向相邻的绝缘层810中的导电柱呈一横向位移设置，则可有效达成减轻应力以及防止脏污的目的。
而且，图9与图10中所示的实施例，以及其它于本发明揭露范畴中的布置而言，若导电柱830形成于每一绝缘层810中，且至少部分延伸至位于其下的绝缘层810中，则可有效达成减轻应力以及防止脏污的目的。此外，如图9及10图中所示，一或一以上的导电柱830可为一双镶嵌结构。
半导体构装结构800亦可包括多个覆盖层840，每一覆盖层840是插入于一对绝缘层810中。覆盖层840的材料是可包括氮化硅、氮氧化硅、碳氧氢化硅或碳氧氮氢化硅，并且可藉由例如旋转涂布沉积法、干电浆蚀刻法、化学气相沉积法、溅镀法、热沉积法、蒸镀法、物理气相传输、以及其它现有或未来将发展等工艺来形成。半导体构装结构800亦可包含座落于绝缘层810内的蚀刻终止层850，例如为双镶嵌结构中导电柱830a与830b的实施方式。该些双镶嵌结构以及文中所述的其它双镶嵌结构，是可以利用两个单镶嵌工艺、或一个双镶嵌工艺而达成。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种半导体构装封环结构，包括多个绝缘层；多个导电条，其个别嵌进一绝缘层中，其中每一导电条包含一开口；以及多个导电柱，其个别与一上述导电条相接触，并延伸穿过至少一上述绝缘层，且至少部分穿越另一上述导电条的开口。
2.根据权利要求1所述的半导体构装封环结构，其中上述每一导电柱相对于其它直向相邻的导电柱是以一横向位移方式摆置。
3.根据权利要求2所述的半导体构装封环结构，其中一第一半数的导电柱是垂直地排列于一第一行中，而一第二半数的导电柱则垂直地排列于一第二行中。
4.根据权利要求1所述的半导体构装封环结构，更包括有多层薄膜个别地插入于一上述绝缘层之上以及一上述导电条之下。
5.根据权利要求4所述的半导体构装封环结构，其中上述薄膜为一覆盖层，而上述每一薄膜直接与相邻的上述绝缘层及导电条相接触。
6.根据权利要求1所述的半导体构装封环结构，其中至少一上述导电柱位于一双镶嵌结构内。
7.根据权利要求1所述的半导体构装封环结构，更包括多个蚀刻终止层，其个别地插入于一上述绝缘层之下以及一上述导电条之上。
8.一种半导体构装封环结构的制造方法，包括下列步骤形成一第一绝缘层；形成多个第一导电条于该第一绝缘层中；形成一第二绝缘层于该第一绝缘层与该些第一导电条上；形成多个第一导电柱，其个别与一上述第一导电条相接触，并延伸且至少部分穿越该第二绝缘层中，且介于两上述第一导电条之间；形成多个第二导电条于该第二绝缘层中；形成一第三绝缘层于该第二绝缘层与该些第二导电条上；以及形成多个第二导电柱，其个别与一上述第二导电条相接触，并延伸且至少部分穿越该第三绝缘层，且介于两上述第二导电条之间。
9.根据权利要求8所述的半导体构装封环结构的制造方法，其中上述第一导电柱与其直向相邻的第二导电柱是以一横向位移方式摆置。
10.根据权利要求8所述的半导体构装封环结构的制造方法，更包括形成一第一覆盖层于该第二绝缘层与上述第一导电条之间；以及形成一第二覆盖层于该第三绝缘层与上述第二导电条之间。
11.根据权利要求8所述的半导体构装封环结构的制造方法，其中至少一上述的第一及第二导电柱位于一双镶嵌结构内。
12.根据权利要求8所述的半导体构装封环结构的制造方法，更包括形成一第一蚀刻终止层于该第二绝缘层与上述第二导电条之间。
13.一种半导体组件，包括一主动组件，座落于一基底的一中央位置；以及一封环结构，座落于该基底的外围；该封环结构包含多个绝缘层；多个导电条，其个别嵌进一绝缘层中，其中每一导电条包含一开口；以及多个导电柱，其个别与一上述的导电条相接触，并延伸穿越至少一上述的绝缘层，且至少部分通过另一上述导电条的开口。
14.根据权利要求13所述的半导体组件，其中上述每一导电柱相对于其它直向相邻的导电柱是以一横向位移方式摆置。
15.根据权利要求14所述的半导体组件，其中一第一半数的导电柱是垂直地排列于一第一行中，而一第二半数的导电柱则垂直地排列于一第二行中。
16.根据权利要求13所述的半导体组件，其中该封环结构更包括多个覆盖层，其个别插入一上述绝缘层之上以及一上述导电条之下。
17.根据权利要求13所述的半导体组件，其中至少一上述导电柱位于一双镶嵌结构内。
18.根据权利要求13所述的半导体组件，其中该封环结构更包括有多个蚀刻终止层，其个别插入一上述绝缘层之下以及一上述导电条之上。
19.一种半导体构装结构，包括一基底；多个绝缘层，座落于该基底上；多个导电条，其中每一上述导电条是座落于该基底外围的一上述绝缘层之上，该些导电条于该不受上述导电条所阻碍的绝缘层中用以界定多个柱状区域；以及多个导电柱，其用以内连结上述的导电条，其中每一上述导电柱与其直向相邻的另一上述导电柱间具有一横向偏移。
20.根据权利要求19所述的半导体构装结构，其中上述柱状区域包含第一与第二柱状区域，其中每一奇数层的绝缘层包含一第一位于上述第一柱状区域而非位于上述第二柱状区域的导电柱，而其中每一偶数层的绝缘层则包含一第二位于上述第二柱状区域而非位于上述第二柱状区域的导电柱。
全文摘要
一种半导体构装封环结构，其包括多个绝缘层、个别嵌进一上述绝缘层的多个导电条，以及个别接触一上述导电条且延伸穿越至少一上述绝缘层的多个导电柱，该些导电柱至少部分通过另一上述导电条上的开口。
文档编号H01L23/00GK1577811SQ20041005464
公开日2005年2月9日 申请日期2004年7月22日 优先权日2003年7月25日
发明者林纲正, 包天一 申请人:台湾积体电路制造股份有限公司