专利名称：非易失性半导体存储器件的制作方法
技术领域：
本公开一般涉及半导体存储器件，且更为具体地，涉及利用参考存储单元进行读取(sence)操作的闪速存储器。
背景技术：
在诸如计算机系统、数字便携式终端等的电子器件领域中，近几年来，非易失性存储器被认为是重要部件。在这种电子器件中，日益增加对具有大存储容量的存储器的需求。为了满足这一需求，提高器件的集成度是非常重要的。然而，由于许多限制，目前的工艺技术不允许集成度的急剧升高。为了克服该问题，已经开发了用于加倍存储容量而不需要提高集成度的方法。众所周知，这些方法包括用于在一个存储单元中存储多位(多电平)数据的技术。
在题目为“NON-VOLATILE MEMORY DEVICE HAVING MULTI-BITCELL STRUCTURE AND A METHOD OF PROGRAMMING SAME(具有多位单元结构的非易失性存储器件及其编程方法)”的U.S.专利No.6,122,188和题目为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITHMULTIPLE WORD LINE VOLTAGE GENERATOR(具有多字线电压发生器的非易失性半导体存储器件)”的U.S.专利No.5,673,223中公开了用于存储多位数据的存储器的典型实例。
读取放大电路广泛用于读/写存储在存储单元中的多位数据。通过比较流通被选择存储单元的电流量与参考电流，读取放大电路读取和放大存储在被选择的存储单元的数据。为了产生参考电流，通常，参考存储单元布置在读取放大电路中。例如，当一个存储单元存储单个位数据时，在其中有一个参考存储单元。另外，当一个存储单元存储2位数据时，在其中有三个参考存储单元。位于感应放大电路的参考存储单元应该以具有不同的阈值电压来实现。
如果在多位存储器件中需要读取放大电路，可以在读取放大电路的每一个中布置各种各样的参考存储单元。在多位存储器件中，每一个存储单元具有分别对应于多位状态的多种阈值电压分布的任意一种。另外，每个存储单元与单个位存储器件相比具有小余量(margin)。因此，为了读取使用小余量的多位数据，需要更精确地控制参考存储单元的阈值电压。因此，执行确定每个参考存储单元是否具有需要的阈值电压的测试操作是重要的，以便严格地控制读取放大电路中的参考存储单元的阈值电压。而且，众所周知，读取放大电路中的参考存储单元需要几个布局区(例如，参考存储单元的特定区或用于控制参考存储单元的高电压晶体管的特定阱区(well region))。
本发明的实施例致力于解决现有技术的这些和其它限制。
发明内容
本发明的实施例提供一种能够具有减小的参考存储单元布局面积的闪速存储器。实施例还提供一种能够减小测试时间的闪速存储器。本发明的实施例还提供能够提高读取时间的闪速存储器。
图1是根据本发明实施例的闪速存储器的方框图。
图2是图1的示例性读取放大块和参考单元阵列的方框图。
图3A是图2中示出的示例性电流复制器电路的电路图。
图3B是图2中示出的另一电流复制器电路的电路图。
图4是图2中示出的示例性读取放大器的电路图。
图5是示出图4中示出的晶体管的布局结构的横截面图。
图6是图4中示出的示例性放大器和图1中示出的示例性读取放大控制电路的电路图。
图7是示出根据本发明实施例的闪速存储器的读操作的时序图。
图8是示出根据本发明另一实施例的闪速存储器的电路图。
图9是根据本发明其它实施例在图1中示出的示例性读取放大块和示例性参考单元阵列的方框图。
图10是示出根据本发明其它实施例在图2中示出的示例性读取放大器和电流复制器电路的电路图。
具体实施例方式
下面参考附图将更加全面地描述本发明，在附图中示出本发明的示例性实施例。还将利用存储多电平数据的存储器件描述本发明的实施例，例如，或非(NOR)型闪速存储器。
图1是根据本发明实施例的闪速存储器的方框图。参考图1，闪速存储器1000包括用于存储数据信息的存储单元阵列100。存储单元阵列100由存储体(bank)BK0-BKm形成。每一个存储体BK0-BKm由扇区(sector)SCT0-SCTn构成。每个扇区(未示出)包括按行(字线)和列(位线)的矩阵形式布置的存储单元。每个存储单元由浮栅晶体管构成。在每个存储体中，可以通过低级译码器电路110来选择每个扇区的字线。这对于本领域技术人员显而易见，且因此省略进一步的说明。
列选择门电路120将被选择的存储体中被选择扇区的位线与读取放大块130连接。读取放大块130包括对应于每个存储体BK0-BKm的读取放大电路SAP0-SAPm。读取放大电路SAP0-SAPm由读取放大控制电路150控制。每个读取放大电路SAP0-SAPm从由列选择门电路120选择的扇区中读取数据。相应的电流复制器电路CPB0-CPBm分别布置在读取放大电路SAP0-SAPm中。每个电流复制器电路CPB0-CPBm复制从参考单元阵列140供给的参考电流，并将它们供给到相应的放大电路SAP0-SAPm。
图2是示出在图1中示出的示例性读取放大块130和参考单元阵列140的方框图。
参考单元阵列140包括三个参考存储单元RML、RMM和RMH。可以实现具有不同阈值电压的参考存储单元RML、RMM和RMH。例如，参考存储单元RML与参考存储单元RMM相比较，具有低阈值电压，而参考存储单元RMH与参考存储单元RMM相比较，具有高阈值电压。对于此的原因是为了读取存储在每个存储单元中的2-位数据。为了读取N-位数据(N为大于3的整数)，显然需要许多存储单元。
参考图2，参考存储单元RML具有连接于参考字线WLr的控制栅极、接地源极和通过NMOS晶体管M1、M2和M3连接于参考信号线RSL1的漏极。参考存储单元RMM具有连接于参考字线WLr的控制栅极、接地源极和通过NMOS晶体管M4、M5和M6连接于参考信号线RSL2的漏极。参考存储单元RMH具有连接于参考字线WLr的控制栅极、接地源极和通过NMOS晶体管M7、M8和M9连接于参考信号线RSL3的漏极。当参考字线WLr被激活时，取决于设置的阈值电压，不同的参考电流流经参考存储单元。
在这种情况中，对应于参考存储单元RML、RMM和RMH的每一个的NMOS晶体管(M1-M3)、(M4-M6)和(M7-M9)对应于当位线连接于读取放大块130时被通过的列选择门电路120的列通过门(column pass gate)。
如图2中所示，读取放大块130由对应于每个存储体的读取放大电路SAP0-SAPm构成。每个读取放大电路包括读取放大器和电流复制器电路。例如，读取放大电路SAP0包括读取放大器SA0-SAi和电流复制器电路CPB0。可以根据输入/输出结构来确定读取放大器的数量。例如，如果闪速存储器具有X16的输入/输出结构，读取放大电路可由16个读取放大器构成。参考信号线RSL1、RSL2和RSL3共同连接于读取放大电路SAP0-SAPm的电流复制器电路CPB0-CPBm。电流复制器电路CPB0-CPBm的每一个通过复制流经参考信号线RSL1、RSL2和RSL3的参考电流(即，流经参考存储单元的电流)来产生参考电压VREFL、VREFM和VREFH。在每个电流复制器电路中，共同将参考电压VREFL、VREFM和VREFH提供到相应的读取放大电路的读取放大器SA0-SAi。
图3A是根据本发明实施例的图2中示出的示例性电流复制器电路的电路图。
参考图3A，电流复制器电路CPB0包括三个电流复制器CPL、CPM和CPH。电流复制器CPL连接于参考信号线RSL1，电流复制器CPM连接于参考信号线RSL2，电流复制器CPH连接于参考信号线RSL3。如前述，参考信号线RSL1、RSL2和RSL3分别连接于参考单元阵列140的参考存储单元RML、RMM和RMH。电流复制器CPL包括PMOS晶体管M11和M12、NMOS晶体管M13和放大器AMP1。带有连接于电源电压VCC的源极的PMOS晶体管M11具有共同连接于参考信号线RSL1的漏极，以及栅极。而且，PMOS晶体管M11的栅极和漏极连接于放大器AMP1的倒相输入端(-)。PMOS晶体管M12具有源极、栅极和漏极。源极连接于电源电压VCC，且栅极一般连接于AMP1的非倒相端(+)。NMOS晶体管M13具有连接于放大器AMP1的输出信号VREFL的栅极，并连接于PMOS晶体管M12的漏极与接地参考电压VSS之间。
以与上述电流复制器相同的方式构造剩余的电流复制器CPM和CPH，且因此省略其说明。然而，可以根据分别流经参考信号线RSL2和RSL3的参考电流来确定电流复制器CPM和CPH的输出电压VREFM和VREFH。
当参考字线WLr(图2)被激活时，接通参考存储单元RML、RMM和RMH。在该条件下，通过被作为二极管操作的PMOS晶体管M11向参考信号线RSL1提供电流。通过参考存储单元RML使提供到参考信号线RSL1的电流放电。通过参考存储单元RML的电流取决于参考存储单元RML的阈值电压。此时，根据参考存储单元RML的阈值电压，PMOS晶体管M11的漏极和栅极电压将处于预定值。放大器AMP1比较输入电压(PMOS晶体管M11和M12的漏电压)并产生参考电压VREFL。将参考电压VREFL施加于NMOS晶体管M13的栅极。这些处理继续直到输入电压(PMOS晶体管M11和M12的漏极电压)相等。当放大器AMP1的输入电压相等时，经过NMOS晶体管M13的电流变得与经过参考存储单元RML的电流相等。换句话说，电流复制器CPL复制流经参考存储单元RML的电流，且复制的电流iL流经NMOS晶体管M13。
剩余的电流复制器CPM和CPH以与上述相同的方法产生分别相应的参考电压VREFM和VREFH。
值得注意的是，即使参考存储单元RML的跨导与NMOS晶体管M13的跨导不一致，根据本发明实施例的电流复制器能够精确复制流经参考存储单元RML的电流。这通过比较PMOS晶体管M11和M12的漏电压并根据比较结果调节NMOS晶体管M13的栅极电压、直到晶体管M11和M12的漏电压变得彼此相等来实现。结果，如果PMOS晶体管M11和M12的漏电压彼此相等，相同电流iR和iL流经PMOS晶体管M11和M12，且这些电流iR和iL分别流经参考存储单元RML和NMOS晶体管M13。
图3B是根据本发明另一实施例的图2中示出的示例性电流复制器电路的电路图。
参考图3B，电流复制器电路CPB0’包括三个电流复制器CPL’、CPM’和CPH’。电流复制器CPL’包括PMOS晶体管M14和M15、NMOS晶体管M16和放大器AMP2。除PMOS晶体管M15的栅极连接于PMOS晶体管M14的栅极而不是放大器AMP2的非倒相端(+)，图3B中示出的电流复制器CPL’等同于图3A中示出的电流复制器。以与上述电流复制器CPL’的相同方式构造剩余的电流复制器CPM’和CPH’，且因此省略其描述。
在图3B中，PMOS晶体管M15用作小信号放大器。此原因是为了放大PMOS晶体管M14和M15中的漏极电压差。再次通过放大器AMP2放大漏极被放大的电压差以便于放大率整体提高。因此，可以消除偏移。
图4包括根据本发明实施例的图2中示出的示例性读取放大器SA0的电路图。
参考图4，读取放大器SA0包括PMOS晶体管M20和M21、NMOS晶体管M22-M32和放大器AMP3。PMOS晶体管M20具有连接于电源电压VCC的源极、通常连接于SOr节点(或参考读取节点)的栅极、以及漏极。SOr节点连接于放大器AMP3的倒相输入端(-)。PMON晶体管M21具有连接于电源电压的源极、连接于PMOS晶体管M20的栅极的栅极和连接于SOm节点(或主读取节点)的漏极。SOm节点连接于放大器AMP3的非倒相输入端。带有连接于SOr节点的漏极的NMOS晶体管M22由偏置电压BS控制。带有连接于SOm节点的漏极的NMOS晶体管M23由偏置电压BS控制。NMOS晶体管M23的源极通过列选通门YG连接于存储单元MC。
NMOS晶体管M24和M25串联在NMOS晶体管M22与接地参考电压之间。NMOS晶体管M24由选择信号SH控制，而NMOS晶体管M25由来自电流复制器CPH的参考电压VREFH控制。NMOS晶体管M26和M27串联在NMOS晶体管M22与接地参考电压之间。NMOS晶体管M26由选择信号SM控制，而NMOS晶体管M27由来自电流复制器CPM的参考电压VREFM控制。NMOS晶体管M28和M29串联在NMOS晶体管M22与接地参考电压之间。NMOS晶体管M28由选择信号SL控制，而NMOS晶体管M29由来自电流复制器CPL的参考电压VREFL控制。分别响应于控制信号PDIS以及SOr节点、SOm节点和位线(未示出)的放电电压操作NMOS晶体管M30和M31。PMOS晶体管M32响应于控制信号PEQ使SOr节点和SOm节点的电压相等。
在图4中，PMOS晶体管M21用作小信号放大器。对于此的原因是放大PMOS晶体管M20和M21中漏极的电压差。漏极的被放大的电压差通过放大器AMP3被再次放大，以便于放大比率整体提高。因此，可以消除偏移。
NMOS晶体管M25的栅极电压VREFH由电流复制器CPH控制，以便于复制流经参考存储单元RMH的电流。NMOS晶体管M27的栅极电压VREFM由电流复制器CPM控制，以便于复制流经参考存储单元RMM的电流。NMOS晶体管M29的栅极电压VREFL由电流复制器CPL控制，以便于复制流经参考存储单元RML的电流。
读取放大器SA0和电流复制器CPL、CPM及CPH彼此相邻，且向读取放大器SA0和电流复制器CPL、CPM及CPH提供相同的电源电压。结果，能够防止由于噪音而引起的电流复制失真。换句话说，如果噪音存在于读取放大器SA0的供给电压上，读取放大器SA0的PMOS晶体管M20和M21的源电压会受到影响。结果，NMOS晶体管M25、M27和M29的漏电压也会受到影响。因此，会改变复制的参考电流。然而，电流复制器CPL、CPM和CPH的每一个辨认通过PMOS晶体管M11和M12的供给电压的变化并控制适合于该变化的栅极电压VREFL、VREFM和VREFH。根据控制栅极电压VREFL、VREFM和VREFH，保持流经读取放大器SA0的相应NMOS晶体管M25、M27和M29的电流，而不考虑供给电压的变化。
在该实施例中，如图4中所示，用于读取放大器SA0的NMOS晶体管中的接地参考电压线VSS1与其它NMOS晶体管和其它接地参考电压线VSS2分开。具体地，如图5中所示，NMOS晶体管M25、M27和M29形成在由防护带101分离的衬底中。相同方式，读取放大器SA0的另一个NMOS晶体管也形成在由防护带103分离的衬底中。根据该结构，NMOS晶体管M25、M27和M29不受接地噪音的影响，该噪音是当NMOS晶体管M30和M31根据控制信号PDIS的激活而接通时或当操作放大器AMP3时产生的。
另外，如果NMOS晶体管M25、M27和M29的源电压被噪音改变，电流复制器CPH、CPM和CPL的NMOS晶体管M13的源电压会被同时改变。因此，按照相应电流复制器的反馈特性，参考电压VREFL、VREFM和VREFH根据源电压的变化而被改变。该变化能够使流经NMOS晶体管M25、M27和M29的电流保持与流经参考存储单元的电流近似。例如，栅极电压会随着NMOS晶体管M25的源极中产生的噪音而波动。作为一个噪音效应的具体实例，假设流经NMOS晶体管M25的电流降低。同时，流经NMOS晶体管M13的电流也降低。如果流经NMOS晶体管M13的电流降低，则PMOS晶体管M12的漏极电压增加。该电压变化使NMOS晶体管M13的栅极电压VREFH增加。该增加的栅极电压导致NMOS晶体管M13和M25的电流增加。因此，即使源/栅电压由于噪音而增加，流经NMOS晶体管M25、M27和M29的电流保持在参考存储单元电流水平的稳定电流。
在本发明的实施例中，如果仅选择相应的存储体，可以控制供给偏置电压BS。
图6是根据本发明实施例的图4中示出的放大器AMP3和图1中示出的读取放大电路150的示例性电路图。
参考图6，放大器AMP3包括PMOS晶体管M33、M34和M35、NMOS晶体管M36、M37和M38、及传输门TG1和TG2。放大器AMP3的SOm节点通过传输门TG1连接于锁存节点LD10，而放大器AMP3的SOr节点通过传输门TG2连接于锁存节点LD12。传输门TG1和TG2响应于控制信号PD0T1B和PD0T1而被操作。PMOS晶体管M33具有连接于电源电压的源极且其栅极连接于控制信号PD0T1B。PMOS和NMOS晶体管M34和M36分别串联在PMOS晶体管M33的漏极与NMOS晶体管M38的漏极之间，且还由锁存节点LD12的电压共同控制。PMOS和NMOS晶体管M35和M37串联连接于PMOS晶体管M33的漏极与NMOS晶体管M38的漏极之间，且还由锁存节点LD10的电压共同控制。
在本发明的该实施例中，锁存器LAT10由PMOS晶体管M34和M35、以及NMOS晶体管M36和M37构成。
虽然控制信号PD0T1B和PD0T1保持非激活态，但是锁存节点LD10和LD12分别通过相应的传输门TG1和TG2电连接于SOm和SOr节点。当控制信号PD0T1B和PD0T1被激活时，锁存节点LD10和LD12与SOm和SOr节点电隔离开。同时，PMOS和NMOS晶体管M33和M38被接通。这些操作通过锁存器LAT10放大锁存节点LD10和LD12的电压差。
参考图6，读取放大控制电路150包括PMOS晶体管M39、M40、M41、M42、M44和M45以及NMOS晶体管M46、M47、M48和M49。PMOS晶体管M39具有连接于电源电压的源极和连接于放大器AMP3的锁存节点LD10的栅极。PMOS晶体管M40具有连接于电源电压的源极和连接于放大器AMP3的锁存节点LD12的栅极。PMOS晶体管M42具有连接于PMOS晶体管M39的漏极的源极、连接于锁存节点LD14的漏极和连接用于接收控制信号PD0T2B的栅极。PMOS晶体管M42具有连接于PMOS晶体管M40的漏极的源极、连接于锁存节点LD16的漏极和连接用于接收控制信号PD0T2B的栅极。NMOS晶体管M48具有连接于锁存节点LD14的漏极、连接于接地参考电压的源极和连接用于接收控制信号PD0T2B_LAT的栅极。NMOS晶体管M49具有连接于锁存节点LD16的漏极、连接于接地参考电压的源极和连接用于接收控制信号PD0T2B_LAT的栅极。PMOS晶体管M43具有连接于电源电压的源极和连接用于接收控制信号PD0T2B_LAT的栅极。PMOS和NMOS晶体管M44和M46串联于PMOS晶体管M43的漏极与接地参考电压之间，且还由锁存节点ND16的电压共同控制。PMOS和NMOS晶体管M45和M47串联于PMOS晶体管M43的漏极与接地参考电压之间，且由锁存节点ND14的电压共同控制。
在图6中，PMOS晶体管M39和M41的连接节点连接于PMOS晶体管M50，而PMOS晶体管M40和M42的连接节点连接于PMOS晶体管M51。PMOS晶体管M50由用于触发读操作的控制信号PD0T2BR来控制，并输出被读取放大器在读取操作期间读取并放大的数据。PMOS晶体管51由用于触发验证操作的控制信号PD0T2BV来控制，并输出被读取放大器在验证操作期间读取并放大的数据。
图7是示出图1的闪速存储器件的读取操作的时序图。例如，这里参考附图将详细阐述用于存储多位(例如2位)数据的所述闪速存储器件的读取操作。在存储器技术领域中公知，通过两个读取操作来读取存储在被选择的存储单元的2位数据。每个读取操作，如图7中所示，包括预充电周期、发生周期和数据输出周期。在执行读取操作之前，通过控制信号PDIS(图4)的激活来执行放电操作。为了便于解释，将根据一个读取放大器SA0来进行读取操作。
如图7中所示，随着偏置使能信号BIAS_EN被激活，将偏置电压BS提供到读取放大器SA0和电流复制器CPL、CPM及CPH。在预充电周期期间，控制信号PD0T1B、PD0T2B和PD0T2B_LAT保持高电平。因此，SOm和SOr节点电连接于锁存节点LD10和LD12，且读取放大控制电路150中的锁存节点LD14和LD16通过NMOS晶体管M48和M49被预充电到接地参考电压。
随着参考字线WLr被激活，且将偏置电压BS施加于电流复制器CPL、CPM和CPH，电流复制器的PMOS晶体管M11向参考信号线RSL1、RSL2和RSL3供给电流，且供给到参考信号线RSL1、RSL2和RSL3的电流分别通过相应的参考存储单元RML、RMM和RMH放电。如前所述，参考存储单元RML、RMM和RMH具有不同的预先设置的阈值电压。因此，不同的参考电流流经参考信号线RSL1、RSL2和RSL3。参考信号线RSL1、RSL2和RSL3共同连接于分别对应于存储体BK0-BKm的电流复制器电路CPB0-CPBm。在电流复制器CPL、CPM和CPH中，每个放大器AMP2读取并放大PMOS晶体管M11和M12的漏极电压的电压差。结果，确定栅极电压VREFL、VREFM和VREFH。如果没有漏极电压的电压差，电流通过电流复制器CPL、CPM和CPH的NMOS晶体管M13的每一个传导。在这种情况中，电流量与流经相应参考存储单元的电流量相同。按照该方法，会确定在读取放大器SA0的NMOS晶体管M25、M27和M29的栅极电压VREFH、VREFM和VREFL。
为了确定上层(upper)数据，激活控制信号SM。结果，供给到SOr节点的电流流经NMOS晶体管M26和M27。通过列选择门电路选择的存储单元连接于SOm节点，由此在锁存节点LD10和LD12之间产生电压差，锁存节点LD10和LD12分别连接于SOr和SOm节点。伴随着激活控制信号PD0T1B，锁存节点LD10和LD12间的电压差通过锁存器LAT10被放大。例如，当流经NMOS晶体管M26和M27的电流量大于流经被选择存储单元MC的电流量时，锁存节点LD10的电压相对高于锁存节点LD12的电压。传输门TG1和TG2由于控制信号PD0T1B的激活而变得不导电，PMOS和NMOS晶体管M33和M38被接通。锁存节点LD10和LD12的电压分别被放大到电源电压和接地参考电压。
接着，如图7中所示，控制信号PD0T2B和PD0T2B_LAT在低电平下被激活。PMOS晶体管M41、M42和M43被接通，而NMOS晶体管M48和M49被关闭。在该条件下，读取放大控制电路150根据锁存节点LD10和LD12的电压，产生用于选择下一读取操作所必需的参考电流的选择信号SL和SH。当锁存节点LD10和LD12分别具有高和低电平时，PMOS晶体管M39被关闭，而PMOS晶体管M40被接通。因此，锁存节点LD14保持接地参考电压的同时，锁存节点LD16通过PMOS晶体管M40和M42变为电源电压。即，选择信号SL和SH分别变为低和高电平。相反，如果锁存节点LD10和LD12具有低和高电平，则选择信号SL和SH分别变为高和低电平。当控制信号PD0T2B保持低电平的同时，PMOS晶体管M50将由PMOS晶体管M39传送的数据输出到位于下一终端的寄存器(未示出)。
按照上述方法，读取存储在被选择存储单元的2位数据中的上层数据位。根据选择信号SL和SH中的激活信号，来选择下一次执行的读取操作的参考电流，选择信号SL和SH由读取放大控制电路150产生。例如，当选择信号SL被激活时，NMOS晶体管M28(图4)被激活，且将选择流经具有最低阈值电压的参考存储单元RML的参考电流。当选择信号SH被激活时，NMOS晶体管M24被激活，且将选择流经具有最高阈值电压的参考存储单元RMH的参考电流。利用按照与上述方法相同的方法确定的参考电流来读取较低的数据位。
每一读取放大器的SOm节点通过列选择门电路和全局位线连接到被选择的存储单元。相反，每一读取放大器的SOr节点仅连接于NMOS晶体管。在这种情况中，参考电流仅流经NMOS晶体管。SOm节点与SOr节点之间的负载差导致减小读取速度。为了确保快速的读取时间，SOm和SOr节点必需具有相同或非常相似的负载。为了实现这一目的，通过连接相邻于被选择全局位线的另一全局位线和SOr节点来形成根据本发明实施例的闪速存储器。下面将更全面地描述该闪速存储器。
图8示出仅与两个全局位线GBLe和GBLo相关的构造。参考图8，存储体BKi包括扇区SCT0-SCTn-1。将全局位线GBLe和GBLo设置成被存储体BKi中的扇区SCT0-SCTn-1共用。每一扇区的元件由相同的参考数字表示。在扇区SCTk中，存储器单元MCe通过相应的选择晶体管M60e和M62e连接于全局位线GBLe，而存储单元MCo通过相应的选择晶体管M60o和M62o连接于全局位线GBLo。存储单元MCe和MCo连接于相同的字线WLk。由选择信号SELEk来控制选择晶体管M60e，并由选择信号SELOk来控制选择晶体管M60o。由选择信号YA来共同控制选择晶体管M62e和M62o。开关电路160响应于选择信号SELE和SELO而被操作，并包括NMOS晶体管M66e、M68e、M66o和M68o。开关电路160将从全局位线GBLe和GBLo中选择的全局位线连接于读取放大器SAi的SOm节点。同时，开关电路160将未被选择的全局位线连接到读取放大器SAi的SOr节点。
假设选择扇区SCTk的存储单元MCe，选择信号SELE、SELEk和SELEk+1被激活，而选择信号SELO、SELOk和SELOk+1没有被激活。被选择的存储单元MCe通过NMOS晶体管M60e和M62e连接于全局位线GBLe，而全局位线GBLe通过NMOS晶体管M64e和M66e连接于读取放大器SAi的SOm节点。同时，相邻的未被选择的全局位线GBLo通过扇区SCTk+1的晶体管M60o和M62o连接于存储单元MCo。扇区SCTk+1的字线WLk+1未被选择。同时全局位线GBLo通过NMOS晶体管M64o和M66o连接于读取放大器SAi的节点SOr。因此，读取放大器SAi的SOr和SOm节点具有相同的负载。
假设选择扇区SCTk的存储单元MCo，则选择信号SELO、SELOk和SELOk+1被激活，而选择信号SELE、SELEK和SELEK+1没有被激活。被选择的存储单元MCo通过NMOS晶体管M60o和M62o连接于全局位线GBLo，而全局位线GBLo通过NMOS晶体管M64o和M66e连接于读取放大器SAi的SOm节点。在这种情况中，扇区SCTk+1的字线WLk+1未被选择。同时，相邻的未被选择的全局位线GBLe通过扇区SCTk+1的晶体管M60e和M62e连接于存储单元MCe。同时全局位线GBLe通过NMOS晶体管M64e和M68o连接于读取放大器SAi的节点SOr。因此，读取放大器SAi的SOr和SOm节点具有相同的负载。
如果选择相邻的扇区SCTk+1的存储单元，则全局位线会连接于读取放大器SAi的SOr和SOm节点，同前。此后，省略进一步的说明。
虽然已经利用多位数据(例如存储2位数据的闪速存储器)描述了本发明的实施例，应该理解本发明不限于该实例。例如，本发明的实施例可实施于存储单个位数据的闪速存储器。
图9是图1中示出的示例性读取放大块130和参考单元阵列140的框图。参考图9，参考单元阵列140’包括参考存储单元RM。使参考存储单元RM具有适合于确定关-单元和开-单元的电流。参考存储单元RM包括接地源极、连接于参考字线WLr的控制栅极、以及通过NMOS晶体管M70、M71和M72连接于参考信号线RSL的漏极。
如图9中所示，读取放大块130’包括对应于每一存储体的读取放大电路SAP0-SAPm。每一读取放大电路包括读取放大器和电流复制器电路。例如，读取放大电路SAP0包括读取放大器SA0-SAi和电流复制器电路CPB0。根据输入/输出结构来确定读取放大器的数量。例如，如果闪速存储器具有X16的输入/输出结构，读取放大电路可以由16个读取放大器构成。参考信号线共同连接于读取放大电路SAP0-SAPm的电流复制器电路CPB0-CPBm。电流复制器电路CPB0-CPBm的每一个通过复制流经参考信号线RSL的参考电流(即，流经参考存储单元的电流)来产生参考电压VREF。在每个电流复制器电路中，一般将参考电压VREF提供到相应读取放大电路的读取放大器SA0-SAi。
图10示出根据本发明另一实施例的图2中示出的示例性读取放大器和示例性电流复制器电路。参考图10，除仅用一个电流复制器电路来读取和放大单个位数据之外，基本上以与图4示出的相同方式构造图10的读取放大器SA0和电流复制器电路CPB0，且这里省略其说明。将使施加到NMOS晶体管M13和M25的栅极的电压VREF具有充足的电压来确定关-单元和开-单元。基本上以与图6示出的相同方式构造读取放大器SA0的放大器AMP3。
根据本发明实施例的闪速存储器包括对应于存储体的读取放大电路和电流复制器电路。对应于每一存储体的读取放大电路包括读取放大器。每一读取放大器构造成具有基于NMOS晶体管而非参考存储单元的参考电流。读取放大器的NMOS晶体管一般由相应的电流复制器电路控制。对应于每一存储体的电流复制器电路通过复制流经参考单元阵列的参考存储单元的电流来产生参考电压。参考电压控制读取放大器的NMOS晶体管。根据该结构，通过复制流经参考存储单元的电流来取代在读取放大电路中布置参考存储单元，能够减小控制参考单元的阈值电压所需的时间。
另外，根据本实施例，即使利用具有与参考存储单元相比不同的跨导的NMOS晶体管来复制参考电流，也能够准确地复制流入参考存储单元的电流。参考电流流经的NMOS晶体管的接地参考电压线与读取放大器的另一器件分离，且形成于读取放大器中的不同的防护带中。结果，有利地防止参考电流受接地电源噪音的影响。
而且，为了读取放大器的SOr和SOm节点具有相同负载而切换全局位线，以便于可以提高读速度(或读取速度)。
本发明范围广泛且可以以多种方式实践。虽然下面展示出具体的示例性实施例，但是本发明可以采取许多不同的形式，且不限于下面所描述的那些。
根据本发明的一个实施例，闪速存储器包括参考单元阵列；多个分别包括存储单元的存储体；多个电流复制器电路，每一电流复制器电路对应于存储体并通过复制流经参考单元阵列的参考电流来产生参考电压；和多个读取放大器，每一个读取放大器对应于存储体，并响应于来自相应电流复制器电路的参考电压从相应的存储体读取数据。
在本发明的该实施例中，可以将电流复制器电路设置在相应的读取放大块附近。
示例性的电流复制器电路包括第一PMOS晶体管，具有连接于电源电压的源极和共同连接于第一节点的栅极和漏极，其中第一节点通过参考信号线连接于参考单元阵列；第二PMOS晶体管，具有连接于电源电压的源极和共同连接于第二节点的栅极和漏极；用于通过比较第一节点电压的电压与第二节点电压的电压来产生参考电压的第一放大器；和连接于第二节点与接地电压之间、并由参考电压控制的第一NMOS晶体管。
每一读取放大块的示例性读取放大器可以包括主读取节点；参考读取节点；用于向主读取节点供给预定电流的第一PMOS晶体管；用于向参考读取节点供给预定电流的第二PMOS晶体管；用于响应于来自相应电流复制器电路的参考电压将供给到参考读取节点的电流放电的第二NMOS晶体管；和用于通过比较参考读取节点的电压和主读取节点的电压来输出数据的第二放大器。
示例性读取放大器还包括第三和第四NMOS晶体管，分别连接于主读取节点和参考读取节点，并响应于放电信号而被操作。第一和第二NMOS晶体管形成在连接于第一接地线的第一防护带中。第三和第四NMOS晶体管形成在连接于第二接地线的第二防护带中。
在本发明的另一实施例中，半导体存储器件包括参考单元阵列；多个分别包括存储单元的存储体；多个电流复制器电路，每一个电流复制器电路对应于存储体，其复制经过参考单元阵列的参考电流以产生参考电压；和多个读取放大块，每一读取放大块对应于存储体，并包括多个用于响应于来自相应电流复制器的参考电压而从相应存储体中读取数据的读取放大器。
存储单元可以存储多位数据。示例性参考单元阵列包括设计成具有不同阈值电压的第一、第二和第三存储单元。每一个电流复制器电路包括通过复制流经第一至第三参考存储单元的电流来产生第一、第二和第三参考电压的第一、第二和第三电流复制器。
示例性的第一、第二和第三电流复制器包括第一PMOS晶体管，具有连接于电源电压的源极和共同连接于第一节点的栅极和漏极，其中第一节点通过相应的参考信号线连接于参考单元阵列；第二PMOS晶体管，具有连接于电源电压的源极、连接于PMOS晶体管的栅极的栅极、以及连接于第二节点的漏极；用于通过比较第一节点的电压与第二节点的电压来产生相应参考电压的第一放大器；和连接于第二节点与接地电压之间、并由相应参考电压控制的第一NMOS晶体管。
每一读取放大块的示例性读取放大器可以包括主读取节点；参考读取节点；用于向主读取节点供给预定电流的第一PMOS晶体管；用于向参考读取节点供给预定电流的第二PMOS晶体管；通过第二NMOS晶体管连接于参考读取节点的第三PMOS晶体管，用于响应于来自相应的电流复制器电路的第一电流复制器的第一参考电压来将供给到参考读取节点的电流放电；通过第四NMOS晶体管连接于参考读取节点的第五PMOS晶体管，用于响应于来自相应电流复制器电路的第二电流复制器的第二参考电压来将供给到参考读取节点的电流放电；通过第六NMOS晶体管连接于参考读取节点的第七PMOS晶体管，用于响应于来自相应电流复制器电路的第三电流复制器的第三参考电压来将供给到参考读取节点的电流放电；和用于通过比较参考读取节点的电压和主读取节点的电压来输出数据的第二放大器。
根据本发明的又一实施例，半导体存储器包括参考单元阵列，第一扇区和第二扇区，每一扇区包括分别按照行和列的矩阵形式布置的存储单元；贯穿第一和第二扇区布置的第一全局位线和第二全局位线；列门选择电路，用于响应于选择信号，将第一全局位线连接于第一扇区的存储单元和将第二全局位线连接于第二扇区的存储单元；电流复制器电路，用于通过复制流经参考单元阵列的电流来产生参考电压；具有主读取节点和参考读取节点的读取放大电路，用于响应于参考电压比较主读取节点的电压与参考读取节点的电压，以输出数据；和开关电路，用于将第一和第二全局位线中被选择的一个连接于主读取节点，而将未被选择的全局位线连接于参考读取节点。仅导通连接于第一和第二全局位线的存储单元中的任意一个。
根据上述详细说明，可以对本发明做出改变。通常，在下述权利要求书中，使用的术语不应该被解释为将本发明限制为在说明书和权利要求书中所公开的具体实施例，而应该被解释为包括根据权利要求书的所有方法和器件。因此，本发明不受本公开的限制，但其范围由下述权利要求书来确定。
权利要求
1.一种半导体存储器，包括多个读取放大块，该半导体存储器包含参考单元阵列；分别包含存储单元的多个存储体；多个电流复制器电路，每一个对应于存储体，并通过复制流经参考单元阵列的参考电流来产生参考电压；和多个读取放大器，对应于存储体，并响应于来自相应电流复制器电路的参考电压从相应存储体读取数据。
2.权利要求1的半导体存储器，其中每个电流复制器电路被设置在相邻于相应的读取放大块。
3.权利要求1的半导体存储器，其中每个电流复制器电路包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点通过参考信号线连接于参考单元阵列；第二PMOS晶体管，具有连接于电源电压的源极、和共同连接于第二节点的栅极和漏极；第一放大器，用于通过比较第一节点电压的电压与第二节点电压的电压来产生参考电压；和第一NMOS晶体管，连接于第二节点与接地电压之间，并由参考电压控制。
4.权利要求1的半导体存储器，其中每个电流复制器电路包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点通过参考信号线连接于参考单元阵列；第二PMOS晶体管，具有连接于电源电压的源极、以及栅极和漏极，该漏极连接于第二节点；第一放大器，构造成通过比较第一节点电压的电压与第二节点电压的电压来产生参考电压；和第一NMOS晶体管，连接于第二节点与接地电压之间，并由参考电压控制。
5.权利要求1的半导体存储器件，其中每一读取放大块的每一读取放大器包括主读取节点；参考读取节点；第一PMOS晶体管，用于向主读取节点供给预定电流；第二PMOS晶体管，用于相参考读取节点供给预定电流；第二NMOS晶体管，用于响应于来自相应电流复制器电路的参考电压来将供给到参考读取节点的电流放电；和比较放大器，用于通过比较参考读取节点的电压与主读取节点的电压来输出数据。
6.权利要求5的半导体存储器，其中每一读取放大器还包括分别连接于主读取节点和参考读取节点、并响应于放电信号而被操作的第三和第四NMOS晶体管，和其中第一和第二NMOS晶体管形成在连接于第一接地线的第一防护带中，和其中第三和第四NMOS晶体管形成在连接于第二接地线的第二防护带中。
7.一种半导体存储器，包括参考单元阵列；多个分别包括存储单元的存储体；多个电流复制器电路，每一个对应于存储体，并复制经过参考单元阵列的参考电流，以产生参考电压；和多个读取放大块，每一个对应于存储体，并包括多个用于响应于来自相应电流复制器的参考电压从相应存储体读取数据的读取放大器。
8.权利要求7的半导体存储器，其中每个电流复制器电路被设置成相对接近于相应的读取放大块。
9.权利要求7的半导体存储器，其中每一存储单元存储多位数据。
10.权利要求9的半导体存储器，其中参考单元阵列包括编程为具有不同阈值电压的第一、第二和第三参考存储单元。
11.权利要求10的半导体存储器，其中每一电流复制器电路包括第一、第二和第三电流复制器，电流复制器通过复制流经第一至第三参考存储单元的电流来产生第一、第二和第三参考电压。
12.权利要求11的半导体存储器，其中第一、第二和第三电流复制器的每一个包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点通过相应参考信号线连接于参考单元阵列；第二PMOS晶体管，具有连接于电源电压的源极、和共同连接于第二节点的栅极和漏极；第一放大器，用于通过比较第一节点电压的电压与第二节点电压的电压来产生相应的参考电压；和第一NMOS晶体管，连接于第二节点与接地电压之间，并由相应的参考电压控制。
13.权利要求11的半导体存储器，其中第一、第二和第三电流复制器的每一个包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点通过相应参考信号线连接于参考单元阵列；第二PMOS晶体管，具有连接于电源电压的源极、连接于第一PMOS晶体管的栅极的栅极、和连接于第二节点的漏极；第一放大器，用于通过比较第一节点电压的电压与第二节点电压的电压来产生相应的参考电压；和第一NMOS晶体管，连接于第二节点与接地电压之间，并由相应的参考电压控制。
14.权利要求7的半导体存储器，其中每一读取放大块的每一读取放大器包括主读取节点；参考读取节点；第一PMOS晶体管，用于向主读取节点供给预定电流；第二PMOS晶体管，用于向参考读取节点供给预定电流；第一NMOS晶体管，通过第二NMOS晶体管连接于参考读取节点，以响应于来自相应电流复制器电路的第一电流复制器的第一参考电压来将供给到参考读取节点的电流放电；第三NMOS晶体管，通过第四NMOS晶体管连接于参考读取节点，以响应于来自相应电流复制器电路的第二电流复制器的第二参考电压来将供给到参考读取节点的电流放电；第五NMOS晶体管，通过第六NMOS晶体管连接于参考读取节点，以响应于来自相应电流复制器电路的第三电流复制器的第三参考电压来将供给到参考读取节点的电流放电；和比较放大器，用于通过比较参考读取节点的电压与主读取节点的电压来输出数据。
15.权利要求14的半导体存储器，其中每一读取放大器还包括分别连接于主读取节点和参考读取节点、并响应于放电信号操作的第八和第九NMOS晶体管，和其中第一、第三和第五NMOS晶体管形成在连接于第一接地线的第一防护带中，和其中第八和第九NMOS晶体管形成在连接于第二接地线的第二防护带中。
16.一种半导体存储器，包括存储单元；连接于参考信号线的参考存储单元；连接于参考信号线的电流复制器电路，用于复制流经参考存储单元的电流以产生参考电压；电流供给电路，分别向连接于存储单元的主读取节点以及参考读取节点供给预定电流；第一NMOS晶体管，连接于参考读取节点并用于响应于参考电压来将供给到参考读取节点的电流放电；和第一放大器，比较主读取节点的电压与参考读取节点的电压，以输出数据。
17.权利要求16的半导体存储器，其中电流复制器电路包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点通过参考信号线连接于参考存储单元；第二PMOS晶体管，具有连接于电源电压的源极、和共同连接于第二节点的栅极和漏极；第二放大器，用于比较第一节点的电压与第二节点的电压，以产生参考电压；和第二NMOS晶体管，连接于第二节点与接地电压之间，并由参考电压控制。
18.权利要求16的半导体存储器，其中电流复制器电路包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点通过参考信号线连接于参考存储单元；第二PMOS晶体管，具有连接于电源电压的源极、和连接于第一PMOS晶体管栅极的栅极、以及连接于第二节点的漏极；第二放大器，用于比较第一节点的电压与第二节点的电压，以产生参考电压；和第二NMOS晶体管，连接于第二节点与接地电压之间，并由参考电压控制。
19.一种半导体存储器，包括存储单元；分别连接于第一、第二和第三参考信号线的第一、第二和第三参考存储单元；连接于第一、第二和第三参考信号线的第一、第二和第三电流复制器，第一、第二和第三电流复制器复制经过第一、第二和第三参考存储单元的参考电流来产生第一、第二和第三参考电压；电流供给电路，用于分别向连接于存储单元的主读取节点以及参考读取节点供给预定电流；第二NMOS晶体管，通过第一NMOS晶体管连接于参考读取节点，用于响应于第一参考电压将供给到参考读取节点的电流放电；第四NMOS晶体管，通过第三NMOS晶体管连接于参考读取节点，用于响应于第二参考电压将供给到参考读取节点的电流放电；和第六NMOS晶体管，通过第五NMOS晶体管连接于参考读取节点，用于响应于第三参考电压将供给到参考读取节点的电流放电。
20.权利要求19的半导体存储器，其中第一至第三电流复制器的每一个包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点连接于相应的参考信号线；第二PMOS晶体管，具有连接于电源电压的源极、和共同连接于第二节点的栅极和漏极；放大器，用于比较第一节点的电压与第二节点的电压，以产生相应的参考电压；和第七NMOS晶体管，连接于第二节点与接地电压之间，并由相应的参考电压控制。
21.权利要求19的半导体存储器，其中第一、第二和第三电流复制器的每一个包括第一PMOS晶体管，具有连接于电源电压的源极、和共同连接于第一节点的栅极和漏极，其中第一节点连接于相应的参考信号线；第二PMOS晶体管，具有连接于电源电压的源极、连接于第一PMOS晶体管栅极的栅极、以及连接于第二节点的漏极；放大器，用于比较第一节点的电压与第二节点的电压，以产生相应的参考电压；和第七NMOS晶体管，连接于第二节点与接地电压之间，并由相应的参考电压控制。
22.一种半导体存储器，包括参考单元阵列；第一扇区和第二扇区，每一个包括以行和列的矩阵形式布置的存储单元；通过第一和第二扇区布置的第一全局位线和第二全局位线；列门选择电路，用于响应于选择信号，将第一全局位线连接至第一扇区的存储单元并将第二全局位线连接于第二扇区的存储单元；电流复制器电路，用于通过复制流经参考单元阵列的电流来产生参考电压；读取放大电路，具有主读取节点和参考读取节点，用于响应于参考电压来比较主读取节点的电压与参考读取节点的电压，以输出数据；和开关电路，用于将第一和第二全局位线中被选择的一个连接于主读取节点，并将未被选择的全局位线连接于参考读取节点。
23.权利要求22的半导体存储器，其中仅导通连接于第一和第二全局位线的存储单元中的一个。
全文摘要
根据本发明实施例的存储器件包括参考单元阵列和多个存储体。每个存储体包括存储单元。多个电流复制器电路分别对应于存储体。每个电流复制器电路复制流经参考单元阵列的参考电流来产生参考电压。多个读取块分别对应于存储体。每个读取块包括多个读取放大器，用于响应于来自相应电流复制器电路的参考电压，从相应存储体读取数据。减小了存储单元的布局面积并提高了读取速度。
文档编号H01L29/792GK1591689SQ200410084950
公开日2005年3月9日 申请日期2004年8月19日 优先权日2003年8月19日
发明者李承源, 李升根 申请人:三星电子株式会社