半导体装置组及其制造方法、半导体装置及其制造方法

专利名称：半导体装置组及其制造方法、半导体装置及其制造方法
技术领域：
本发明涉及混装有非易失性半导体存储器的逻辑半导体装置及其制造方法、以及包含未混装有非易失性半导体存储器的半导体装置和混装有非易失性半导体存储器的半导体装置的半导体装置组及其制造方法、该半导体装置组中所包含的半导体装置。
背景技术：
混装有非易失性半导体存储器的逻辑半导体装置形成CPLD(合成可编程逻辑装置Complex Programmable Logic Device)、FPGA(场可编程栅阵列Field Programmable Gate Array)这样的产品领域，因其可编程的特性而导致形成很大的市场。
FPGA基本上通过在芯片上铺设以SRAM为基础的可再配置的布线等而构成。此外，可再配置的具体程序数据存储在作为另一芯片的快闪存储器(闪存Flash EPROM)等中。并且，每当接通电源时，存储在快闪存储器中的数据传递到FPGA芯片，进行编程。采用这种结构时，会产生电源接通时上升延迟、程序数据能从外部取出、在安全性方面不佳等问题。
为解决这种问题，开发了在同一芯片上混装可存储程序数据的快闪存储器的FPGA芯片。但是，混装有快闪存储器的FPGA芯片的制造工序与通常的FPGA芯片相比增加了用于形成快闪存储器的工序部分的工序数，出现制造成本增加的新问题。
由于这种背景，假定在需要高安全性的FPGA中使用快闪存储器混装芯片、而在相比于安全性更重视芯片价格的FPGA中使用仅由逻辑电路构成的芯片。二者在芯片结构上不同，作为FPGA的功能基本相同，可使用相同设计宏来设计。因此，努力使经过混装快闪存储器的制造工艺而制造的晶体管特性和经过不混装快闪存储器的制造工艺而制造的晶体管特性尽可能彼此接近。
专利文献1中公开一种制造工艺，在形成快闪存储器元件的阱、形成高电压晶体管的阱、快闪存储器元件的浮动栅等形成后，形成构成主逻辑电路的晶体管的阱等。这样，通过在构成逻辑电路的晶体管的制造工艺之前进行快闪存储器特有的制造工艺，可使得构成逻辑电路的晶体管的沟道杂质分布与不混装快闪存储器的情况大致相等。
此外，混装非易失性存储器的逻辑半导体装置中，除快闪存储器单元外，在同一半导体芯片上集成用于快闪存储器控制的高电压晶体管、用于高性能逻辑电路的低电压晶体管，因此需要形成厚度不同的多种栅绝缘膜。形成厚度不同的多种栅绝缘膜的方法例如记载在专利文献1到6中。
专利文献2中记载的方法是在整个面上生长厚的栅绝缘膜后，去除通过光刻形成薄的栅绝缘膜的区域的厚的绝缘膜，从而生长薄的绝缘膜。
专利文献1、3、4中记载的方法都是在使用专利文献2记载的方法的同时，通过使用同一掩膜进行去除厚的栅绝缘膜的一部分的工序和形成阱的工序，从而减少制造工序数。
专利文献1为特开2001-196470号公报；专利文献2为特开平11-317458号公报；专利文献3为特开平10-199994号公报；专利文献4为特开2002-368145号公报；专利文献5为特开2000-315733号公报；专利文献6为特开2003-007863号公报；专利文献7为特开2000-269450号公报；专利文献8为特开2000-315738号公报；专利文献9为特开2001-015618号公报；专利文献10为特开2001-068652号公报；非专利文献1为“A 130nm Generation High Density ETOX Flash MemoryTechnology”IEDM 2001。
例如非专利文献1也记载的那样，混装有快闪存储器时，为确保隧道绝缘膜的可靠性，希望活性区域上端部的圆滑量在一定以上。另一方面，不混装快闪存储器时，没有这种必要。如果活性区域的上端部的圆滑不同，则尤其是沟道宽度窄的窄晶体管特性变得不同。
此外，混装快闪存储器时，需要控制快闪存储器元件的高电压晶体管。高电压动作晶体管上施加有高电压，因此希望使用比主逻辑晶体管的栅绝缘膜厚的栅绝缘膜。从而，混装快闪存储器的情况下，需要形成更多的栅绝缘。
形成多个栅绝缘膜的一般方法在例如专利文献2中记载。专利文献2中记载的方法首先是生长厚的栅绝缘膜，去除薄栅绝缘膜的形成预定区域的厚的栅绝缘膜，接着生长薄的栅绝缘膜。因此，混装快闪存储器的情况下，仅去除高电压晶体管用的厚的栅绝缘膜部分，就使具有薄栅绝缘膜的主逻辑晶体管形成区域的元件分离膜的凹进(recess)量增大。元件分离膜的凹进量增大时，尤其是占据窄晶体管的元件分离膜侧面的影响增大，晶体管的阈值电压的沟道宽度依赖性变化。
这样，在混装和不混装快闪存储器的情况下，元件分离所需要的特性很大程度上不同，使双方的晶体管特性、尤其是变窄效果相同是非常困难的。
作为解决这种问题的一种方法，考虑在混装和不混装快闪存储器的情况下，将应满足的全部特性考虑进去来确立制造方法。但是，这重新产生如下的问题。
第一，混装快闪存储器的工艺技术和不混装快闪存储器的工艺技术需要同时开发。例如，从快闪存储器元件特性和主逻辑晶体管的特性双方看，活性区域上端部的圆滑量都是最佳的。除此之外，混装快闪存储器的工艺技术还要最佳化。因此，延迟了不混装快闪存储器的工艺技术的开发。
第二，为了使不混装快闪存储器情况下的STI凹进量与混装快闪存储器时相同，需要另外进行不混装情况下的主逻辑晶体管的栅绝缘膜形成前的绝缘膜去除处理。这样，主逻辑晶体管的栅绝缘膜形成区域的半导体基板表面又另外暴露于绝缘膜去除药液中。半导体基板表面过剩地暴露于绝缘膜去除药液中时，半导体基板表面荒废，或者来自药液的污染增加了。若主逻辑晶体管的栅绝缘膜形成区域预先生长厚绝缘膜，则可防止过剩地暴露于药液中，但在不混装快闪存储器的半导体装置的制造中附加了不需要的工序，不混装快闪存储器的半导体装置的制造成本就增加了。也可考虑改善药液的纯度等，但为提高药液的纯度，成本增加，结果不混装快闪存储器的半导体装置的制造成本就增大了。
作为另一解决方法，如专利文献7到10所记载的那样，使快闪存储器部和主逻辑部的元件分离结构不同，以便配合其各自的特性，并且例如专利文献6所记载的那样，考虑抑制元件分离膜的沉入。但是，该方法中，快闪存储器混装半导体装置的制造工序数增大，制造成本也就增大。
此外，专利文献1、3、4中，使栅绝缘膜去除工序和阱形成工序合理化的结果是，在接近的n型阱和p型阱的对应各自的周边部的元件分离膜的表面上形成台阶。采用专利文献1、3、4所记载的方法时，元件分离膜的表面形成的台阶引起如下的新问题。
专利文献1、3、4所记载的方法中，假定最初形成p型阱，接着形成n型阱的情况。
形成元件分离膜702和硅氧化膜704的硅基板700上形成覆盖n型阱形成区域的光致抗蚀剂膜706，形成p型阱708和去除p型阱形成区域的硅氧化膜704后，将未由光致抗蚀剂膜706覆盖的区域的元件分离膜702蚀刻掉对应硅氧化膜704的蚀刻量的部分。从而，在元件分离膜702上形成台阶701(图48A)。
接着，形成覆盖p型阱形成区域的光致抗蚀剂膜712，在形成n型阱714和去除n型阱形成区域的硅氧化膜704后，将未由光致抗蚀剂膜712覆盖的区域的元件分离膜702蚀刻掉对应硅氧化膜704的蚀刻量的部分。
通过该二次蚀刻形成的元件分离膜702上的台阶由于光致抗蚀剂膜706和光致抗蚀剂膜712间的位置偏离而发生变化。即，当光致抗蚀剂膜706和光致抗蚀剂膜712产生位置偏离时，由光致抗蚀剂膜706和光致抗蚀剂膜712二者覆盖的部分上形成凸部716(参考图48B)，在光致抗蚀剂膜706和光致抗蚀剂膜712中的任何一个都未覆盖的部分上形成凹部。元件分离膜702上形成凸部716时，影响上层所形成的元件的平坦性。另一方面，元件分离膜702上形成凹部718时，凹部718中埋进栅电极用的多晶硅膜，其作为残渣而留下来，引起栅电极之间的短路。
为防止产生凹部，将两个掩膜间的距离增大是有效的。或者，增大多晶硅布线间的距离，或者在该凹凸部上不配置多晶硅布线，那么可防止残渣引起的短路。
但是，低电压晶体管用的n型阱和p型阱的距离随着元件的细化而变得非常狭窄。此外，构成栅电极的多晶硅膜在NMOS和PMOS中共用的情况非常多，这些多晶硅布线通过细密填充而形成。因此，如果增大两个掩膜间的距离，那么结果是n型阱和p型阱的间隔增大了，难以应对细微化。同样，在多晶硅布线的配置上下功夫时也不能应对细微化。
此外，不仅采用专利文献3记载的方法的情况，在形成不同膜厚的栅绝缘膜的情况下，在元件分离膜上形成同样的凹凸，产生与上述同样的残渣问题。
这样，为生长多种栅绝缘膜而使用的掩膜的图案对元件特性和成品率产生的影响极大，但包含上述专利文献1到6，关于该掩膜的具体图案都未进行充分的讨论。

发明内容
本发明的目的是提供一种半导体装置组及其制造方法，在能够优先开发不混装非易失性存储器的工艺技术的同时，在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置之间可使用公共的设计宏，混装非易失性存储器的半导体装置的隧道绝缘膜可靠性高，容易附加具有厚的栅绝缘膜的高电压晶体管。
本发明的另一目的是提供一种上述半导体装置组中所包含的半导体装置。
本发明的再一目的是提供一种半导体装置及其制造方法，可用简便的方法解决在元件分离膜的表面形成的台阶引起的残渣的产生等伴随形成多种栅绝缘膜时的元件分离膜的蚀刻的种种问题。
根据本发明的一个方面，提供一种半导体装置组，包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一设计宏具有在第一半导体基板上形成的第一活性区域和第一元件分离区域，上述第二设计宏具有在第二半导体基板上形成的第二活性区域和第二元件分离区域，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。
此外，根据本发明的另一方面，提供一种半导体装置，包括具有在半导体基板上形成的第一活性区域和第一元件分离区域的第一设计宏与非易失性存储器，其特征在于，与包含第二设计宏、不包含非易失性存储器的另外的半导体装置一起构成半导体装置组，该第二设计宏具有在另外的半导体基板上形成的第二活性区域和第二元件分离区域，与上述第一设计宏具有相同性，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。
此外，根据本发明的再一方面，提供一种半导体装置，包括具有在半导体基板上形成的第一活性区域和第一元件分离区域的第一设计宏，不包括非易失性存储器，其特征在于，与包含第二设计宏和非易失性存储器的另外的半导体装置一起构成半导体装置组，该第二设计宏具有在另外的半导体基板上形成的第二活性区域和第二元件分离区域，与上述第一设计宏具有相同性，上述第一活性区域的截面上端部的曲率半径小于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差小于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。
此外，根据本发明的又一方面，提供一种半导体装置组的制造方法，该半导体装置组包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一半导体装置通过具有下面工序的半导体装置的制造方法而制造在第一半导体基板上形成第一槽的工序；氧化处理上述第一半导体基板而使上述第一槽上端部圆滑的工序；在上述第一槽内埋入第一绝缘物的工序；去除上述第一槽内所埋入的上述第一绝缘物的一部分而在表面上形成第一沉入区域的工序，上述第二半导体装置通过具有下面工序的半导体装置的制造方法而制造在第二半导体基板上形成第二槽的工序；氧化处理上述第二半导体基板而使上述第二槽上端部圆滑的工序；在上述第二槽内埋入第二绝缘物的工序；去除上述第二槽内所埋入的上述第二绝缘物的一部分而在表面上形成第二沉入区域的工序，在使上述第一槽的上述上端部圆滑的工序和使上述第二槽的上述上端部圆滑的工序中，上述第一槽的上述上端部的曲率半径大于上述第二槽的上述上端部的曲率半径，在形成上述第一沉入区域的工序和形成上述第二沉入区域的工序中，上述第一沉入区域的沉入量大于上述第二沉入区域的沉入量。
此外，根据本发明的另一方面，提供一种半导体装置，其特征在于，具有在半导体基板的第一区域上形成的第一阱；在上述半导体基板的第二区域上形成的第二阱；元件分离膜，划定上述半导体基板的上述第一区域的活性区域和上述第二区域的活性区域，对应上述第一阱的周边部而具有第一台阶；在上述第一区域的上述活性区域上形成的第一栅绝缘膜；在上述第二区域的上述活性区域上形成的、比上述第一栅绝缘膜厚的第二栅绝缘膜。
此外，根据本发明的又一方面，提供一种半导体装置，其特征在于，具有在半导体基板的第一区域上形成的第一阱；在上述半导体基板的第二区域上形成的第二阱；元件分离膜，划定上述半导体基板的上述第一区域的活性区域和上述第二区域的活性区域，对应上述第二阱的周边部而具有第一台阶；在上述第一区域的上述活性区域上形成的第一栅绝缘膜；在上述第二区域的上述活性区域上形成的、比上述第一栅绝缘膜厚的第二栅绝缘膜。
此外，根据本发明的再一方面，提供一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域上形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域上形成第二阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于上述第一掩膜数据的第三掩膜而去除在上述第一区域上形成的上述第一绝缘膜的工序；通过在上述半导体基板上和上述第一绝缘膜上生长第二绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜的工序。
此外，根据本发明的又一方面，提供一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域形成第二阱的工序；使用基于第三掩膜数据的第三掩膜而在上述半导体基板的第三区域形成第三阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于上述第一掩膜数据和上述第二掩膜数据的第四掩膜去除在上述第一区域和上述第二区域形成的上述第一绝缘膜的工序；在上述半导体基板上和上述第一绝缘膜上生长第二绝缘膜的工序；使用基于上述第一掩膜数据的第五掩膜去除在上述第一区域上形成的上述第二绝缘膜的工序；通过在上述半导体基板上、上述第一绝缘膜上和上述第二绝缘膜上生长第三绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜、在上述第三区域形成比上述第二栅绝缘膜厚的第三绝缘膜的工序。
另外，根据本发明的又一方面，提供一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域形成第二阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于反转了上述第二掩膜数据而得到的第三掩膜数据的第三掩膜去除在上述第二区域以外的区域形成的上述第一绝缘膜的工序；通过在上述半导体基板上和上述第一绝缘膜上生长第二绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜的工序。
另外，根据本发明的又一方面，提供一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域形成第二阱的工序；使用基于第三掩膜数据的第三掩膜而在上述半导体基板的第三区域形成第三阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于反转了上述第三掩膜数据而得到的第四掩膜数据的第四掩膜去除在上述第三区域以外的区域形成的上述第一绝缘膜的工序；在上述半导体基板上和上述第一绝缘膜上生长第二绝缘膜的工序；使用基于反转了上述第四掩膜数据和上述第二掩膜数据而得到的第五掩膜数据的第五掩膜去除在上述第二区域和上述第三区域以外的区域形成的上述第二绝缘膜的工序；通过在上述半导体基板上、上述第一绝缘膜上和上述第二绝缘膜上生长第三绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜、在上述第三区域形成比上述第二栅绝缘膜厚的第三绝缘膜的工序。
根据本发明，考虑不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置的STI凹进量的差分，根据该差分，分别控制不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置的活性区域上端部的曲率半径，从而通过活性层上端部的曲率半径增加而抵消STI凹进量的增加引起的元件特性的变动，因此可在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置中使用公共的一个设计宏。
由此，可优先开发不混装非易失性存储器的工艺技术，此外通过增加活性区域上端部的曲率半径可提高非易失性存储器的隧道绝缘膜的可靠性。另外，通过许可凹进量的增大，可容易地追加形成隧道氧化膜和高电压晶体管的栅绝缘膜。
另外，根据本发明，根据阱的掩膜数据形成在形成不同膜厚的栅绝缘膜的过程中使用的蚀刻掩膜，因此形成厚的栅绝缘膜的区域的活性区域和元件分离膜确实被掩膜保护。因此，即使在元件分离区域的宽度大的情况下，也不会产生被施加了高电压的区域的元件分离膜变薄的不妥情况。由此，即使同时形成高电压区域和低电压区域的元件分离膜，也可将高电压区域的元件分离膜保持厚、将场寄生晶体管的阈值电压保持高。此外，由于同时形成元件分离膜，所以也不会增加制造成本。
此外，在形成不同膜厚的栅绝缘膜的过程中在元件分离膜上形成的台阶形成在与阱周边部对应的部位上，因此与活性区域端部充分间隔开。因此，元件分离膜和活性区域间不会产生细微凹部，可防止元件分离膜上的凹部中发生残渣。
此外，在形成不同膜厚的栅绝缘膜的过程中使用的蚀刻掩膜从阱的掩膜数据生成，因此不需要为作成掩膜而准备新的数据。


图1A、图1B是表示本发明的一个实施例的半导体装置组的结构的平面图；图2A、图2B是表示本发明的一个实施例的半导体装置组的结构的示意截面图(之一)；图3A、图3B是表示本发明的一个实施例的半导体装置组的结构的示意截面图(之二)；
图4是表示与逻辑晶体管的阈值电压相关的活性区域上端部的曲率半径和STI凹进量依赖性的曲线图；图5A～图5D是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之一)；图6A～图6D是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之二)；图7A、图7B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之三)；图8A、图8B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之四)；图9A、图9B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之五)；图10A、图10B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之六)；图11A、图11B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之七)；图12A、图12B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之八)；图13A、图13B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之九)；图14A、图14B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十)；图15A、图15B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十一)；图16A、图16B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十二)；图17A、图17B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十三)；图18A、图18B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十四)；
图19A、图19B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十五)；图20A、图20B是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十六)；图21是表示本发明的一个实施例的半导体装置组的制造方法的工序截面图(之十七)；图22A、图22B是表示半导体装置的第一制造方法的工序截面图(之一)；图23A、图23B是表示半导体装置的第一制造方法的工序截面图(之二)；图24A、图24B是表示半导体装置的第一制造方法的工序截面图(之三)；图25A、图25B是表示半导体装置的第二制造方法的工序截面图；图26A～图26C是说明半导体装置的第二制造方法的课题的视图；图27是表示本发明的第二实施例的半导体装置的结构的平面图；图28是表示本发明的第二实施例的半导体装置的结构的示意截面图(之一)；图29A～图29C是表示本发明的第二实施例的半导体装置的结构的示意截面图(之二)；图30A、图30B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之一)；图31A、图31B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之二)；图32A、图32B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之三)；图33A、图33B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之四)；图34A、图34B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之五)；图35A、图35B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之六)；图36A、图36B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之七)；
图37A、图37B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之八)；图38A、图38B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之九)；图39A、图39B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十)；图40A、图40B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十一)；图41A、图41B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十二)；图42A、图42B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十三)；图43A、图43B是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十四)；图44是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十五)；图45A～图45C是表示本发明的第二实施例的半导体装置的制造方法的工序截面图(之十六)；图46A～图46C是表示本发明的第三实施例的半导体装置的结构的示意截面图；图47A、图47B是表示本发明的第三实施例的半导体装置的制造方法的工序截面图；图48A～图48C是说明现有的半导体装置的问题的示意截面图。
具体实施例方式
第一实施例使用图1到图21说明本发明的第一实施例的半导体装置组及其制造方法。
图1是表示本实施例的半导体装置组的结构的平面图，图2和图3是表示本实施例的半导体装置组的结构的示意截面图，图4是表示与逻辑晶体管的阈值电压相关的活性区域上端部的曲率半径和STI凹进量的依赖性的曲线图，图5到图21是表示本实施例的半导体装置组的制造方法的工序截面图。
首先，使用图1到图4说明本实施例的半导体装置组。图1A是不混装快闪存储器单元的半导体装置的芯片概念图，图1B是混装快闪存储器单元的半导体装置的芯片概念图，图2A是表示不混装快闪存储器单元的半导体装置中使用的6种晶体管的示意截面图，图2B是表示混装快闪存储器单元的半导体装置中使用的11种晶体管的示意截面图。
本实施例的半导体装置组包含不混装快闪存储器单元的半导体装置和混装快闪存储器的半导体装置。并且，具有不混装快闪存储器的半导体装置的主逻辑电路部和混装快闪存储器的半导体装置的主逻辑电路部由公共的设计宏构成的主要特征。
此外所谓设计宏是也包含规定的电路和图案布局等信息，是进行特定的处理的功能块，也叫IP宏。通过组合设计宏进行电路设计，可降低设计成本。设计宏的电路和布局同样，如果所包含的晶体管的特性或电阻值等不同，则不能进行规定的动作。因此，不同半导体装置中使用相同的设计宏时，需要使设计宏中包含的晶体管的特性尽可能接近。
如图1A所示，不混装快闪存储器的半导体装置200具有主逻辑电路部202和输入输出电路部204。输入输出电路部204分别具有PMOS部204P和NMOS部204N。
如图2A所示，不混装快闪存储器的半导体装置具有在p型阱82内形成的n沟道中电压晶体管(N-MV)、在n型阱84内形成的p沟道中电压晶体管(P-MV)、在p型阱86内形成的n沟道低电压·高阈值晶体管(N-LVHigh Vt)和n沟道低电压·低阈值晶体管(N-LV Low Vt)、在n型阱88内形成的p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV Low Vt)。
n沟道中电压晶体管(N-MV)和p沟道中电压晶体管(P-MV)是构成输入输出电路部204的晶体管，是2.5V动作或3.3V动作等的晶体管。2.5V动作晶体管和3.3V动作晶体管在栅绝缘膜厚度、阈值电压控制条件、LDD条件方面彼此不同，但不需要同时搭载二者，仅搭载其中任何一个。
n沟道低电压·高阈值晶体管(N-LV High Vt)、n沟道低电压·低阈值晶体管(N-LV Low Vt)、p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV Low Vt)是构成主逻辑电路部202的晶体管。这些晶体管中为提高主逻辑电路部202的性能而使用极薄栅绝缘膜。
如图1B所示，混装快闪存储器的半导体装置300除与不混装快闪存储器的半导体装置200同样具有主逻辑电路部302和输入输出电路部304外，还具有快闪存储器单元部306和快闪存储器单元控制电路部308。快闪存储器单元控制电路部308分别具有PMOS部308P和NMOS部308N。
混装快闪存储器的半导体装置除了不混装快闪存储器的半导体装置所含有的6种晶体管外，还具有在p型阱90中的p型阱78内形成的快闪存储器单元(Flash Cell)、n沟道高电压·低阈值晶体管(N-HV Low Vt)和n沟道高电压·高阈值晶体管(N-HV High Vt)、n型阱80内形成的p沟道高电压·低阈值晶体管(P-HV Low Vt)和p沟道高电压·高阈值晶体管(P-HVHigh Vt)。
快闪存储器单元(Flash Cell)是层叠栅结构的快闪EPROM，将规定的信息作为电荷储存在浮动栅上。隧道氧化膜的膜厚对应电荷保持特性和氧化膜寿命等而独立确定。
n沟道高电压·低阈值晶体管(N-HV Low Vt)和n沟道高电压·高阈值晶体管(N-HV High Vt)、p沟道高电压·低阈值晶体管(P-HV Low Vt)和p沟道高电压·高阈值晶体管(P-HV High Vt)是构成快闪存储器单元控制电路部308的晶体管，是快闪存储器单元读出时施加5V、写入删除时施加10V弱的电压的高电压晶体管。快闪存储器单元控制电路部308需要这样大的电压，因此栅绝缘膜也变厚。
这样，在不混装快闪存储器的半导体装置和混装快闪存储器的半导体装置中晶体管种类大不相同，通过在不混装快闪存储器的半导体装置的制造工艺中仅追加混装快闪存储器的半导体装置特有的工艺，不能由公共的设计宏构成混装快闪存储器的半导体装置的主逻辑电路部和不混装快闪存储器的半导体装置的主逻辑电路部。
因此，本实施例的半导体装置组中，为了将构成不混装快闪存储器的半导体装置的主逻辑电路部202的晶体管的特性和构成混装快闪存储器的半导体装置的主逻辑电路部302的晶体管的特性的不同抑制到最小而可采用公共的一个设计宏，可适当控制元件分离膜的形成条件。
具体说，关于通过STI法在硅基板10中形成的元件分离膜22，在不混装快闪存储器的半导体装置中，活性区域上端部的曲率半径为10～20nm左右，STI凹进量设为10～40nm(参考图3A)，相对于此，在混装快闪存储器的半导体装置中，活性区域上端部的曲率半径为30～60nm左右，STI凹进量设为40～80nm这样的比不混装快闪存储器的半导体装置的情况更大的值(参考图3B)。这里，活性区域上端部的曲率半径是在截面观察活性区域时的表面侧缘部的曲率半径，STI凹进量(或沉入量)是表示活性区域表面和元件分离区域表面的高度差的物理量(参考图3B)。
图4是将不混装快闪存储器的逻辑半导体装置的通常的STI形成条件作为标准条件(图中的○标记)，相对于此，划出增加了STI埋入氧化膜的凹进(沉入)量的情况(图中的●标记)、增加了活性区域上端部的曲率半径的情况(图中的■标记)的逻辑晶体管的阈值电压的沟道宽度依赖性。
如图所示，当增加STI凹进量时，沟道宽度减少的同时阈值电压大幅度降低的、所谓的逆窄沟道效果显著。相对于此，当活性区域上端部的曲率半径增大时，沟道宽度减少的同时阈值电压增大的所谓窄沟道效果显著。因此，若增大活性区域上端部的曲率半径并且增大STI凹进量，则二者可相互抵消，得到接近标准条件的沟道宽度依赖性。
即，通过使混装快闪存储器的半导体装置的活性区域上端部的曲率半径和STI凹进量大于混装快闪存储器的半导体装置，从而可使得两个半导体装置的晶体管特性非常接近。
而且，如非专利文献1所记载的那样，增加活性区域上端部的曲率半径还实现快闪存储器单元的隧道绝缘膜的可靠性提高的效果。此外，如果许可凹进量增大，则容易追加形成隧道氧化膜和高电压晶体管的栅绝缘膜。
因此，通过适当控制活性区域上端部的曲率半径和STI凹进量可实现晶体管特性的相同性、隧道绝缘膜的可靠性、厚的栅绝缘膜的附加的不混装快闪存储器的工艺技术的优先开发。
接着使用图5到图21说明本实施例的半导体装置组的制造方法。
图5是表示不混装快闪存储器的半导体装置的元件分离膜的制造方法的工序截面图，图6是表示混装快闪存储器的半导体装置的元件分离膜的制造方法的工序截面图，图7到21是综合表示两个半导体装置的制造方法的工序截面图。
下面说明中，表现n沟道晶体管时，包含n沟道高电压·高阈值晶体管(N-HV High Vt)、n沟道高电压·低阈值晶体管(N-HV Low Vt)、n沟道中电压晶体管(N-MV)、n沟道低电压·高阈值晶体管(N-LV High Vt)和n沟道低电压·低阈值晶体管(N-LV Low Vt)，表现p沟道晶体管时，包含p沟道高电压·高阈值晶体管(P-HV High Vt)、p沟道高电压·低阈值晶体管(P-HV Low Vt)、p沟道中电压晶体管(P-MV)、p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV LowVt)。n沟道晶体管中也包含快闪存储器单元(Flash Cell)。
此外，表现高电压晶体管时，包含n沟道高电压·低阈值晶体管(N-HVLow Vt)、n沟道高电压·高阈值晶体管(N-HV High Vt)、p沟道高电压·低阈值晶体管(P-HV Low Vt)、p沟道高电压·高阈值晶体管(P-HV HighVt)，表现中电压晶体管时，包含n沟道中电压晶体管(N-MV)、p沟道中电压晶体管(P-MV)，表现低电压晶体管时，包含n沟道低电压·低阈值晶体管(N-LV Low Vt)、n沟道低电压·高阈值晶体管(N-LV High Vt)、p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV Low Vt)。高电压晶体管中也包含快闪存储器单元(Flash Cell)。
另外，表现n沟道高电压晶体管时，包含n沟道高电压·低阈值晶体管(N-HV Low Vt)和n沟道高电压·高阈值晶体管(N-HV High Vt)，表现p沟道高电压晶体管时，包含p沟道高电压·低阈值晶体管(P-HV Low Vt)和p沟道高电压·高阈值晶体管(P-HV High Vt)，表现n沟道低电压晶体管时，包含n沟道低电压·高阈值晶体管(N-LV High Vt)和n沟道低电压·低阈值晶体管(N-LV Low Vt)，表现p沟道低电压晶体管时，包含p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV Low Vt)。
首先，热氧化硅基板10，生长例如膜厚为10nm的硅氧化膜12。
接着，例如通过CVD法在硅氧化膜12上生长例如膜厚为100nm的硅氮化膜14。
随后，通过光刻和干蚀刻顺序蚀刻硅氮化膜14、硅氧化膜12和硅基板10，在硅基板10上形成例如深度为300nm的槽16(图5A、图6A)。
接着，热氧化硅基板10，在槽的里面形成硅氧化膜18。该热氧化在不混装快闪存储器的半导体装置和混装快闪存储器的半导体装置中如下所示在不同条件下进行。
不混装快闪存储器的半导体装置中，在例如850℃的温度下进行热氧化，生长例如膜厚约10nm的硅氧化膜18。该条件下进行了热氧化时，最终的活性区域上端部的曲率半径约为10～30nm(图5B)。
混装快闪存储器的半导体装置中，在例如1150℃的温度下进行热氧化，生长例如膜厚约40nm的硅氧化膜18。硅氧化膜18的膜厚越厚、并且氧化温度越高，则活性区域上端部的圆滑越增大。该条件下进行了热氧化时，最终的活性区域上端部的曲率半径约为40～60nm(图6B)。
接着，通过例如高密度等离子体CVD法，生长例如膜厚为550nm的硅氧化膜20。
随后，通过CMP法平坦化硅氧化膜20，直到硅氮化膜14露出，形成埋入槽16中、由硅氧化膜18、20构成的元件分离膜22(图5C、图6C)。
这样形成元件分离膜22后，在由元件分离膜22划定的活性区域上分别形成位于不混装快闪存储器的半导体装置的6种晶体管和位于混装快闪存储器的半导体装置的11种晶体管。
下面说明中，沿用混装快闪存储器的半导体装置的制造工序说明本实施例的半导体装置组的制造方法。不混装快闪存储器的半导体装置的制造工序不过是从混装快闪存储器的半导体装置的制造工序中省略不需要的工序，因此通过作如此说明，就不再需要另外用截面图来进行说明了。
首先，通过上述制造方法在硅基板10上形成由元件分离膜22划定的活性区域(图7A)。
此外，图中，由元件分离膜22划定的活性区域从左侧开始顺序表示快闪存储器单元(Flash cell)形成区域、n沟道高电压·低阈值晶体管(N-HVLow Vt)形成区域、n沟道高电压·高阈值晶体管(N-HV High Vt)形成区域、p沟道高电压·低阈值晶体管(P-HV Low Vt)形成区域、p沟道高电压·高阈值晶体管(P-HV High Vt)形成区域、n沟道中电压晶体管(N-MV)形成区域、p沟道中电压晶体管(P-MV)形成区域、n沟道低电压·高阈值晶体管(N-LV High Vt)形成区域、n沟道低电压·低阈值晶体管(N-LV LowVt)形成区域、p沟道低电压·高阈值晶体管(P-HV Low Vt)形成区域、p沟道低电压·低阈值晶体管(P-LV Low Vt)形成区域。
接着，由磷酸去除硅氮化膜14、由氟酸水溶液去除硅氧化膜12后，热氧化硅基板10，生长例如膜厚为10nm的作为牺牲氧化膜的硅氧化膜24。
接着，通过光刻形成露出快闪存储器单元(Flash cell)形成区域和n沟道高电压晶体管(N-HV High Vt、P-HV Low Vt)形成区域、覆盖其他区域的光致抗蚀剂膜26。
接着，以光致抗蚀剂膜26为掩膜进行离子注入，在快闪存储器单元(Flash cell)形成区域和n沟道高电压晶体管(N-HV High Vt、N-HV Low Vt)形成区域形成n型埋入杂质层28和p型阱用杂质层30、32(图7B)。n型埋入杂质层28通过例如在加速能量2MeV、掺杂量2×1013cm-2的条件下离子注入磷(P+)离子而形成。p型阱用杂质层30通过例如在加速能量400keV、掺杂量1.5×1013cm-2的条件下离子注入硼(B+)离子而形成。p型阱用杂质层32通过例如在加速能量100keV、掺杂量2×1012cm-2的条件下离子注入硼离子而形成。
随后，例如通过抛光去除光致抗蚀剂膜26。
接着，通过光刻形成露出快闪存储器单元(Flash cell)形成区域、覆盖其他区域的光致抗蚀剂膜34。
随后，以光致抗蚀剂膜34为掩膜进行离子注入，在快闪存储器单元(Flash cell)形成区域形成阈值电压控制用杂质层36(图8A)。阈值电压控制用杂质层36通过例如在加速能量400keV、掺杂量6×1013cm-2的条件下离子注入硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜34。
随后，通过氟酸水溶液去除作为牺牲氧化膜的硅氧化膜24。
接着在例如900～1050℃的温度下进行30分钟的热氧化，在活性区域上形成膜厚10nm的隧道氧化膜38(图8B)。
接着，通过例如CVD法在隧道氧化膜38上生长例如膜厚90m的多晶硅膜。
接着，通过光刻和干蚀刻构图多晶硅膜，在快闪存储器单元(Flash cell)形成区域形成由多晶硅膜构成的浮动栅极40。
接着，形成浮动栅极40的隧道氧化膜38上通过例如CVD法生长例如膜厚5nm的硅氧化膜和例如膜厚10nm的硅氮化膜后，在950℃下将硅氮化膜表面热氧化90分钟，生长膜厚30nm左右的硅氧化膜。从而，形成硅氧化膜/硅氮化膜/硅氧化膜结构的ONO膜42(图9A)。此外，通过ONO膜42形成过程的热处理，阱杂质扩散0.1～0.2微米左右以上，杂质分布变宽。
这样，在本实施例的半导体装置组的制造方法中，在形成中电压晶体管和低电压晶体管的p型阱82、86、n型阱84、88之前进行隧道氧化膜38、浮动栅极40、ONO膜42等快闪存储器单元特有的热处理工艺。因此，可防止混装快闪存储器的半导体装置中特有的热处理工序对中电压晶体管形成区域和低电压晶体管形成区域的杂质轮廓产生影响。
上述图7B到图9A所示的工序是混装快闪存储器的半导体装置特有的工序，在不混装快闪存储器的半导体装置中省略这些工序。
接着，通过光刻形成露出n沟道高电压·高阈值晶体管(N-HV High Vt)形成区域、n沟道中电压晶体管(N-MV)形成区域和n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜44。
接着，以光致抗蚀剂膜44为掩膜进行离子注入，在n沟道高电压·高阈值晶体管(N-HV High Vt)形成区域、n沟道中电压晶体管(N-MV)形成区域、n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域形成p型阱用杂质层46、48(图9B)。p型阱用杂质层46通过例如在加速能量100keV、掺杂量6×1012cm-2的条件下离子注入硼离子而形成。p型阱用杂质层48通过例如在加速能量400keV、掺杂量1.4×1013cm-2的条件下离子注入硼离子而形成。p型阱用杂质层46、48不接受上述的ONO膜形成过程的热处理而维持急剧的分布，具有抑制n沟道源、漏和n型阱90之间的穿通的效果。
随后，例如通过抛光去除光致抗蚀剂膜44。
接着，通过光刻形成露出p沟道高电压晶体管(P-HV Low Vt、P-HV HighVt)形成区域、p沟道中电压晶体管(P-MV)形成区域、p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜50。
随后，以光致抗蚀剂膜50为掩膜进行离子注入，在p沟道高电压晶体管(P-HV Low Vt、P-HV High Vt)形成区域、p沟道中电压晶体管(P-MV)形成区域、p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域形成n型阱用杂质层52、54(图10A)。n型阱用杂质层52是控制p沟道高电压·低阈值晶体管的阈值电压的层，可适当调整其条件，但通过例如在加速能量240keV、掺杂量3×1012cm-2的条件下离子注入磷离子而形成，可得到约-0.2V的阈值电压。不混装快闪存储器的情况下，n型阱用杂质层52通过例如在加速能量240keV、掺杂量8×1012cm-2的条件下离子注入磷离子而形成。而n型阱用杂质层54通过例如在加速能量600keV、掺杂量1.5×1013cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜50。
接着通过光刻形成露出p沟道高电压·高阈值晶体管(P-HV High Vt)形成区域、p沟道中电压晶体管(P-MV)形成区域、p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜56。
随后，以光致抗蚀剂膜56为掩膜进行离子注入，在p沟道高电压·高阈值晶体管(P-HV High Vt)形成区域形成阈值电压控制用杂质层58、在p沟道中电压晶体管(P-MV)形成区域和p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域形成沟道停止层60(图10B)。阈值电压控制用杂质层58和沟道停止层60通过例如在加速能量240keV、掺杂量6.5×1012cm-2的条件下离子注入磷离子而形成，可得到约-0.6V的阈值电压。n型阱具有横向扩散少的急剧分布，也抑制n沟道源、漏与n型阱之间的穿通。
接着，例如通过抛光去除光致抗蚀剂膜56。
上述图10B所示工序是混装快闪存储器的半导体装置特有的工序，在不混装快闪存储器的半导体装置中省略该工序。
接着通过光刻形成露出n沟道中电压晶体管(N-MV)形成区域而覆盖其他区域的光致抗蚀剂膜62。
随后，以光致抗蚀剂膜62为掩膜进行离子注入，在n沟道中电压晶体管(N-MV)形成区域形成阈值电压控制用杂质层64(图11A)。阈值电压控制用杂质层64通过例如在加速能量300keV、掺杂量5×1012cm-2的条件下离子注入硼离子而形成，可得到约+0.3～+0.4V的阈值电压。
接着，例如通过抛光去除光致抗蚀剂膜62。
接着通过光刻形成露出p沟道中电压晶体管(P-MV)形成区域而覆盖其他区域的光致抗蚀剂膜66。
随后，以光致抗蚀剂膜66为掩膜进行离子注入，在p沟道中电压晶体管(P-MV)形成区域形成阈值电压控制用杂质层68(图11B)。阈值电压控制用杂质层68通过例如在加速能量150keV、掺杂量3×1012cm-2的条件下离子注入砷(As+)离子而形成，可得到约-0.3～-0.4V的阈值电压。
接着，例如通过抛光去除光致抗蚀剂膜66。
接着通过光刻形成露出n沟道低电压·高阈值晶体管(N-LV High Vt)形成区域而覆盖其他区域的光致抗蚀剂膜70。
随后，以光致抗蚀剂膜70为掩膜进行离子注入，在n沟道低电压·高阈值晶体管(N-LV High Vt)形成区域形成阈值电压控制用杂质层72(图12A)。阈值电压控制用杂质层72通过例如在加速能量10keV、掺杂量5×1012cm-2的条件下离子注入硼离子而形成，可得到约+0.2V的阈值电压。
接着，例如通过抛光去除光致抗蚀剂膜70。
接着通过光刻形成露出p沟道低电压·高阈值晶体管(P-LV High Vt)形成区域而覆盖其他区域的光致抗蚀剂膜74。
随后，以光致抗蚀剂膜74为掩膜进行离子注入，在p沟道低电压·高阈值晶体管(P-LV High Vt)形成区域形成阈值电压控制用杂质层76(图12B)。阈值电压控制用杂质层76通过例如在加速能量100keV、掺杂量5×1012cm-2的条件下离子注入砷离子而形成，可得到约-0.2V的阈值电压。
接着，例如通过抛光去除光致抗蚀剂膜74。
这样，形成在快闪存储器单元(Flash Cell)形成区域和n沟道高电压晶体管(N-HV Low Vt、N-HV High Vt)形成区域形成的、包含p型阱用杂质层30、32、46、48和阈值电压控制用杂质层36的p型阱78；在p沟道高电压晶体管(P-HV Low Vt、P-HV High Vt)形成区域形成的、包含n型阱用杂质层52、54和阈值电压控制用杂质层58的n型阱80；在n沟道中电压晶体管(N-MV)形成区域形成的、包含p型阱用杂质层46、48和阈值电压控制用杂质层64的p型阱82；在p沟道中电压晶体管(P-MV)形成区域形成的、包含n型阱用杂质层52、54、沟道停止层60和阈值电压控制用杂质层68的n型阱84；在n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域形成的、包含p型阱用杂质层46、48和阈值电压控制用杂质层72的p型阱86；在p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域形成的、包含n型阱用杂质层52、54、沟道停止层60和阈值电压控制用杂质层76的p型阱88。n型阱80与n型埋入杂质层28一起用作包围p型阱78的n型阱90。即，p型阱78是形成在n型阱90内的双重阱(参考图13A)。
接着，通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域而露出其他区域的光致抗蚀剂膜92。
随后，通过干蚀刻以光致抗蚀剂膜92为掩膜蚀刻ONO膜42，去除快闪存储器单元(Flash Cell)形成区域以外的ONO膜42。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜92为掩膜蚀刻隧道氧化膜38，去除快闪存储器单元(Flash Cell)形成区域以外的隧道氧化膜38(图13B)。
接着，例如通过抛光去除光致抗蚀剂膜92。
接着在例如850℃的温度下进行热氧化，在活性区域上形成膜厚13nm的硅氧化膜94。
接着通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域和高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt)形成区域而露出其他区域的光致抗蚀剂膜96。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜96为掩膜蚀刻硅氧化膜94，去除中电压晶体管(N-MV、P-MV)形成区域和低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的硅氧化膜94(图14A)。
接着，例如通过抛光去除光致抗蚀剂膜96。
此外，上述的图14A所示的工序，在不混装快闪存储器的半导体装置中不使用掩膜而去除在元件分离膜12形成后形成的膜厚10nm的作为牺牲氧化膜的硅氧化膜24。
接着在例如850℃的温度下进行热氧化，在中电压晶体管(N-MV、P-MV)形成区域和低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LVHigh Vt)形成区域的活性区域上形成膜厚4.5nm的硅氧化膜98。该热氧化工序中，也增加硅氧化膜94的膜厚。
接着，通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域和高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt)形成区域以及中电压晶体管(N-MV、P-MV)形成区域而露出低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的光致抗蚀剂膜100。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜100为掩膜蚀刻硅氧化膜98，去除低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LVLow Vt、P-LV High Vt)形成区域的硅氧化膜98(图14B)。
接着，例如通过抛光去除光致抗蚀剂膜100。
接着在例如850℃的温度下进行热氧化，在低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的活性区域上形成膜厚2.2nm的硅氧化膜构成的栅绝缘膜102。该热氧化工序中，也增加硅氧化膜94、98的膜厚，高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV LowVt、P-HV High Vt)形成区域中形成合计膜厚16nm的栅绝缘膜104，中电压晶体管(N-MV、P-MV)形成区域中形成合计膜厚5.5nm的栅绝缘膜106(图15A)。
通过实施图14A到图15A所示的工序，不混装快闪存储器的半导体装置中，在图14A所示工序中去除硅氧化膜24时、在图14B所示的工序中去除硅氧化膜98时都蚀刻元件分离膜22。考虑设定的蚀刻量为应蚀刻膜厚的1.5倍、通过高密度等离子体CVD形成的硅氧化膜为热氧化膜的1.5倍的蚀刻率，则随着硅氧化膜24、98的去除，蚀刻的元件分离膜的量(STI凹进量)约为33nm。
另一方面，混装快闪存储器的半导体装置中，在图8B所示工序中去除硅氧化膜24时、在图13B所示的工序中去除硅氧化膜94时、在图14B所示的工序中去除硅氧化膜98时都蚀刻元件分离膜22。因此随着硅氧化膜24、94、98、隧道氧化膜38的去除，蚀刻的元件分离膜的量(STI凹进量)约为84nm。
从而，元件分离膜22在低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域中，活性区域上端部的曲率半径为10～30nm、STI凹进量约为30nm，在快闪存储器单元(Flash Cell)形成区域中活性区域上端部的曲率半径为40～60nm、STI凹进量约为80nm，快闪存储器单元(Flash Cell)形成区域的活性区域上的曲率半径和STI凹进量形成得比低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV HighVt)形成区域大(图5D、图6D)。
接着，通过CVD法生长例如膜厚180nm的多晶硅膜108。
接着，通过等离子体CVD法在多晶硅膜108上生长例如膜厚30nm的硅氮化膜110。此外，硅氮化膜110在构图下层的多晶硅膜108时兼有防反射和蚀刻掩膜的作用，同时在后述的快闪存储器单元的栅电极的侧面氧化时也起到保护逻辑部分的栅电极的作用。
接着，通过光刻和干蚀刻构图快闪存储器单元(Flash Cell)形成区域的硅氮化膜110、多晶硅膜108、ONO膜42以及浮动栅40，形成由多晶硅膜108构成的快闪存储器单元(Flash Cell)的栅电极112等(图15B)。
接着，将快闪存储器单元(Flash Cell)的栅电极112的侧面热氧化约10nm左右，进行源/漏区域114的离子注入。
接着再次将栅电极112的侧面热氧化约10nm左右。
随后，通过例如热CVD法层叠硅氮化膜后，回蚀刻该硅氮化膜和硅氮化膜110，在栅电极112的侧壁部分形成由硅氮化膜构成的侧壁绝缘膜116。
接着，通过光刻和干蚀刻构图高电压晶体管(N-HV Low Vt、N-HV HighVt、P-HV Low Vt、P-HV High Vt)形成区域、中电压晶体管(N-MV、P-MV)形成区域以及低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的多晶硅膜108，形成由多晶硅膜108构成的栅电极118(图16A)。
上述图15B和图16A所示的工序，在不混装快闪存储器的半导体装置中，仅进行中电压晶体管(N-MV、P-MV)形成区域以及低电压晶体管(N-LV LowVt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的硅氮化膜110和多晶硅膜108的构图。
接着通过光刻形成露出p沟道低电压晶体管(P-LV Low Vt、P-LV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜120。
随后，以光致抗蚀剂膜120为掩膜进行离子注入，形成p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV LowVt)的源/漏区域的外延区122(图16B)。外延区122通过从相对于基板法线倾斜28度的4方向上在例如加速能量0.5keV、掺杂量3.6×1014cm-2的条件下离子注入硼离子、以及在加速能量80keV、掺杂量各6.5×1012cm-2的条件下离子注入砷离子而形成，可得到带凹处(ポケツト)的外延区。
接着，例如通过抛光去除光致抗蚀剂膜120。
接着通过光刻形成露出n沟道低电压晶体管(N-LV Low Vt、N-LV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜124。
随后，以光致抗蚀剂膜124为掩膜进行离子注入，形成n沟道低电压·高阈值晶体管(N-LV High Vt)和n沟道低电压·低阈值晶体管(N-LV LowVt)的源/漏区域的外延区126(图17A)。外延区126通过从相对于基板法线倾斜28度的4方向上在例如加速能量3keV、掺杂量1.1×1015cm-2的条件下离子注入砷离子、在加速能量35keV、掺杂量各9.5×1012cm-2的条件下离子注入氟化硼(BF2+)离子而形成，可得到带凹处的外延区。
接着，例如通过抛光去除光致抗蚀剂膜124。
接着通过光刻形成露出p沟道中电压晶体管(P-MV)形成区域而覆盖其他区域的光致抗蚀剂膜128。
随后，以光致抗蚀剂膜128为掩膜进行离子注入，形成p沟道中电压晶体管(P-MV)的源/漏区域的外延区130(图17B)。外延区130通过在例如加速能量10keV、掺杂量7×1013cm-2的条件下离子注入氟化硼(BF2+)离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜128。
接着通过光刻形成露出n沟道中电压晶体管(N-MV)形成区域而覆盖其他区域的光致抗蚀剂膜132。
随后，以光致抗蚀剂膜132为掩膜进行离子注入，形成n沟道中电压晶体管(N-MV)的源/漏区域的外延区134(图18A)。外延区134通过在例如加速能量10keV、掺杂量2×1013cm-2的条件下离子注入砷离子、在例如加速能量10keV、掺杂量3×1013cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜132。
接着通过光刻形成露出p沟道高电压晶体管(P-HV Low Vt、P-HV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜136。
随后，以光致抗蚀剂膜136为掩膜进行离子注入，形成p沟道高电压·低阈值晶体管(P-HV Low Vt)和p沟道高电压·高阈值晶体管(P-HV HighVt)的源/漏区域的外延区138(图18B)。外延区138通过在例如加速能量80keV、掺杂量4.5×1013cm-2的条件下离子注入氟化硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜136。
接着通过光刻形成露出n沟道高电压晶体管(N-HV Low Vt、N-HV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜140。
随后，以光致抗蚀剂膜140为掩膜进行离子注入，形成n沟道高电压·低阈值晶体管(N-HV Low Vt)和n沟道高电压·高阈值晶体管(N-HV HighVt)的源/漏区域的外延区142(图19A)。外延区142通过在例如加速能量35keV、掺杂量4×1013cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜140。
上述图18B和图19A所示的工序是混装快闪存储器的半导体装置特有的工序，在不混装快闪存储器的半导体装置中省略该工序。
接着通过例如热CVD法层叠硅氧化膜后，回蚀刻该硅氧化膜，在栅电极86、92的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜144。
接着，通过光刻形成露出快闪存储器单元(Flash cell)形成区域和n沟道晶体管(N-HV Low Vt、N-HV High Vt、N-MV、N-LV High Vt、N-LV LowVt)形成区域而覆盖其他区域的光致抗蚀剂膜146。
接着，以光致抗蚀剂膜146为掩膜进行离子注入，形成快闪存储器单元(Flash cell)和n沟道晶体管(N-HV Low Vt、N-HV High Vt、N-MV、N-LVHigh Vt、N-LV Low Vt)的源/漏区域148(图19B)。同时，通过该离子注入，快闪存储器单元(Flash cell)的栅电极112和n沟道晶体管(N-HV LowVt、N-HV High Vt、N-MV、N-LV High Vt、N-LV Low Vt)的栅电极118按n型掺杂。源/漏区域148通过在例如加速能量10keV、掺杂量6×1015cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜146。
接着通过光刻形成露出p沟道晶体管(P-HV Low Vt、P-HV High Vt、P-MV、P-LV High Vt、P-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜150。
随后，以光致抗蚀剂膜150为掩膜进行离子注入，形成p沟道晶体管(P-HV Low Vt、P-HV High Vt、P-MV、P-LV High Vt、P-LV Low Vt)的源/漏区域152(图20A)。同时，通过该离子注入，p沟道晶体管(P-HV LowVt、P-HV High Vt、P-MV、P-LV High Vt、P-LV Low Vt)的栅电极118按p型掺杂。源/漏区域152通过在例如加速能量5keV、掺杂量4×1015cm-2的条件下离子注入硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜150。
接着，通过公知的硅化工艺，将栅电极112、118上和源/漏区域148、152上硅化。
这样，在硅基板10上完成位于混装快闪存储器的半导体装置的11种晶体管和位于不混装快闪存储器的半导体装置的6种晶体管。
接着，在形成晶体管等的硅基板10上生长绝缘膜154后，形成接触孔156、电极插头158、布线160等，直到完成第一层金属布线层。(图20B)。
接着，反复进行绝缘膜的生长、布线等的形成，在绝缘膜154上形成规定层数的多层布线层162。
随后，在多层布线层162上生长绝缘膜164后，形成接触孔166、电极插头168、布线170、垫片电极172等，直到完成最上层金属布线层。
接着在形成布线层170、垫片电极172等的绝缘膜164上形成钝化膜174，完成半导体装置(图21)。
这样，根据本实施例，考虑不混装快闪存储器的半导体装置和混装快闪存储器的半导体装置的STI凹进量的差分，根据该差分，分别控制不混装快闪存储器的半导体装置和混装快闪存储器的半导体装置的活性区域上端部的曲率半径，从而使STI凹进量的增加产生的逆窄沟道效果和活性层上端部的曲率半径增加导致的窄沟道效果相抵消，从而不混装快闪存储器的半导体装置中包含的逻辑晶体管和混装快闪存储器的半导体装置中包含的逻辑晶体管都采用公共的一个设计宏。
由此，可优先开发不混装快闪存储器的工艺技术。并且，通过增加活性区域上端部的曲率半径，可提高快闪存储器的隧道绝缘膜的可靠性。通过许可凹进量的增大，可容易追加形成隧道氧化膜和高电压晶体管的栅绝缘膜。
第二实施例在说明本发明的第二实施例和第三实施例前，关于使用1.2V动作的低电压晶体管作为构成主逻辑电路的晶体管、使用2.5V动作的中电压晶体管作为构成输入输出电路的晶体管、使用5V动作的高电压晶体管作为构成非易失性存储器控制电路的晶体管的非易失性存储器混装逻辑半导体装置的制造方法，说明2个本申请的发明人知道的一般方法。
首先，使用图22到图24说明半导体装置的第一制造方法。图22到图24是表示半导体装置的第一制造方法的工序截面图。
首先，通过通常的方法，在硅基板600内形成元件分离膜602、在快闪存储器单元形成区域和n沟道高电压晶体管形成区域形成的n型阱604、在n型阱604内的快闪存储器单元形成区域形成的p型阱606、在n型阱604内的n沟道高电压晶体管形成区域形成的p型阱608、在n沟道中电压晶体管形成区域形成的p型阱610、在p沟道低电压晶体管形成区域形成的n型阱612等(图22A)。
接着，通过通常方法分别形成隧道绝缘膜614、浮动栅616和ONO构成的介电体膜618后，露出高电压晶体管形成区域、中电压晶体管形成区域、低电压晶体管形成区域的硅基板600(图22B)。
接着，通过热氧化法生长例如膜厚13nm的硅氧化膜620(图23A)。
接着，通过光刻和蚀刻构图硅氧化膜620，露出中电压晶体管形成区域、低电压晶体管形成区域的硅基板600(图23B)。此时，硅氧化膜620的蚀刻中使用的光致抗蚀剂膜622的掩膜数据通过偏移应保护的快闪存储器单元形成区域的数据和高电压晶体管形成区域的活性区域的数据来作成。
接着，通过热氧化法生长例如4.5nm的硅氧化膜624。
接着，通过光刻和蚀刻构图硅氧化膜624，露出低电压晶体管形成区域的硅基板600(图24A)。此时，硅氧化膜624的蚀刻中使用的光致抗蚀剂膜626的掩膜数据通过偏移应保护的快闪存储器单元形成区域的数据、高电压晶体管形成区域的活性区域的数据和中电压晶体管形成区域的活性区域的数据来作成。
接着，通过热氧化法生长例如膜厚2nm的硅氧化膜。由此，在高电压晶体管形成区域形成膜厚16.5nm的硅氧化膜构成的栅绝缘膜628、在中电压晶体管形成区域形成膜厚5.5nm的硅氧化膜构成的栅绝缘膜630、在低电压晶体管形成区域形成由膜厚2nm的硅氧化膜构成的栅绝缘膜632。
接着，层叠多晶硅膜后，构图该多晶硅膜，形成由多晶硅膜构成的栅电极634等(图24B)。
上述第一制造方法中，根据应保护的活性区域的数据作成栅绝缘膜形成区域的开口掩膜，但也可根据应露出的活性区域的数据作成。
接着使用图25说明根据应露出的活性区域的数据作成栅绝缘膜形成区域的开口掩膜的半导体装置的第二制造方法。图25是表示半导体装置的第二制造方法的工序截面图。
首先与图22A到图23B所示的第一制造方法同样，在高电压晶体管形成区域形成硅氧化膜620后，露出中电压晶体管形成区域和低电压晶体管形成区域的硅基板(图25A)。此时，硅氧化膜620的蚀刻中使用的光致抗蚀剂膜622的掩膜数据通过偏移应露出的中电压晶体管形成区域的活性区域的数据和低电压晶体管形成区域的活性区域的数据来作成。
接着，通过热氧化法生长例如4.5nm的硅氧化膜624。
接着，通过光刻和蚀刻构图硅氧化膜624，露出低电压晶体管形成区域的硅基板(图25B)。此时，硅氧化膜624的蚀刻中使用的光致抗蚀剂膜626的掩膜数据通过偏移应露出的低电压晶体管形成区域的活性区域的数据来作成。
接着，与第一制造方法同样，通过热氧化法生长例如膜厚2nm的硅氧化膜，形成膜厚16.5nm的栅绝缘膜628、膜厚5.5nm的栅绝缘膜630、膜厚2nm的栅绝缘膜632。
上述第一制造方法中，从应保护的活性区域的数据作成光致抗蚀剂622的掩膜数据，因此高电压区域宽的元件分离区域的一部分不由光致抗蚀剂622覆盖而露出来。因此，该区域的元件分离膜602在硅氧化膜620蚀刻时其一部分被蚀刻掉。同样，该区域的元件分离膜602在硅氧化膜624蚀刻时一部分也被蚀刻掉。
因此，高电压晶体管形成区域的元件分离膜602的厚度通过2次硅氧化膜的蚀刻处理而变薄了。具体说，硅氧化膜620的蚀刻中，为完全蚀刻去15nm的热氧化膜，要实施相当于热氧化膜20nm的蚀刻，硅氧化膜624的蚀刻中，为完全蚀刻去5nm的热氧化膜，要实施相当于热氧化膜10nm的蚀刻。考虑构成元件分离膜602的CVD氧化膜的蚀刻速度是热氧化膜的约1.2倍左右，近40nm的元件分离膜602被蚀刻掉。在0.13微米技术中，STI深度为300nm左右，产生10％强的元件分离膜减少，不能忽视高电压动作区域的元件分离寄生MOS晶体管的阈值电压降低和泄漏电流增大。如果加深STI可解决该问题，但主逻辑电路部的STI宽高比增加了，难以埋入绝缘物。使主逻辑电路部的STI变浅并加深高电压电路部的STI也可解决该问题，但制造工序增加了。
上述第二制造方法中，由于根据应开口的活性区域的数据作成光致抗蚀剂膜622、626，因此，不会产生第一制造方法中观察到的元件分离膜602的薄化问题。但是，此时，尤其是暴露于2次的蚀刻的低电压活性区域和元件分离区域之间的凹部却成为问题。
即，图25A所示的工序中，活性区域和元件分离膜602之间产生台阶(参考图26A)。而且，图25B所示的工序中，光致抗蚀剂膜622和光致抗蚀剂膜626之间产生位置偏差时，元件分离膜602上产生分段的台阶(参考图26B)。因此，活性区域和元件分离膜602之间形成具有多个台阶的凹部(参考图26C)。这样的凹部会产生栅多晶硅的蚀刻残渣。低电压区域需要形成最细微的图案，即便稍有残渣都会使相邻栅电极之间短路，有可能会降低成品率。
下面的2个实施例说明防止高电压动作部的元件分离膜的减少的同时、防止上述的元件分离区域的台阶导致的残渣产生的结构及其制造方法。
接着使用图27到图45说明本发明的第二实施例的半导体装置及其制造方法。
图27是表示本实施例的半导体装置的结构的芯片概念图，图28是表示本实施例的半导体装置使用的11种晶体管的示意截面图，图29是表示本实施例的半导体装置的结构的示意截面图，图30到图45是表示本实施例的半导体装置的制造方法的工序截面图。
如图27所示，本实施例的半导体装置300是混装快闪存储器的逻辑半导体装置，具有主逻辑电路部302、输入输出电路部304、快闪存储器单元部306、快闪存储器单元控制电路部308。输入输出电路部304具有PMOS部304P和NMOS部304N。快闪存储器单元控制电路部308具有PMOS部308P和NMOS部308N。
如图28所示，本实施例的半导体装置包括在n型阱490中的p型阱478内形成的快闪存储器单元(Flash Cell)、n沟道高电压·低阈值晶体管(N-HV Low Vt)和n沟道高电压·高阈值晶体管(N-HV High Vt)、n型阱480内形成的p沟道高电压·低阈值晶体管(P-HV Low Vt)和p沟道高电压·高阈值晶体管(P-HV High Vt)、p型阱482内形成的n沟道中电压晶体管(N-MV)、n型阱484内形成的p沟道中电压晶体管(P-MV)、p型阱486内形成的n沟道低电压·高阈值晶体管(N-HV High Vt)和n沟道低电压·低阈值晶体管(N-HV Low Vt)、n型阱488内形成的p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LVLow Vt)。
快闪存储器单元(Flash Cell)是层叠栅结构的快闪EPROM，将规定的信息作为电荷储存在浮动栅上。隧道氧化膜的膜厚对应电荷保持特性和氧化膜寿命等而独立确定。
n沟道高电压·低阈值晶体管(N-HV Low Vt)、n沟道高电压·高阈值晶体管(N-HV High Vt)、p沟道高电压·低阈值晶体管(P-HV Low Vt)、p沟道高电压·高阈值晶体管(P-HV High Vt)是构成快闪存储器单元控制电路部308的晶体管，为快闪存储器单元读出时施加5V、写入删除时施加10V弱的电压的高电压晶体管。快闪存储器单元控制电路部308需要这样大的电压，因此栅绝缘膜也变厚。
n沟道中电压晶体管(N-MV)和p沟道中电压晶体管(P-MV)是构成输入输出电路部304的晶体管，是2.5V动作或3.3V动作等的晶体管。2.5V动作晶体管和3.3V动作晶体管在栅绝缘膜厚度、阈值电压控制条件、LDD条件方面彼此不同，但不需要同时装载二者，一般仅装载其中的任何一个。
n沟道低电压·高阈值晶体管(N-LV High Vt)、n沟道低电压·低阈值晶体管(N-LV Low Vt)、p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV Low Vt)是构成主逻辑电路部302的晶体管。这些晶体管中为提高主逻辑电路部302的性能而使用极薄栅绝缘膜。
这样，本实施例的半导体装置中，除隧道栅绝缘膜外，需要形成膜厚不同的3种栅绝缘膜。因此，低电压晶体管形成区域在栅绝缘膜的形成过程中2次暴露于蚀刻工序，该工序中元件分离膜被蚀刻。中电压晶体管形成区域在栅绝缘膜的形成过程中1次暴露于蚀刻工序，该工序中元件分离膜被蚀刻。
本实施例的半导体装置通过这些蚀刻形成的元件分离膜上的台阶形成在对应低电压动作阱端部和中电压动作阱端部的元件分离膜的区域上是主要特征。下面说明本实施例的半导体装置的上述特征。
图29A是假定与低电压晶体管形成区域相邻地设置包含快闪存储器单元的高电压晶体管形成区域和中电压晶体管形成区域的情况下的示意截面图。如图29A所示，在高电压晶体管形成区域形成的n型阱480和在低电压晶体管形成区域形成的p型阱486彼此间隔开，n型阱480和p型阱486之间的硅基板410上形成元件分离膜422。在低电压晶体管形成区域形成的n型阱488和中电压晶体管形成区域形成的p型阱482彼此间隔开，在n型阱488和p型阱482之间的硅基板410上形成元件分离膜422。
图29B是扩大表示n型阱480和p型阱486之间的区域的示意截面图。如图29B所示，元件分离膜422的表面上，在对应p型阱486的端部的区域存在在栅绝缘膜形成过程中的2次蚀刻工序中形成的阶段状台阶412。与活性区域相邻的元件分离膜422的端部形成的凹处414是通过STI法在形成元件分离膜422时形成的，不是在栅绝缘膜的形成过程中形成的。
图29C是扩大表示n型阱488和p型阱482之间的区域的示意截面图。如图29C所示，在元件分离膜422的表面上，在对应n型阱488的端部的区域存在在栅绝缘膜形成过程中的2次蚀刻工序中形成的阶段状台阶412。与p型阱482的端部对应的区域中形成栅绝缘膜形成过程的1次蚀刻工序中形成的台阶416。在与活性区域相邻的元件分离膜422的端部形成的凹处414是通过STI法形成元件分离膜422时形成的，不是在栅绝缘膜的形成过程中形成的。
台阶412在低电压晶体管形成区域的对应CMOS阱(p型阱486、n型阱488)的端部(周边部)的元件分离膜422上形成，但此外的区域的元件分离膜422上不形成。同样，台阶416在中电压晶体管形成区域的对应CMOS阱(p型阱482、n型阱484)的端部(周边部)的元件分离膜422上形成，但此外的区域的元件分离膜422上不形成。在快闪存储器单元形成区域和高电压晶体管形成区域上不形成台阶412、416。
本实施例的半导体装置的该特征是由于栅绝缘膜形成过程中使用的蚀刻掩膜的图案根据低电压动作阱(p型阱486、n型阱488)和中电压动作阱(p型阱482、n型阱484)的数据生成所造成的。根据这些阱的数据生成蚀刻掩膜的图案的结果是形成高电压晶体管的区域的元件分离膜上不形成台阶。并且，高电压动作阱(p型阱478、n型阱480、490)内的全部部分的元件分离膜的厚度与低电压动作阱内和中电压动作阱内的元件分离膜422的厚度相比更厚。通过这种结构，高电压动作区域内的全部元件分离寄生晶体管的阈值电压可保持很高。
本实施例的半导体装置中，与上述第二制造方法同样，在元件分离膜422的表面上形成台阶412、416。但是，形成台阶412、416的区域是对应阱端部的元件分离膜422的区域，假定与活性区域端部离开一定距离。因此，元件分离膜422表面上即便形成台阶412、416引起的凹部，由于该凹部的间隔足够宽，因此上层所形成的多晶硅膜可不残余残渣、而容易地进行构图。
但是，如果凹部间隔窄，则与上述第二半导体装置的制造方法同样，残渣产生。因此，希望进行数据检查、根据需要进行数据的校正，以使得活性区域和阱端的间隔为一定以上。活性区域和阱端的间隔最好设定为大于等于台阶的10倍左右，本实施例中设定为大于等于约400nm左右。
此外，如上所述，台阶412、416形成在低电压晶体管形成区域的与CMOS阱(p型阱486、n型阱488)的端部(周边部)对应的元件分离膜422上，但此外的区域的元件分离膜422上不形成。因此，主逻辑电路部302内部不会伴随着栅绝缘膜的形成而产生台阶，可防止产生多晶硅膜的残渣。因此，可致密填充配置多晶硅布线，也可应对元件的细微化。
接着使用图30到图45说明本实施例的半导体装置的制造方法。图30到图44是表示半导体装置整体的制造方法的工序截面图，图45是明确掩膜图案、活性区域、阱等的位置关系的部分工序截面图。
首先，在硅基板410上通过STI(浅沟道隔离Shallow Trench Isolation)法形成划定活性区域的元件分离膜422(图30A)。首先，通过热氧化法生长例如膜厚10nm的硅氧化膜。接着，例如通过CVD法生长例如膜厚100nm的硅氮化膜。随后，通过光刻和干蚀刻顺序蚀刻硅氮化膜、硅氧化膜和硅基板410，在硅基板410上形成例如深度为300nm的槽。接着，热氧化硅基板410，在槽的里面形成硅氧化膜。接着，通过例如高密度等离子体CVD法，生长例如膜厚550nm的硅氧化膜。随后，通过CMP法平坦化硅氧化膜，直到硅氮化膜露出，形成埋入到槽中的、由硅氧化膜构成的元件分离膜422。
图30A中，由元件分离膜422划定的活性区域从左侧开始顺序表示快闪存储器单元(Flash cell)形成区域、n沟道高电压·低阈值晶体管(N-HV LowVt)形成区域、n沟道高电压·高阈值晶体管(N-HV High Vt)形成区域、p沟道高电压·低阈值晶体管(P-HV Low Vt)形成区域、p沟道高电压·高阈值晶体管(P-HV High Vt)形成区域、n沟道中电压晶体管(N-MV)形成区域、p沟道中电压晶体管(P-MV)形成区域、n沟道低电压·高阈值晶体管(N-LV High Vt)形成区域、n沟道低电压·低阈值晶体管(N-LV Low Vt)形成区域、p沟道低电压·高阈值晶体管(P-LV High Vt)形成区域、p沟道低电压·低阈值晶体管(P-LV Low Vt)形成区域。
接着，去除在形成元件分离膜422时使用的硅氮化膜和硅氧化膜后，热氧化硅基板410，生长例如膜厚10nm的作为牺牲氧化膜的硅氧化膜424。
接着，通过光刻形成露出快闪存储器单元(Flash cell)形成区域和n沟道高电压晶体管(N-HV High Vt、P-HV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜426。
接着，以光致抗蚀剂膜426为掩膜进行离子注入，在快闪存储器单元(Flash cell)形成区域和在n沟道高电压晶体管(N-HV High Vt、P-HV LowVt)形成区域形成n型埋入杂质层428(图30B)。n型埋入杂质层428通过例如在加速能量2MeV、掺杂量2×1013cm-2的条件下离子注入磷(P+)离子而形成。
随后，例如通过抛光去除光致抗蚀剂膜426。
接着，通过光刻形成露出快闪存储器单元(Flash cell)形成区域、n沟道中电压晶体管(N-MV)形成区域、n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜430。
随后，以光致抗蚀剂膜430为掩膜进行离子注入，在快闪存储器单元(Flash cell)形成区域、n沟道中电压晶体管(N-MV)形成区域、n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域形成p型阱用杂质层432、434(图31A)。p型阱用杂质层432通过例如在加速能量400keV、掺杂量1.5×1013cm-2的条件下离子注入硼(B+)离子而形成。p型阱用杂质层434通过例如在加速能量100keV、掺杂量2×1012cm-2的条件下离子注入硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜430。
接着，通过光刻形成露出n沟道高电压·高阈值晶体管(N-HV High Vt)形成区域、n沟道中电压晶体管(N-MV)形成区域和n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜436。
接着，以光致抗蚀剂膜436为掩膜进行离子注入，在n沟道高电压·高阈值晶体管(N-HV High Vt)形成区域、n沟道中电压晶体管(N-MV)形成区域、n沟道低电压晶体管(N-LV High Vt、N-LV Low Vt)形成区域形成p型阱用杂质层438、440(图31B)。p型阱用杂质层438通过例如在加速能量400keV、掺杂量1.4×1013cm-2的条件下离子注入硼离子而形成。p型阱用杂质层440通过例如在加速能量100keV、掺杂量6×1012cm-2的条件下离子注入硼离子而形成。
随后，例如通过抛光去除光致抗蚀剂膜436。
接着，通过光刻形成露出p沟道高电压晶体管(P-HV Low Vt、P-HV HighVt)形成区域、p沟道中电压晶体管(P-MV)形成区域、p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜442。
随后，以光致抗蚀剂膜442为掩膜进行离子注入，在p沟道高电压晶体管(P-HV Low Vt、P-HV High Vt)形成区域、p沟道中电压晶体管(P-MV)形成区域、p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域形成n型阱用杂质层444(图32A)。n型阱用杂质层444通过例如在加速能量600keV、掺杂量3×1013cm-2的条件下离子注入磷离子而形成。通过该条件可得到阈值电压约为-0.2V的p沟道高电压·低阈值晶体管(P-HV Low Vt)。
接着，例如通过抛光去除光致抗蚀剂膜442。
接着通过光刻形成露出p沟道高电压·高阈值晶体管(P-HV High Vt)形成区域、p沟道中电压晶体管(P-MV)形成区域、p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜446。
随后，以光致抗蚀剂膜446为掩膜进行离子注入，在p沟道高电压·高阈值晶体管(P-HV High Vt)形成区域形成阈值电压控制用杂质层448、在p沟道中电压晶体管(P-MV)形成区域和p沟道低电压晶体管(P-LV High Vt、P-LV Low Vt)形成区域形成沟道停止层450(图32B)。阈值电压控制用杂质层448和沟道停止层450通过例如在加速能量240keV、掺杂量5×1012cm-2的条件下离子注入磷离子而形成。通过该条件，可得到阈值电压约为-0.6V的p沟道高电压·高阈值晶体管(P-HV High Vt)。
接着，例如通过抛光去除光致抗蚀剂膜446。
接着通过光刻形成露出快闪存储器单元(Flash Cell)形成区域而覆盖其他区域的光致抗蚀剂膜452。
随后，以光致抗蚀剂膜452为掩膜进行离子注入，在快闪存储器单元(Flash Cell)形成区域形成阈值电压控制用杂质层454(图33A)。阈值电压控制用杂质层454通过例如在加速能量40keV、掺杂量6×1013cm-2的条件下离子注入硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜452。
接着，通过氟酸水溶液去除作为牺牲氧化膜的硅氧化膜424(图33B)。
接着在例如900～1050℃的温度下进行30分钟的热氧化，在活性区域上形成膜厚10nm的隧道氧化膜456。
接着，通过例如CVD法在隧道氧化膜456上生长例如膜厚90nm的多晶硅膜。
接着，通过光刻和干蚀刻构图多晶硅膜，在快闪存储器单元(Flash cell)形成区域形成由多晶硅膜构成的浮动栅极458。
接着，形成浮动栅极458的隧道氧化膜456上通过例如CVD法生长例如膜厚5nm的硅氧化膜和例如膜厚10nm的硅氮化膜后，在950℃下将硅氮化膜表面热氧化90分钟，生长膜厚30nm左右的硅氧化膜。从而，形成硅氧化膜/硅氮化膜/硅氧化膜结构的ONO膜460(图34A)。
接着，通过光刻形成露出n沟道中电压晶体管(N-MV)形成区域而覆盖其他区域的光致抗蚀剂膜462。
接着，以光致抗蚀剂膜462为掩膜进行离子注入，在n沟道中电压晶体管(N-MV)形成区域形成阈值电压控制用杂质层464(图34B)。阈值电压控制用杂质层464通过例如在加速能量30keV、掺杂量5×1012cm-2的条件下离子注入硼离子而形成，得到约+0.3～+0.4V的阈值电压。
随后，例如通过抛光去除光致抗蚀剂膜462。
接着，通过光刻形成露出p沟道中电压晶体管(P-MV)形成区域而覆盖其他区域的光致抗蚀剂膜466。
随后，以光致抗蚀剂膜466为掩膜进行离子注入，在p沟道中电压晶体管(P-MV)形成区域形成阈值电压控制用杂质层468(图35A)。阈值电压控制用杂质层468通过例如在加速能量150keV、掺杂量3×1012cm-2的条件下离子注入砷(As+)离子而形成，得到约-0.3～-0.4V的阈值电压。
随后，例如通过抛光去除光致抗蚀剂膜466。
接着通过光刻形成露出n沟道低电压·高阈值晶体管(N-LV High Vt)形成区域而覆盖其他区域的光致抗蚀剂膜470。
接着，以光致抗蚀剂膜470为掩膜进行离子注入，在n沟道低电压·高阈值晶体管(N-LV High Vt)形成区域形成阈值电压控制用杂质层472(图35B)。阈值电压控制用杂质层472通过例如在加速能量10keV、掺杂量5×1012cm-2的条件下离子注入硼离子而形成，得到约+0.2V的阈值电压。
随后，例如通过抛光去除光致抗蚀剂膜470。
接着通过光刻形成露出p沟道低电压·高阈值晶体管(P-LV High Vt)形成区域而覆盖其他区域的光致抗蚀剂膜474。
随后，以光致抗蚀剂膜474为掩膜进行离子注入，在p沟道低电压·高阈值晶体管(P-LV High Vt)形成区域形成阈值电压控制用杂质层476(图33B)。阈值电压控制用杂质层476通过例如在加速能量100keV、掺杂量5×1012cm-2的条件下离子注入砷离子而形成，可得到约-0.2V的阈值电压。
接着，例如通过抛光去除光致抗蚀剂膜474。
这样形成在快闪存储器单元(Flash Cell)形成区域和n沟道高电压晶体管(N-HV Low Vt、N-HV High Vt)形成区域的、包含p型阱用杂质层432、434、438、440和阈值电压控制用杂质层454的p型阱478；在p沟道高电压晶体管(P-HV Low Vt、P-HV High Vt)形成区域形成的、包含n型阱用杂质层444、448的n型阱480；在n沟道中电压晶体管(N-MV)形成区域形成的、包含p型阱用杂质层434、440的p型阱482；在p沟道中电压晶体管(P-MV)形成区域形成的、包含n型阱用杂质层444、沟道停止层450和阈值电压控制用杂质层468的n型阱484；在n沟道低电压晶体管(N-LV HighVt、N-LV Low Vt)形成区域形成的、包含p型阱用杂质层432、434、438、440和阈值电压控制用杂质层472的p型阱486；在p沟道低电压晶体管(P-LVHigh Vt、P-LV Low Vt)形成区域形成的、包含n型阱用杂质层444、沟道停止层450和阈值电压控制用杂质层476的n型阱488。n型阱480与n型埋入杂质层428一起用作包围p型阱478的n型阱490。即，p型阱478是形成在n型阱490内的双重阱(参考图36A)。
接着，通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域而露出其他区域的光致抗蚀剂膜492。
随后，通过干蚀刻以光致抗蚀剂膜492为掩膜蚀刻ONO膜460，去除快闪存储器单元(Flash Cell)形成区域以外的ONO膜460。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜492为掩膜蚀刻隧道氧化膜456，去除快闪存储器单元(Flash Cell)形成区域以外的隧道氧化膜456(图36B、图45A)。
接着，例如通过抛光去除光致抗蚀剂膜492。
接着在例如850℃的温度下进行热氧化，在活性区域上形成膜厚13nm的硅氧化膜494。
接着通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域和高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt)形成区域而露出其他区域的光致抗蚀剂膜496。
这里，光致抗蚀剂膜496的图案如图45B所示，以低电压动作阱(p型阱486、n型阱488)和中电压动作阱(p型阱482、n型阱484)的数据为基础而作成的，原样保持该阱形成掩膜数据、或将其偏移到一定值，例如单侧增大1微米左右来使用。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜496为掩膜蚀刻硅氧化膜494，去除中电压晶体管(N-MV、P-MV)形成区域和低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域以外的硅氧化膜494(图37A)。
在该蚀刻工序中，元件分离膜422也被蚀刻，但光致抗蚀剂膜496的端部仅位于对应低电压动作阱(p型阱486、n型阱488)和中电压动作阱(p型阱482、n型阱484)的端部的元件分离膜422上，台阶412、416仅形成在该区域(参考图29A、图29C)。
接着，例如通过抛光去除光致抗蚀剂膜496。
接着在例如850℃的温度下进行热氧化，在中电压晶体管(N-MV、P-MV)形成区域和低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LVHigh Vt)形成区域的活性区域上形成膜厚4.5nm的硅氧化膜498。该热氧化工序中，也增加硅氧化膜494的膜厚。
接着，通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域、高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt)形成区域以及中电压晶体管(N-MV、P-MV)形成区域而露出低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的光致抗蚀剂膜500。
这里，光致抗蚀剂膜500的图案如图45C所示，以低电压动作阱(p型阱486、n型阱488)的数据为基础而作成，原样保持该阱形成掩膜数据、或将其偏移一定值、例如单侧增大1微米左右来使用。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜500为掩膜蚀刻硅氧化膜498，去除低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LVLow Vt、P-LV High Vt)形成区域的硅氧化膜498(图37B)。
在该蚀刻工序中，元件分离膜422也被蚀刻，但光致抗蚀剂膜500的端部仅位于对应低电压动作阱(p型阱486、n型阱488)的端部的元件分离膜422上，台阶412仅形成在该区域(参考图29B、图29C)。
接着，例如通过抛光去除光致抗蚀剂膜500。
接着在例如850℃的温度下进行热氧化，在低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的活性区域上形成膜厚2.2nm的硅氧化膜构成的栅绝缘膜502。该热氧化工序中，也增加硅氧化膜494、498的膜厚，高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV LowVt、P-HV High Vt)形成区域中形成合计膜厚16nm的栅绝缘膜504，中电压晶体管(N-MV、P-MV)形成区域中形成合计膜厚5.5nm的栅绝缘膜506(图38A)。
接着，通过CVD法生长例如膜厚180nm的多晶硅膜508。
接着，通过等离子体CVD法在多晶硅膜508上生长例如膜厚30nm的硅氮化膜510。此外，硅氮化膜510在构图下层的多晶硅膜508时兼有防反射和蚀刻掩膜的作用，同时在后述的快闪存储器单元的栅电极侧面氧化时也起到保护逻辑部分的栅电极的作用。
接着，通过光刻和干蚀刻构图快闪存储器单元(Flash Cell)形成区域的硅氮化膜510、多晶硅膜508、ONO膜60以及浮动栅58，形成多晶硅膜508构成的快闪存储器单元(Flash Cell)的栅电极512等(图38B)。
接着，将快闪存储器单元(Flash Cell)的栅电极512的侧面热氧化约10mn左右，进行源/漏区域514的离子注入。
接着再次将栅电极512的侧面热氧化约10nm左右。
随后，通过例如热CVD法层叠硅氮化膜后，回蚀刻该硅氮化膜和硅氮化膜510，在栅电极512的侧壁部分形成由硅氮化膜构成的侧壁绝缘膜516。
接着，通过光刻和干蚀刻构图高电压晶体管(N-HV Low Vt、N-HV HighVt、P-HV Low Vt、P-HV High Vt)形成区域、中电压晶体管(N-MV、P-MV)形成区域以及低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的多晶硅膜508，形成由多晶硅膜508构成的栅电极518(图39A)。
此时，在对应低电压动作阱(p型阱486、n型阱488)和中电压动作阱(p型阱482、n型阱484)的端部的元件分离膜422上形成在栅绝缘膜502、504、506的形成过程中产生的台阶412、416(参考图45B、图45C)，但阱端部和活性区域端部充分间隔开，凹部间隔充分宽。因此可防止多晶硅膜508作为残渣残留在凹部中。
接着通过光刻形成露出p沟道低电压晶体管(P-LV Low Vt、P-LV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜520。
随后，以光致抗蚀剂膜520为掩膜进行离子注入，形成p沟道低电压·高阈值晶体管(P-LV High Vt)和p沟道低电压·低阈值晶体管(P-LV LowVt)的源/漏区域的外延区522(图39B)。外延区522通过从相对于基板法线倾斜28度的4方向上在例如加速能量0.5keV、掺杂量3.6×1014cm-2的条件下离子注入硼离子、在加速能量80keV、掺杂量各6.5×1012cm-2的条件下离子注入砷离子而形成，可得到带凹处的外延区。
接着，例如通过抛光去除光致抗蚀剂膜520。
接着通过光刻形成露出n沟道低电压晶体管(N-LV Low Vt、N-LV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜524。
随后，以光致抗蚀剂膜524为掩膜进行离子注入，形成n沟道低电压·高阈值晶体管(N-LV High Vt)和n沟道低电压·低阈值晶体管(N-LV LowVt)的源/漏区域的外延区526(图40A)。外延区526通过从相对于基板法线倾斜28度的4方向上在例如加速能量3keV、掺杂量1.1×1015cm-2的条件下离子注入砷离子、在加速能量35keV、掺杂量各9.5×1012cm-2的条件下离子注入氟化硼(BF2+)离子而形成，可得到带凹处的外延区。
接着，例如通过抛光去除光致抗蚀剂膜524。
接着通过光刻形成露出p沟道中电压晶体管(P-MV)形成区域而覆盖其他区域的光致抗蚀剂膜528。
随后，以光致抗蚀剂膜528为掩膜进行离子注入，形成p沟道中电压晶体管(P-MV)的源/漏区域的外延区530(图40B)。外延区530通过在例如加速能量10keV、掺杂量7×1013cm-2的条件下离子注入氟化硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜528。
接着通过光刻形成露出n沟道中电压晶体管(N-MV)形成区域而覆盖其他区域的光致抗蚀剂膜532。
随后，以光致抗蚀剂膜532为掩膜进行离子注入，形成n沟道中电压晶体管(N-MV)的源/漏区域的外延区534(图41A)。外延区534通过在例如加速能量10keV、掺杂量2×1013cm-2的条件下离子注入砷离子、在例如加速能量10keV、掺杂量3×1013cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜532。
接着通过光刻形成露出p沟道高电压晶体管(P-HV Low Vt、P-HV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜536。
随后，以光致抗蚀剂膜536为掩膜进行离子注入，形成p沟道高电压·低阈值晶体管(P-HV Low Vt)和p沟道高电压·高阈值晶体管(P-HV HighVt)的源/漏区域的外延区538(图41B)。外延区538通过在例如加速能量80keV、掺杂量4.5×1013cm-2的条件下离子注入氟化硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜536。
接着通过光刻形成露出n沟道高电压晶体管(N-HV Low Vt、N-HV HighVt)形成区域而覆盖其他区域的光致抗蚀剂膜540。
随后，以光致抗蚀剂膜540为掩膜进行离子注入，形成n沟道高电压·低阈值晶体管(N-HV Low Vt)和n沟道高电压·高阈值晶体管(N-HV HighVt)的源/漏区域的外延区542(图42A)。外延区542通过在例如加速能量35keV、掺杂量4×1013cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜540。
接着通过例如热CVD法层叠硅氧化膜后，回蚀刻该硅氧化膜，在栅电极112、118的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜544。
接着，通过光刻形成露出快闪存储器单元(Flash cell)形成区域和n沟道晶体管(N-HV Low Vt、N-HV High Vt、N-MV、N-LV High Vt、N-LV LowVt)形成区域而覆盖其他区域的光致抗蚀剂膜546。
接着，以光致抗蚀剂膜546为掩膜进行离子注入，形成快闪存储器单元(Flash cell)和n沟道晶体管(N-HV Low Vt、N-HV High Vt、N-MV、N-LVHigh Vt、N-LV Low Vt)的源/漏区域548(图42B)。同时，通过该离子注入，快闪存储器单元(Flash cell)的栅电极512和n沟道晶体管(N-HV LowVt、N-HV High Vt、N-MV、N-LV High Vt、N-LV Low Vt)的栅电极518按n型掺杂。源/漏区域548例如通过在例如加速能量10keV、掺杂量6×1015cm-2的条件下离子注入磷离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜546。
接着通过光刻形成露出p沟道晶体管(P-HV Low Vt、P-HV High Vt、P-MV、P-LV High Vt、P-LV Low Vt)形成区域而覆盖其他区域的光致抗蚀剂膜550。
随后，以光致抗蚀剂膜550为掩膜进行离子注入，形成p沟道晶体管(P-HV Low Vt、P-HV High Vt、P-MV、P-LV High Vt、P-LV Low Vt)的源/漏区域552(图43A)。同时，通过该离子注入，p沟道晶体管(P-HV LowVt、P-HV High Vt、P-MV、P-LV High Vt、P-LV Low Vt)的栅电极518按p型掺杂。源/漏区域552例如通过在例如加速能量5keV、掺杂量4×1015cm-2的条件下离子注入硼离子而形成。
接着，例如通过抛光去除光致抗蚀剂膜550。
接着，通过公知的硅化工艺硅化栅电极512、518上和源/漏区域548、552上。
这样，在硅基板410上完成位于混装快闪存储器的半导体装置的11种晶体管和位于不混装快闪存储器的半导体装置的6种晶体管。
接着，形成晶体管等的硅基板410上生长绝缘膜554后，形成接触孔556、电极插头558、布线560等，直到完成第一层金属布线层(图43B)。
接着，反复进行绝缘膜的生长、布线等的形成，在绝缘膜554上形成规定层数的多层布线层562。
随后，在多层布线层562上生长绝缘膜564后，形成接触孔566、电极插头568、布线570、垫片电极572等，直到完成最上层金属布线层。
接着在形成布线层570、垫片电极572等的绝缘膜564上形成钝化膜574，完成半导体装置(图44)。
这样，根据本实施例，形成不同膜厚的栅绝缘膜时，根据低电压动作阱和中电压动作阱的掩膜数据形成选择地去除低电压晶体管形成区域和中电压晶体管形成区域的绝缘膜的掩膜，根据低电压动作阱的掩膜数据形成选择地去除低电压晶体管形成区域的绝缘膜的掩膜，因此高电压晶体管形成区域的活性区域和元件分离膜可由掩膜确实保护。从而，即便元件分离区域宽度大的情况下，也不会产生高电压晶体管形成区域的元件分离膜变薄的不妥情况，由此，即便基板上全部元件分离膜同时形成时，也可将高电压区域的元件分离膜保持厚、将场寄生晶体管的阈值电压保持高。由于同时形成元件分离膜，因此制造成本不增加。
在形成不同膜厚的栅绝缘膜的过程中在元件分离膜上形成的台阶，形成在对应阱周边部的部位上，因此与活性区域端部充分隔离开。因此，元件分离膜和活性区域间不产生细微凹部，防止元件分离膜上的凹部中产生残渣。
在形成不同膜厚的栅绝缘膜的过程中使用的蚀刻掩膜根据阱的掩膜数据生成，因此不需要为了作成掩膜而准备新的数据。
第三实施例本发明的第三实施例的半导体装置及其制造方法使用图46和图47来说明。与图27到图45所示的第二实施例的半导体装置及其制造方法相同的构成要素附以相同符号并省略说明。
图46是表示本实施例的半导体装置的结构的示意截面图，图47是表示本实施例的半导体装置的制造方法的工序截面图。
首先，使用图46说明本实施例的半导体装置的结构。
本实施例的半导体装置是由11种晶体管构成的混装快闪存储器的逻辑半导体装置，基本构成与图27和图28所示的第二实施例的半导体装置相同。
本实施例的半导体装置中也与第二实施例的半导体装置同样，除隧道栅绝缘膜外，还需要形成膜厚不同的3种栅绝缘膜。因此，低电压晶体管形成区域在栅绝缘膜形成过程中2次暴露于蚀刻工序，该工序中元件分离膜被蚀刻。中电压晶体管形成区域在栅绝缘膜的形成过程中1次暴露于蚀刻工序，该工序中元件分离膜被蚀刻。
本实施例的半导体装置将通过这些蚀刻形成的元件分离膜上台阶形成在对应高电压动作阱端部和中电压动作阱的元件分离膜的区域上是主要特征。下面说明本实施例的半导体装置的上述特征。
图46A是假定与低电压晶体管形成区域相邻地设置包含快闪存储器单元的高电压晶体管形成区域和中电压晶体管形成区域的情况下的示意截面图。如图46A所示，在高电压晶体管形成区域形成的n型阱480和低电压晶体管形成区域形成的p型阱486彼此间隔开，n型阱480和p型阱486之间的硅基板410上形成元件分离膜422。在低电压晶体管形成区域形成的n型阱488和中电压晶体管形成区域中形成的p型阱482彼此间隔开，在n型阱488和p型阱482之间的硅基板410上形成元件分离膜422。
图46B是扩大表示n型阱480和p型阱486之间的区域的示意截面图。如图46B所示，在元件分离膜422的表面上，在对应n型阱480的端部的区域形成有在栅绝缘膜形成过程中的2次蚀刻工序中形成的阶段状台阶412。在与活性区域相邻的元件分离膜422的端部形成的凹处414是通过STI法形成元件分离膜422时形成的，不是在栅绝缘膜的形成过程中形成的。
图46C是扩大表示n型阱488和p型阱482之间的区域的示意截面图。如图29C所示，在元件分离膜422的表面上，在对应p型阱482的端部的区域形成有在栅绝缘膜形成过程中的1次蚀刻工序中形成的阶段状台阶416。与活性区域相邻的元件分离膜422的端部上形成的凹处414是通过STI法形成元件分离膜422时形成的，不是在栅绝缘膜的形成过程中形成的。
台阶412在高电压晶体管形成区域的对应CMOS阱(p型阱478、n型阱480、490)的端部(周边部)的元件分离膜422上形成，但此外的区域的元件分离膜422上不形成。同样，台阶416在中电压晶体管形成区域的对应CMOS阱(p型阱482、n型阱484)的端部(周边部)的元件分离膜422上形成，但此外的区域的元件分离膜422上不形成。在低电压晶体管形成区域上不形成台阶412、416。
本实施例的半导体装置的该特征是由于栅绝缘膜形成过程中使用的蚀刻掩膜的图案根据高电压动作阱(p型阱478、n型阱480、490)和中电压动作阱(p型阱482、n型阱484)的数据生成所造成的。根据这些阱的数据生成蚀刻掩膜的图案的结果是，形成高电压晶体管的区域的元件分离膜上不形成台阶。并且，高电压动作阱内的全部部分的元件分离膜的厚度与低电压动作阱(p型阱486、n型阱488)内和中电压动作阱内的元件分离膜422的厚度相比更厚。通过这种结构，高电压动作区域内的全部元件分离寄生晶体管的阈值电压可保持很高。
本实施例的半导体装置中，与上述第二制造方法同样，元件分离膜422的表面上形成台阶412、416。但是，形成台阶412、416的区域是对应高电压动作阱或中电压动作阱的阱端部的元件分离膜422的区域，台阶412、416引起的凹处在元件分离膜422上有很宽区域(参考图46B、图46C)。因此，元件分离膜422表面上即便形成台阶412、416引起的凹部，由于该凹部的间隔足够宽，因此上层形成的多晶硅膜可不残余残渣地容易地进行构图。
此外，如上所述，台阶412、416形成在高电压动作阱或中电压动作阱的与阱端部对应的元件分离膜422上，但此外的区域的元件分离膜422上不形成。因此，主逻辑电路部302内部不会伴随栅绝缘膜的形成而产生台阶，可防止产生多晶硅膜的残渣。因此，可致密填充配置多晶硅布线，可应对元件的细微化。
使用图47说明本实施例的半导体装置的制造方法。本实施例的半导体装置的制造方法除图37A和图45B所示的工序的光致抗蚀剂膜496的掩膜图案、以及图37B和图45C所示的工序的光致抗蚀剂膜500的掩膜图案不同外，与第二实施例的半导体装置的制造方法相同。
首先，与图30A到图36B所示的第二实施例的半导体装置的制造方法相同，形成p型阱478、482、486、n型阱480、484、488、490、浮动栅458、ONO膜460等后，去除快闪存储器单元(Flash vell)形成区域以外的ONO膜460和隧道绝缘膜456。
接着在例如850℃的温度下进行热氧化，在活性区域上形成膜厚13nm的硅氧化膜494。
接着通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域和高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt)形成区域而露出其他区域的光致抗蚀剂膜496。
这里，光致抗蚀剂膜496的图案如图47A所示，是以高电压动作阱(p型阱478、n型阱480、490)的数据为基础而作成的，原样保持该阱形成掩膜数据的反转数据或将反转数据偏移一定值，例如单侧增大1微米左右来使用。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜496为掩膜蚀刻硅氧化膜494，去除中电压晶体管(N-MV、P-MV)形成区域和低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LV High Vt)形成区域的硅氧化膜494(参考图37A)。
该蚀刻工序中，元件分离膜422也被蚀刻，但光致抗蚀剂膜496的端部仅位于对应高电压动作阱(p型阱478、n型阱480、490)的端部的元件分离膜422上，台阶412仅形成在该区域(参考图46B)。
接着，例如通过抛光去除光致抗蚀剂膜496。
接着在例如850℃的温度下进行热氧化，在中电压晶体管(N-MV、P-MV)形成区域和低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LV Low Vt、P-LVHigh Vt)形成区域的活性区域上形成膜厚4.5nm的硅氧化膜498。该热氧化工序中，也增加硅氧化膜494的膜厚。
接着，通过光刻形成覆盖快闪存储器单元(Flash Cell)形成区域和高电压晶体管(N-HV Low Vt、N-HV High Vt、P-HV Low Vt、P-HV High Vt)形成区域以及中电压晶体管(N-MV、P-MV)形成区域而露出低电压晶体管(N-LV Low Vt、N-LV High Vt、P-L Low Vt、P-LV High Vt)形成区域的光致抗蚀剂膜500。
这里，光致抗蚀剂膜500的图案如图47B所示，以高电压动作阱(p型阱478、n型阱480、490)和中电压动作阱(p型阱482、n型阱484)的数据为基础作成，原样保持该阱形成掩膜数据的反转数据或将反转数据偏移一定值，例如单侧增大1微米左右来使用。
接着，通过例如使用氟酸水溶液的湿蚀刻，以光致抗蚀剂膜500为掩膜蚀刻硅氧化膜498，去除低电压晶体管(N-LV Low Vt、N-LV High Vt、P-LVLow Vt、P-LV High Vt)形成区域的硅氧化膜498(图37B)。
该蚀刻工序中，元件分离膜422也被蚀刻，但光致抗蚀剂膜500的端部仅位于对应高电压动作阱(p型阱478、n型阱480、490)和中电压动作阱(p型阱482、n型阱484)的端部的元件分离膜422上，台阶412、416仅形成在该区域(参考图46B、图46C)。
接着，例如通过抛光去除光致抗蚀剂膜500。
之后，与图38A到图44所示的第二实施例的半导体装置的制造方法同样，完成半导体装置。
这样，根据本实施例，形成不同膜厚的栅绝缘膜时，根据高电压动作阱的掩膜数据的反转数据形成选择地去除低电压晶体管形成区域和中电压晶体管形成区域的绝缘膜的掩膜，根据高电压动作阱的掩膜数据的反转数据和中电压动作阱的掩膜数据的反转数据形成选择地去除低电压晶体管形成区域的绝缘膜的掩膜，因此高电压晶体管形成区域的活性区域和元件分离膜可由掩膜确实保护。从而，即便元件分离区域宽度大的情况下，也不会产生高电压晶体管形成区域的元件分离膜变薄的不妥情况，这样，即便基板上全部元件分离膜同时形成时也可将高电压区域的元件分离膜保持厚、将场寄生晶体管的阈值电压保持高。由于能够同时形成元件分离膜，因此制造成本也不增加。
在形成不同膜厚的栅绝缘膜的过程中在元件分离膜上形成的台阶形成在对应阱周边部的部位上，因此与活性区域端部充分隔离开。因此，元件分离膜和活性区域间不产生细微凹部，能够防止元件分离膜上的凹部中产生残渣。
在形成不同膜厚的栅绝缘膜的过程中使用的蚀刻掩膜根据阱的掩膜数据生成，因此不需要为了作成掩膜而准备新的数据。
变形实施例本发明不限于上述实施例，可有种种变形。
例如，上述第一实施例中，以不混装快闪存储器的FPGA和混装快闪存储器的FPGA为例进行了说明，但不限定于FPGA。本发明在包含不混装快闪存储器的半导体装置和混装快闪存储器的半导体装置的半导体装置组中，在两个半导体装置的逻辑晶体管相同性很重要的半导体装置组中能够广泛适用。
此外，活性区域上端部的曲率半径、STI凹进量不限定于上述实施例所记载的值，可对应快闪存储器单元的特性、栅绝缘膜的种类和膜厚等适当设定。
此外，上述第二和第三实施例中，以混装快闪存储器的FPGA为例说明了本发明的半导体装置及其制造方法，但可适用本发明的半导体装置不限定于FPGA。本发明可广泛应用于具有膜厚不同的多种栅绝缘膜的半导体装置中。
此外，上述第一实施例中，不混装快闪存储器的半导体装置由6种晶体管构成，第一到第三实施例中，混装快闪存储器的半导体装置由11种晶体管构成，但晶体管数目不限定于此。半导体装置上装载的晶体管的种类可对应用途增减。作成的电路也可进行种种选择。
权利要求
1.一种半导体装置组，包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一设计宏具有在第一半导体基板上形成的第一活性区域和第一元件分离区域，上述第二设计宏具有在第二半导体基板上形成的第二活性区域和第二元件分离区域，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。
2.如权利要求1所述的半导体装置组，其特征在于，上述第一活性区域的上述曲率半径大于上述第二活性区域的上述曲率半径，从而抵消随着上述第一活性区域的上述表面与上述第一元件分离区域的上述表面的高度差、和上述第二活性区域的上述表面与上述第二元件分离区域的上述表面的高度差的不同而产生的元件特性的不同。
3.如权利要求2所述的半导体装置组，其特征在于，上述元件特性是晶体管的阈值电压的沟道宽度依赖性。
4.如权利要求1至3中任一项所述的半导体装置组，其特征在于，上述第一元件分离区域具有在上述第一半导体基板上形成的槽和在上述槽中埋入的绝缘物，上述第二元件分离区域具有在上述第二半导体基板上形成的槽和在上述槽中埋入的绝缘物。
5.如权利要求1至4中任一项所述的半导体装置组，其特征在于，上述第一半导体装置是包含上述非易失性存储器的场可编程栅阵列，上述第二半导体装置是不包含非易失性存储器的场可编程栅阵列。
6.如权利要求1至5中任一项所述的半导体装置组，其特征在于，上述第一设计宏和上述第二设计宏构成主逻辑电路部。
7.一种半导体装置，包括具有在半导体基板上形成的第一活性区域和第一元件分离区域的第一设计宏与非易失性存储器，其特征在于，与包含第二设计宏、不包含非易失性存储器的另外的半导体装置一起构成半导体装置组，该第二设计宏具有在另外的半导体基板上形成的第二活性区域和第二元件分离区域，并与上述第一设计宏具有相同性，上述第一活性区域的截面上端部的曲率半径大于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差大于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。
8.一种半导体装置，包括具有在半导体基板上形成的第一活性区域和第一元件分离区域的第一设计宏，不包括非易失性存储器，其特征在于，与包含第二设计宏和非易失性存储器的另外的半导体装置一起构成半导体装置组，该第二设计宏具有在另外的半导体基板上形成的第二活性区域和第二元件分离区域，并与上述第一设计宏具有相同性，上述第一活性区域的截面上端部的曲率半径小于上述第二活性区域的截面上端部的曲率半径，上述第一活性区域的表面与上述第一元件分离区域的表面的高度差小于上述第二活性区域的表面与上述第二元件分离区域的表面的高度差。
9.一种半导体装置组的制造方法，该半导体装置组包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与上述第一设计宏具有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，其特征在于，上述第一半导体装置通过具有下面工序的半导体装置的制造方法而制造在第一半导体基板上形成第一槽的工序；氧化处理上述第一半导体基板而使上述第一槽上端部圆滑的工序；在上述第一槽内埋入第一绝缘物的工序；去除上述第一槽内所埋入的上述第一绝缘物的一部分而在表面上形成第一沉入区域的工序，上述第二半导体装置通过具有下面工序的半导体装置的制造方法而制造在第二半导体基板上形成第二槽的工序；氧化处理上述第二半导体基板而使上述第二槽上端部圆滑的工序；在上述第二槽内埋入第二绝缘物的工序；去除上述第二槽内所埋入的上述第二绝缘物的一部分而在表面上形成第二沉入区域的工序，在使上述第一槽的上述上端部圆滑的工序和使上述第二槽的上述上端部圆滑的工序中，上述第一槽的上述上端部的曲率半径大于上述第二槽的上述上端部的曲率半径，在形成上述第一沉入区域的工序和形成上述第二沉入区域的工序中，上述第一沉入区域的沉入量大于上述第二沉入区域的沉入量。
10.如权利要求9所述的半导体装置组的制造方法，其特征在于，上述第一槽的上述曲率半径大于上述第二槽的上述曲率半径，从而抵消随着上述第一沉入区域的上述埋入量和上述第二沉入区域的上述沉入量的不同而产生的元件特性的不同。
11.如权利要求10所述的半导体装置组的制造方法，其特征在于，上述元件特性是晶体管的阈值电压的沟道宽度依赖性。
12.如权利要求9至11中任一项所述的半导体装置组的制造方法，其特征在于，使上述第一槽的上端部圆滑的工序的氧化温度高于使上述第二槽的上端部圆滑的工序的氧化温度。
13.一种半导体装置，其特征在于，具有在半导体基板的第一区域上形成的第一阱；在上述半导体基板的第二区域上形成的第二阱；元件分离膜，划定上述半导体基板的上述第一区域的活性区域和上述第二区域的活性区域，对应上述第一阱的周边部而具有第一台阶；在上述第一区域的上述活性区域上形成的第一栅绝缘膜；在上述第二区域的上述活性区域上形成的、比上述第一栅绝缘膜厚的第二栅绝缘膜。
14.一种半导体装置，其特征在于，具有在半导体基板的第一区域上形成的第一阱；在上述半导体基板的第二区域上形成的第二阱；元件分离膜，划定上述半导体基板的上述第一区域的活性区域和上述第二区域的活性区域，对应上述第二阱的周边部而具有第一台阶；在上述第一区域的上述活性区域上形成的第一栅绝缘膜；在上述第二区域的上述活性区域上形成的、比上述第一栅绝缘膜厚的第二栅绝缘膜。
15.如权利要求13或14所述的半导体装置，其特征在于，还具有在上述半导体基板的第三区域上形成的第三阱，上述元件分离膜划定上述半导体基板的上述第三区域的活性区域，对应上述第三阱的周边部还具有比上述第一台阶低的第二台阶，还具有在上述第三区域的上述活性区域上形成的、比上述第一栅绝缘膜厚、比上述第二栅绝缘膜薄的第三栅绝缘膜。
16.如权利要求13至15中任一项所述的半导体装置，其特征在于，上述第一到第三阱的每一个是包含n型阱和p型阱的CMOS阱。
17.如权利要求13至16中任一项所述的半导体装置，其特征在于，上述元件分离膜在上述元件分离膜和上述活性区域的边界部分上具有凹处。
18.一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域上形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域上形成第二阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于上述第一掩膜数据的第三掩膜而去除在上述第一区域上形成的上述第一绝缘膜的工序；通过在上述半导体基板上和在上述第一绝缘膜上生长第二绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜的工序。
19.如权利要求18所述的半导体装置的制造方法，其特征在于，在去除上述第一绝缘膜的工序中，使用以在上述第一掩膜数据中加上了规定的偏移量的掩膜数据为基础而形成的上述第三掩膜。
20.一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域形成第二阱的工序；使用基于第三掩膜数据的第三掩膜而在上述半导体基板的第三区域形成第三阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于上述第一掩膜数据和上述第二掩膜数据的第四掩膜去除在上述第一区域和上述第二区域形成的上述第一绝缘膜的工序；在上述半导体基板上和在上述第一绝缘膜上生长第二绝缘膜的工序；使用基于上述第一掩膜数据的第五掩膜去除在上述第一区域上形成的上述第二绝缘膜的工序；通过在上述半导体基板上、上述第一绝缘膜上和上述第二绝缘膜上生长第三绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜、在上述第三区域形成比上述第二栅绝缘膜厚的第三绝缘膜的工序。
21.如权利要求20所述的半导体装置的制造方法，其特征在于，在去除上述第一绝缘膜的工序中，使用以在上述第一掩膜数据中加上了规定的偏移量的掩膜数据和在上述第二掩膜数据中加上了规定的偏移量的掩膜数据为基础而形成的上述第四掩膜。
22.如权利要求20或21所述的半导体装置的制造方法，其特征在于，在去除上述第二绝缘膜的工序中，使用以在上述第一掩膜数据中加上了规定的偏移量的掩膜数据为基础而形成的上述第五掩膜。
23.一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域形成第二阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于反转了上述第二掩膜数据而得到的第三掩膜数据的第三掩膜去除在上述第二区域以外的区域形成的上述第一绝缘膜的工序；通过在上述半导体基板上和在上述第一绝缘膜上生长第二绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜的工序。
24.如权利要求23所述的半导体装置的制造方法，其特征在于，在去除上述第一绝缘膜的工序中，使用以在上述第三掩膜数据中加上了规定的偏移量的掩膜数据为基础而形成的上述第三掩膜。
25.一种半导体装置的制造方法，其特征在于，包括使用基于第一掩膜数据的第一掩膜而在半导体基板的第一区域形成第一阱的工序；使用基于第二掩膜数据的第二掩膜而在上述半导体基板的第二区域形成第二阱的工序；使用基于第三掩膜数据的第三掩膜而在上述半导体基板的第三区域形成第三阱的工序；在上述半导体基板上生长第一绝缘膜的工序；使用基于反转了上述第三掩膜数据而得到的第四掩膜数据的第四掩膜去除在上述第三区域以外的区域形成的上述第一绝缘膜的工序；在上述半导体基板上和在上述第一绝缘膜上生长第二绝缘膜的工序；使用基于反转了上述第四掩膜数据和上述第二掩膜数据而得到的第五掩膜数据的第五掩膜去除在上述第二区域和上述第三区域以外的区域形成的上述第二绝缘膜的工序；通过在上述半导体基板上、上述第一绝缘膜上和上述第二绝缘膜上生长第三绝缘膜而在上述第一区域形成第一栅绝缘膜、在上述第二区域形成比上述第一栅绝缘膜厚的第二栅绝缘膜、在上述第三区域形成比上述第二栅绝缘膜厚的第三绝缘膜的工序。
26.如权利要求25所述的半导体装置的制造方法，其特征在于，在去除上述第一绝缘膜的工序中，使用以在上述第四掩膜数据中加上了规定的偏移量的掩膜数据为基础而形成的上述第四掩膜。
27.如权利要求25或26所述的半导体装置的制造方法，其特征在于，在去除上述第二绝缘膜的工序中，使用以在上述第四掩膜数据中加上了规定的偏移量的掩膜数据和在上述第五掩膜数据中加上了规定的偏移量的掩膜数据为基础而形成的上述第五掩膜。
全文摘要
一种半导体装置组及其制造方法，能优先开发不混装非易失性存储器工艺技术，同时在不混装非易失性存储器的半导体装置和混装非易失性存储器的半导体装置间可使用公共设计宏。半导体装置组包括包含第一设计宏和非易失性存储器的第一半导体装置；包含与第一设计宏有相同性的第二设计宏、不包含非易失性存储器的第二半导体装置，第一设计宏有在第一半导体基板形成的第一活性区域和第一元件分离区域，第二设计宏有在第二半导体基板形成的第二活性区域和第二元件分离区域，第一活性区域截面上端部的曲率半径大于第二活性区域截面上端部的曲率半径，第一活性区域表面与第一元件分离区域表面的高差大于第二活性区域表面与第二元件分离区域表面的高差。
文档编号H01L29/76GK1610118SQ20041008617
公开日2005年4月27日 申请日期2004年10月22日 优先权日2003年10月24日
发明者江间泰示, 儿屿秀之, 姊崎彻, 中川进一 申请人:富士通株式会社