专利名称：半导体器件的制作方法
背景技术：
发明领域本发明涉及一种半导体器件。更具体地，本发明涉及一种具有低导通电阻和高耐压的横向半导体器件(横向晶体管)。
背景技术：
的说明传统上，已提出了具有进一步降低的导通电阻并同时维持高耐压的各种MOS晶体管(横向半导体器件)。例如，日本专利特开公开No.2002-43562公开了常规MOS晶体管的一个实例。
图8是常规MOS晶体管800(以下称半导体器件800)的一个例子的截面图。半导体器件800包括P型半导体衬底810、源电极807、漏电极805、栅绝缘膜814、栅极809和绝缘膜812。在P型半导体衬底810中，形成N型扩展漏区(extended region)802、N型高浓度漏区803、P型埋入区(buried region)804a和804b、抗击穿区808、N型源区801和P型衬底接触区(substrate contact region)806。
P型半导体衬底810中，N型源区801和P型衬底接触区806彼此相邻形成。在N型源区801与P型衬底接触区806之间的边界附近，N型源区801和P型衬底接触区806的上表面与源极807的下表面相接触。抗击穿区808具有比P型半导体衬底810更高的P型杂质浓度，并围绕N型源区801与P型衬底接触区806形成。
在扩展漏区802中形成N型高浓度漏区803。N型高浓度漏区803的上表面连接到漏极805的下表面。N型高浓度漏区803具有比扩展漏区802更高的N型杂质浓度。在P型半导体衬底810的上表面的未形成源极807与漏极805的区域上，覆盖有栅绝缘膜814和绝缘膜812。
经由栅绝缘膜814，在扩展漏区802和抗击穿区808之间的P型半导体衬底810的区上形成栅极809。当向栅极809施加预定值的电压时，在抗击穿区808和扩展漏区802之间的半导体衬底810的表面出现沟道区811。
形成于扩展漏区802中的P型埋入区804a与804b在图8中未示出的截面上连接到P型半导体衬底810。由此，P型埋入区804a与804b具有与P型半导体衬底810相同的参考电位。
当向漏极805施加高压且不向栅极809施加预定值栅极电压时(关断时间)，P型半导体衬底810与扩展漏区802被反向偏置，P型埋入区804a与804b和扩展漏区802被反向偏置。在这些区之间的边界产生耗尽层。在关断期间该耗尽层的产生使得半导体器件800可以承受高压。
当向漏极805施加高压且向栅极809施加预定栅极电压时(导通时间)，电流自漏极805流经N型高浓度漏区803、扩展漏区802、沟道区811、抗击穿区808和N型源区801到达源极807。扩展漏区802中，如图8中虚线所示，电流流经P型埋入区804a之上、P型埋入区804a与804b之间、以及P型埋入区804b之下。
可将位于P型埋入区804a之上、P型埋入区804a与804b之间以及P型埋入区804b之下的并联电流路径的整体的电阻来表示扩展漏区802的电阻值。当扩展漏区802的N型杂质浓度增加时，扩展漏区802的电阻值下降，导致源极807与漏极805之间的导通电阻下降。
如上所述，当具有P型埋入区804a与804b时，比不具有P型埋入区804a与804b时产生更大的耗尽层。由此，在半导体器件800中，在扩展漏区802的N型杂质浓度比未形成P型埋入区804a与804b时的浓度更高时，可维持高耐压。由此，半导体器件800中，与不具有任何P型埋入区的半导体器件相比，其导通电阻可被减小。
但是，由于以下原因，限制了常规半导体器件800的低导通电阻的程度。通过从P型半导体衬底810表面进行N型杂质离子的注入和热扩散，以形成扩展漏区802。由此，扩展漏区802的N型杂质浓度在其表面附近是所需的浓度，但是随着深度增加而浓度降低。由此，实际制造的半导体器件的导通电阻比理想半导体器件的导通电阻高，该理想半导体器件中整个扩展漏区802具有均匀的与其上部N型杂质浓度相等的N型杂质浓度。为了降低导通电阻，当通过增加注入的N型杂质量而在整个扩展漏区802中增加N型杂质浓度时，在关断时所产生的耗尽层的宽度变窄，因此不能维持高耐压。因此，在半导体器件800中，仅可将N型杂质浓度增加到可维持高耐压的程度，由此限制了低导通电阻的称度。
发明概述因此，本发明的目的是提供一种具有更低的导通电阻和维持高耐压的横向半导体器件(lateral semiconductor device)。
为达到上述目的，本发明具有如下特征。
本发明的第一方案是横向半导体器件，其包括第一导电型半导体衬底；在半导体衬底中形成的第二导电型源区；在半导体衬底中形成的第二导电型扩展漏区；在源区与漏区之间的半导体衬底上形成的栅极；在扩展漏区中形成的且具有比扩展漏区更高的第二导电型杂质浓度的漏区；在扩展漏区中在离扩展漏区表面的不同深度处形成的至少两个第一导电型埋入区；和在第一导电型埋入区之间形成的第二导电型埋入区。位于第二导电型埋入区内侧的第二导电型杂质浓度，比位于第一导电型埋入区与第二导电型埋入区之间的边界位置的第二导电型杂质浓度更高。
在基于第一方案的第二方案中，位于自扩展漏区表面的最浅位置形成的第二导电型埋入区的最高的第二导电型杂质浓度，比位于扩展漏区表面的第二导电型杂质浓度更高。
基于第一方案的第三方案中，以离子注入形成第一导电型埋入区。
基于第一方案的第四方案中，以离子注入形成第二导电型埋入区。
基于第一方案的第五方案中，将第二导电型埋入区电连接到半导体衬底。
基于第一方案的第六方案中，第一导电型埋入区与第二导电型埋入区具有基本相同的平面形状。
结合附图，通过对本发明的如下详细说明，本发明的以上或其它目的、特征、方案和优点将更为明显。
附图简介
图1是依照本发明的半导体器件的截面图；图2是图1所示的半导体器件的另一截面图；图3A至3C是解释图1所示半导体器件的制造方法的图；图4A至4C是图3C的后续图；图5示出了图1的G-G’面的杂质浓度分布；图6是当没有N型埋入区形成时的图1的G-G’面的杂质浓度分布图；图7是示出依照本发明的另一示例性半导体器件的截面图；图8是常规半导体器件的截面图。
优选实施例的说明图1是示出作为依照本发明的横向半导体器件的MOS晶体管100的截面图(以下称半导体器件100)。图1所示的半导体器件100包括P型半导体衬底110、源极107、漏极105、栅绝缘膜114、栅极109和绝缘膜112。在P型半导体衬底110中，形成扩展漏区102、N型高浓度漏区103、P型埋入区104a和104b、N型埋入区113、抗击穿区108、N型源区101和P型衬底接触区106。在扩展漏区102中形成N型高浓度漏区103、P型埋入区104a和104b和N型埋入区113。
P型半导体衬底110具有大约1×1014至3×1014cm-3的P型杂质浓度。在距离P型半导体衬底110表面3至15μm的深度形成扩展漏区102。扩展漏区102具有大约1×1015至大约7×1016cm-3的N型杂质浓度。
在距离P型半导体衬底110的表面1至10μm的深度，形成具有大约1到2μm厚度的P型埋入区104a和104b。P型埋入区104b形成得比P行埋入区104a更深。P型埋入区104a与104b具有大约1×1016至大约1×1017cm-3的P型杂质浓度。
在P型埋入区104a与104b之间形成N型埋入区113。N型埋入区113具有大约2×1015至大约1×1018cm-3的N型杂质浓度。N型埋入区113的N型杂质浓度自N型埋入区113与P型埋入区104a和104b之间的边界朝其内侧升高，其细节将在下面描述。N型埋入区113的最高N型杂质浓度比P型埋入区104a与104b的最高P型杂质浓度更高。
在P型半导体衬底110中，N型源区101和P型衬底接触区106彼此邻近地形成。在N型源区101与P型衬底接触区106之间的边界附近，N型源区101和P型衬底接触区106的上表面与源极107的下表面相接触。抗击穿区108具有比P型半导体衬底110更高的P型杂质浓度，且围绕N型源区101和P型衬底接触区106形成。
在扩展漏区102中形成N型高浓度漏区103。通过与漏极105的下表面相接触的漏区103的上表面，将N型高浓度漏区103电连接到漏极105。N型高浓度漏区103的N型杂质浓度比扩展漏区102的N型杂质浓度更高。在未形成有源极107和漏极105的P型半导体衬底110的表面的区域中，覆盖栅绝缘膜114和绝缘膜112。
在扩展漏区102与抗击穿区108之间的P型半导体衬底110的区域上，经由栅绝缘膜114，形成栅极109。当向栅极109施加预定的电压值时，在抗击穿区108和扩展漏区102之间的半导体衬底110的表面上出现沟道区111。
图2是与图1所示的截面不同的半导体器件100的截面图。如图2所示，P型埋入区104a和104b中的每一个的侧面的一部分与P型半导体110衬底相接触。由此，P型埋入区104a与104b电连接到P型半导体衬底110，由此具有与P型半导体衬底110相同的参考电位。应当注意到图2中N型埋入区113之所以也延伸到P型半导体衬底110的原因在于使用相同的抗蚀剂图案形成P型埋入区104a和104b以及N型埋入区113。
当向漏极105施加高压且不向栅极109施加预定栅极电压值时(关断时间)，P型半导体衬底110与扩展漏区102被反向偏置，P型埋入区104a与104b和扩展漏区102被反向偏置。在这些区之间的边界(结部分)产生耗尽层。在关断期间，由于在N型埋入区113和P型埋入区104a之间的边界产生的耗尽层、以及在N型埋入区113与P型埋入区104b之间的边界产生的耗尽层，N型埋入区113完全地耗尽。无电流流经耗尽层。因此，耗尽层的产生使得半导体器件100能具有高耐压。
当向漏极105施加高压且向栅极109施加预定栅极电压时(导通时间)，电流从漏极105流经N型高浓度漏区103、扩展漏区102、沟道区111、抗击穿区108和N型源区101到达源极107。在扩展漏区102中，如图1中的虚线所示的，电流流经P型埋入区104a之上、穿过N型埋入区113，流经P型埋入区104b之下。
可通过结合位于P型埋入区104a之上、穿过N型埋入区113以及P型埋入区104b之下的电流路径的并联电阻来表示扩展漏区102的电阻值。
接着，将参照图3A至3C来描述依照本发明的制造半导体器件的示例性方法。如图3A所示，将磷离子以150keV的加速能量、9.5×1012cm-2的剂量注入到P型半导体衬底110中。此后，在1200℃进行700分钟的热处理以热扩散注入的离子。结果，形成具有9μm深度的扩展漏区102。此外，注入大约几百keV的硼离子以形成抗击穿区108。
然后，如图3B所示，在P型半导体衬底110的表面上形成抗蚀剂图案300，然后以2.5MeV的加速能量、4.4×1012cm-2的剂量注入硼离子。结果，形成P型离子注入层304b。此后，如图3C所示，以3MeV的加速能量、8.0×1012cm-2的剂量注入磷离子以形成N型离子注入层313。选择加速能量，使得在所希望形成N型埋入区113的最高N型杂质浓度的位置形成N型离子注入层313。此外，如图4A所示，以750keV的加速能、3.7×1012cm-2的剂量注入硼离子以形成P型离子注入层304a。
接着，移去抗蚀剂图案300。此后，在1000℃进行20分钟的热处理，由此离子从P型离子注入层304a与304b和N型离子注入层313扩散以形成P型埋入区104a与104b以及N型埋入区113。
接着，如图4B所示，形成栅绝缘膜114，并在栅绝缘膜114的表面上形成由多晶硅制成的栅极109。此后，以大约50keV的能量注入砷离子以形成N型高浓度漏区103和N型源区101。此外，以大约50keV的能量注入硼离子以形成P型衬底接触区106。此后，在P型半导体衬底110的整个表面上形成绝缘膜112。然后，如图4C所示，在绝缘膜112中形成接触窗405和407。最后，分别在接触窗405和407中形成漏极105和源极107。由此，制成了本发明的半导体器件100。
图5示出了图1中的本发明的半导体器件G-G’面的N型杂质、P型杂质和组合载流子(combined carrier)的浓度分布的模拟结果。图5中，纵轴代表P型和N型杂质浓度(单位cm-3)，横轴表示距离扩展漏区102的表面的深度。图5中，N型杂质浓度、P型杂质浓度和组合载流子浓度分别以正方标记、菱形标记和三角形标记表示。
图5中，横轴下表示的区域A表示从扩展漏区102的表面到P型埋入区104a的上表面的区域。区域B表示从P型埋入区104a的上层到其下层(N型埋入区113的上表面)的区域。区域C表示从N型埋入区113的上表面到其下层(P型埋入区104b的上表面)的区域。区域D表示从P型埋入区104b的上表面到下表面的区域。区域E表示从P型埋入区104b的下表面到扩展漏区102的底面的区。此外，区域F表示扩展漏区102的底面以下的区域。
图6示出，如同图8中的半导体器件800一样，在扩展漏区102中没有N型埋入区形成时的N型杂质、P型杂质和组合载流子的模拟浓度分布结果。图6中，纵轴表示P型和N型杂质浓度(单位cm-3)，横轴表示距离扩展漏区102的表面的深度。图6中，N型杂质浓度、P型杂质浓度和组合载流子分别以正方标记、菱形标记和三角形标记表示。
图6中在横轴下面标示的区域A’至F’分别对应于图5中的A至F区。应注意的是，区域C’表示从上部P型埋入区的下表面到下部P型埋入区的上表面的区域。
接着，参照图5和6，通过将形成具有本发明中的N型杂质浓度分布特征的N型埋入区113时与未形成N型埋入区113时相比较，来描述本发明的半导体器件110的特征。
如图5中区域C所表示的，在本发明的半导体器件100中，N型埋入区113的N型杂质浓度从区域C和B之间的边界以及区域C和D之间的边界向区域C内侧逐渐地升高。在区域C的中部附近浓度达到最高。相反，如图6中所示，当未形成N型高浓度区时，N型杂质浓度从区域C’和B’之间的边界向区域C’和D’之间的边界逐渐地下降。
下面将说明其原因。本发明的半导体器件100具有上述分布，从而导通电阻可进一步减小，并同时维持高的耐压。在本发明的半导体器件100中，在N型埋入区113与P型埋入区104a和104b之间的边界附近，N型埋入区113的浓度低。当N型埋入区113与P型埋入区104a和104b之间的边界附近的N型埋入区113的N型杂质浓度低时，在关断期间自N型埋入区113的上部和下部表面产生的耗尽层的范围可被延长。为了确保高耐压，N型埋入区113必须具有能使出现在N型埋入区113的上表面和下表面的耗尽层重叠的厚度。当耗尽层的范围较长时，可增加N型埋入区113的厚度。当N型埋入区113的厚度增加时，N型埋入区113的体积增加，因此包含于N型埋入区113中的N型杂质量也增加。通过增加N型杂质量，可减小N型埋入区113的电阻值。由此，可减小本发明的半导体器件100的导通电阻。
尽管图5中所示的区域C和B之间的边界附近以及区域C和D之间的边界附近的N型杂质浓度低，但是将额外的N型杂质注入到N型埋入区113中。由此，比图6中所示的区域C’和B’之间的边界与区域C’和D’之间的边界附近的N型杂质浓度更高。因此，除非区域C的宽度比区域C’的宽度窄，否则耗尽层不能叠加。但是，本发明的半导体器件100中，N型埋入区113的N型杂质浓度很高，由此存在于P型埋入区104a的下表面与P型埋入区104b的上表面之间的区域中的N型杂质的量提高。
如上所述，在本发明的半导体器件100中，为了增加耗尽层的范围，N型埋入区113和P型埋入区104a与104b之间的边界附近的N型埋入区113的N型杂质浓度低。结果，可确保大厚度的N型埋入区。当N型埋入区具有大厚度时，可将N型埋入区113中具有高N型杂质浓度的区域的厚度做厚。此外，可将最高N型杂质浓度做高，由此可确保更大量的N型杂质。因此，通过提供具有如本发明的N型杂质浓度分布特性的N型埋入区113，半导体器件100的导通电阻可降低，同时维持高的耐压。
本发明的半导体器件100中，使用相同的抗蚀剂图案300来形成P型埋入区104a和104b以及N型埋入区113。因此，P型埋入区104a和104b以及N型埋入区113具有基本相同的平面形状。通过使用相同的抗蚀剂图案300以形成P型埋入区104a和104b以及N型埋入区113，可减小制造的步骤数，由此可以减少用于制造所需的时间并降低成本。
如上所述，当具有N型埋入区113时，与当不具有N型埋入区113时相比较，P型埋入区104a和104b的间隔可变窄。由此，可增加P型埋入区104b之下的扩展漏区102的空间。当该空间很大时，容易在扩展漏区102中提供大量埋层。图7示出半导体器件100a，其中在扩展漏区102中提供了三层P型埋入区104a、104b和104c，和两层N型埋入区113a和113b。通过增加N型埋入区层的数量，可进一步减小导通电阻。
此外，通过减小P型埋入区之间的间隔，可以在相对浅的位置形成下部P型埋入区。当在深的位置通过大量注入的离子形成埋入区时，就会发生注入缺陷。因此，希望将埋入区形成在浅的位置。
应当注意到N型埋入区113的N型杂质浓度分布不局限于图5的区域C中所示的分布。N型埋入区113的N型杂质浓度可以是其最高峰值位于除了N型埋入区113和P型埋入区104a与104b之间的边界之外的任何区域的分布。同时希望在自扩展漏区102的表面的最浅位置形成的N型埋入区113的N型杂质浓度的峰值比在扩展漏区102的表面得到的扩展漏区102的最高N型杂质浓度更高。还希望N型埋入区113的最高N型杂质浓度比形成于其附近的P型埋入区104a和104b的最高P型杂质浓度更高。
上述实施例中，如参考图2所述的，将P型埋入区104a和104b以及P型半导体衬底110相互电连接以具有相同的电位。或者，P型埋入区104a和104b可相对于P型半导体衬底110电浮接。在这种情况下，耗尽层的尺寸可能不稳定。因此，需要将P型埋入区104a和104b与P型半导体衬底110电连接。
上述实施例的半导体器件为NMOS器件，其在P型半导体衬底上形成N型漏区和N型源区。在PMOS器件中可得到相同的效果，其中在N型半导体衬底上形成P型漏区及P型源区。在PMOS器件中，在半导体衬底中形成的每一个区的导电类型与NMOS器件中的相反，在N型埋入区之间形成的P型埋入区的分布可依照本发明来定义。
本发明的半导体器件具有上述结构以同时达到低的导通电阻和高的耐压。因此，本发明的半导体器件对实际应用，例如功率半导体器件等是有用的。
当详细描述了发明，前面的说明在各方面是说明性的而不是限制性的。应当理解发生的众多其它修改和变动不脱离本发明的范围。
权利要求
1.一种横向半导体器件，包括第一导电型的半导体衬底；在所述半导体衬底中形成的第二导电型源区；在所述半导体衬底中形成的第二导电型扩展漏区；在所述源区和所述漏区之间的所述半导体衬底上形成的栅极；在所述扩展漏区中形成的漏区，具有比所述扩展漏区更高的第二导电型杂质浓度；在所述扩展漏区中在自扩展漏区的表面不同的深度的位置形成的至少两个第一导电型埋入区；和在所述第一导电型埋入区之间形成的第二导电型埋入区，其中第二导电型埋入区内的第二导电型杂质浓度比位于第一导电型埋入区与第二导电型埋入区之间边界位置的第二导电型杂质浓度更高。
2.如权利要求1的半导体器件，其中在自扩展漏区的表面的最浅位置形成的第二导电型埋入区的最高第二导电型杂质浓度比扩展漏区表面位置的第二导电型杂质浓度更高。
3.如权利要求1的半导体器件，其中通过离子注入形成第一导电型埋入区。
4.如权利要求1的半导体器件，其中通过离子注入形成第二导电型埋入区。
5.如权利要求1的半导体器件，其中所述第二导电型埋入区电连接到所述半导体衬底。
6.如权利要求1的半导体器件，其中第一导电型埋入区和第二导电型埋入区具有基本相同的平面形状。
全文摘要
在P型半导体衬底(110)中形成的扩展漏区(102)中，形成P型埋入区(104a和104b)。在所述P型埋入区(104a与104b)之间形成N型埋入区(113)。沿着G－G’平面在N型埋入区(113)和P型埋入区(104a与104b)之间的边界附近的N型埋入区(113)的N型杂质浓度低，且从所述边界至N型埋入区(113)的内侧所述浓度升高。
文档编号H01L29/10GK1627536SQ200410102119
公开日2005年6月15日 申请日期2004年12月13日 优先权日2003年12月12日
发明者竹花康宏, 宇野利彦 申请人:松下电器产业株式会社