专利名称：半导体装置的制造方法
技术领域：
本发明涉及半导体装置的制造方法，特别是涉及在同一半导体衬底上具有MOS晶体管及扩散电阻的半导体装置的制造方法。
背景技术：
近年来，作为在电视等图象接收机的电路中使用的半导体装置，可知有双极混载型IC。所谓双极混载型IC是例如MOS晶体管(在栅电极的侧壁形成侧壁隔垫而成)及扩散电阻层(掺杂低浓度杂质而成)与可由大电流驱动的双极晶体管一起形成在同一半导体衬底上的半导体装置。在此，使用上述扩散电阻层以例如在上述电路内产生必要压降等为目的。
其次，参照
可被使用于上述双极混载型IC中的现有例的半导体装置的制造方法。图8～图12是现有例的半导体装置制造方法的图示。另外，图8～图12中，在以形成于同一p型半导体衬底10上的双极晶体管(未图示)为主的各电子器件中，表示了形成一组MOS晶体管20及扩散电阻层30的区域的剖面图。
首先，如图8所示，在p型半导体衬底10上形成n型阱11，而后，在该n型阱11内，在形成后述的扩散电阻层30的区域周围利用例如LOCOS(Local Oxidation of Silicon)法形成元件分离层12。然后，在除元件分离层12以外的n型阱11的整个面上形成绝缘膜21(例如由氧化硅膜构成)。
其次，如图9所示，在栅极绝缘膜21的部分(邻接形成扩散电阻层30区域的位置)形成栅电极22。然后，在形成扩散电阻层30的区域上通过使用未图示掩膜的曝光及显影形成具有开口部40m这样的光致抗蚀剂层40。以该光致抗蚀剂层40为掩膜，对n型阱11掺杂低浓度的p型杂质(例如硼等)，形成p-型扩散层。
其次，如图10所示，除去光致抗蚀剂层40后，利用CVD法在整个面上形成CVD绝缘膜23(例如由氧化硅膜构成)。
然后，如图11所示，对CVD绝缘膜23进行各向异性蚀刻，在栅电极22的侧壁形成侧壁隔垫23s。
然后，如图12所示，通过未图示的掩膜有选择地掺杂高浓度p型杂质，形成MOS晶体管20的源极层24s及漏极层24d、及其用于形成扩散电阻层30的触点的触点形成用p+型层31。通过以上所示的制造方法，在同一p型半导体衬底10上形成MOS晶体管20(通过在栅电极22的侧壁形成侧壁隔垫23s而形成)及扩散电阻层30。
另外，关联的技术文献如下。
专利文献1特许第3143366号公报但是，在现有例的半导体装置的制造方法中，在各向异性蚀刻CVD绝缘膜23而形成侧壁隔垫23s的工序中，由于过量蚀刻而给扩散电阻层30表面造成结晶缺损等损伤。由此，扩散电阻层30的状态发生偏差，扩散电阻层30的工作特性劣化。
即，当由于上述过量蚀刻给扩散电阻层30(特别是与元件分离层12的边界附近的区域)造成损伤时，产生了漏电流泄漏到n型阱11上的多条漏泄路径(参照图12的箭头)。特别是在同一p型半导体衬底10上形成的未图示的双极晶体管的驱动时间长时，产生高的焦耳热，使在同一p型半导体衬底10上形成的扩散电阻层30过热，漏泄电流逐渐增大。其结果产生了半导体装置的工作特性劣化这样的问题。
因此，在本发明的在同一半导体衬底上形成MOS晶体管及扩散电阻层的半导体装置的制造方法中，极力地抑制了上述扩散电阻层的电流漏泄。
发明内容
本发明是鉴于所述问题点而开发的，提供一种半导体装置的制造方法，在同一半导体衬底上具有MOS晶体管及扩散电阻层，至少经由以下的工序。
即，本发明半导体装置的制造方法包括在半导体衬底上形成多个元件分离层的工序；在邻接元件分离层的区域介由栅极绝缘膜形成栅电极的工序；在由元件分离层包围的半导体衬底上的区域掺杂低浓度杂质而形成扩散电阻层的工序；利用CVD法在包括栅电极及扩散电阻层上的半导体衬底的整个面上形成CVD绝缘膜的工序；在扩散电阻层的主要部分上形成蚀刻保护层，并以该蚀刻保护层为蚀刻保护掩膜，各向异性蚀刻CVD绝缘膜而在栅电极上4的侧壁上形成侧壁隔垫的工序。
本发明中，在MOS晶体管的栅电极侧壁上形成侧壁隔垫的工序中，可在各向异性蚀刻CVD绝缘膜之前在对应扩散电阻层主要部分的CVD绝缘膜上形成蚀刻保护层。由此，可避免对扩散电阻层进行过量蚀刻，可极力避免现有问题的扩散电阻层的损伤。因此，可抑制该损伤造成的电流泄漏。其结果是在与形成上述扩散电阻层及MOS晶体管的半导体衬底同一的半导体衬底上即使同时形成可由大电流驱动的双极晶体管，也可以极力减少半导体装置工作特性的劣化。
图1是本发明实施例的半导体装置制造方法的图示；图2是本发明实施例的半导体装置制造方法的图示；图3是本发明实施例的半导体装置制造方法的图示；图4是本发明实施例的半导体装置制造方法的图示；图5是本发明实施例的半导体装置制造方法的图示；图6是本发明实施例的半导体装置制造方法的图示；图7是本发明实施例的半导体装置制造方法的图示；图8是现有例的半导体装置制造方法的图示；图9是现有例的半导体装置制造方法的图示；图10是现有例的半导体装置制造方法的图示；图11是现有例的半导体装置制造方法的图示；图12是现有例的半导体装置制造方法的图示。
具体实施例方式
其次，参照
本实施例的半导体装置的制造方法。在此，本实施例的半导体装置中，后述的MOS晶体管及扩散电阻层与用于例如电视等图象接收机的电路中的可由大电流驱动的双极晶体管一起形成在同一半导体衬底上。另外，本发明的半导体装置不限于此，双极晶体管以外的其它电子器件也可以形成在上述同一半导体衬底上。
图1～图7是本实施例的半导体装置制造方法的图示。另外，图1～图7中表示形成在以形成于同一p型半导体衬底10上的双极晶体管(未图示)为主的各电子器件中的一组MOS双极晶体管20及扩散电阻层30的区域的剖面图。另外，在本实施例中，利用以下所示的制造方法形成的MOS晶体管20是p沟道型，扩散电阻30由p型扩散层构成。
首先，如图1所示，在p型半导体衬底10上形成n型阱11。然后，在该n型阱11内利用例如LOCOS(Local Oxidation of Silicon)法在形成后述扩散电阻层30的区域周围形成元件分离层12。在此，元件分离层12的膜厚最好为例如500nm左右。然后，在除元件分离层12以外的n型阱11的整个面上形成栅极绝缘膜(例如由氧化硅膜构成)。在此，栅极绝缘膜21的膜厚最好为例如120nm左右。
其次，如图2所示，在栅极绝缘膜21的部分(邻接形成扩散电阻层30区域的位置)形成栅电极22。在此，栅电极22的膜厚最好为例如200nm左右。该栅电极22通过在例如多晶硅上层积硅化物构成的金属硅化(ポリサィド)结构形成，但也可以通过由多晶硅构成的单层结构或其它结构形成。
在n型阱11中，通过使用未图示掩膜的曝光及显影在元件分离层12包围的区域上(即形成扩散电阻层30的区域上)具有开口部41m的第一光致抗蚀剂层41。如后所述，以该第一光致抗蚀剂层41为掩膜，对n型阱11掺杂(即离子注入)低浓度的p型杂质，在n型阱11上，在元件分离层12包围的区域上形成p-型扩散层。该p-型扩散层构成扩散电阻层30。在此，低浓度p型杂质是例如硼(B+)，掺杂时的加速电压(能量)最好为30KeV，注入量最好为6×1012/cm2左右。
如图3所示，除去第一光致抗蚀剂层41后，在包括栅电极22及扩散电阻层30上的n型阱11的整个面上利用CVD法形成例如由氧化硅膜构成的CVD绝缘膜23。然后，该CVD绝缘膜23的部分构成形成于栅电极22侧壁上的侧壁隔垫23s。另外，侧壁隔垫23s的材料并不限定于氧化硅膜，也可以为例如硅氮化膜。
如图4所示，对应扩散电阻层30的部分上，通过使用未图示掩膜的曝光及显影在CVD绝缘膜23上的区域上形成具有开口部42m的第二光致抗蚀剂层42。在此，所谓扩散电阻层30的部分上是指可形成用于在扩散电阻层30的两端部附近形成触点的触点形成用p+型层31的区域。
如图5所示，以第二光致抗蚀剂层42为掩膜，对CVD绝缘膜23进行各向异性蚀刻。该各向异性蚀刻最好是例如等离子蚀刻。利用上述各向异性蚀刻除去在扩散电阻层30的部分上及n型阱11的部分上形成的栅极绝缘膜21及CVD绝缘膜23，同时，除去栅电极22上不需要的CVD绝缘膜23。因此，露出扩散电阻层30部分上，同时，在栅电极22的侧壁形成侧壁隔垫23s。
在此，扩散电阻层30的主要部分(即最终作为半导体装置造成电流漏泄的区域)是一直保持被CVD绝缘膜23覆盖的状态。因此，即使上述各向异性蚀刻为过量蚀刻(过长时间的蚀刻)时，也可以极力避免该过量蚀刻在扩散电阻层30的主要部分产生的损伤。
另外，即使各向异性蚀刻时的过量蚀刻给未被CVD绝缘膜23覆盖而露出的扩散电阻层30的部分上，即可形成触点p+型层31的区域造成损伤，该区域的损伤也不会影响漏泄电流(由于触点形成用p+型层31为高浓度层)。因此，即使在作为各向异性蚀刻掩膜而使用的上述第二光致抗蚀剂层42上对应扩散电阻层30的部分上形成开口部42m，也不必担心对扩散电阻层30的工作特性有大的影响(即电流漏泄的增加)。
如图6所示，以第二光致抗蚀剂层42为掩膜，掺杂(即离子注入)高浓度p型杂质。由此，在扩散电阻层30上形成用于形成触点的触点形成用p+型层31，同时，形成MOS晶体管20的源极层24s及漏极层24d(即p+型层)。在此，高浓度p型杂质是例如二氟化硼(BF2+)，掺杂时的加速电压(能量)最好为40KeV左右，注入量最好为3×1015/cm2左右。另外，该掺杂工序也可以在除去第二光致抗蚀剂层42后不使用掩膜而进行。
然后，当除去第二光致抗蚀剂层42时，如图7所示，在同一p型半导体衬底10上完成MOS晶体管20及扩散电阻层30。
根据以上所示的半导体装置的制造方法，扩散电阻层30的主要部分未受到过量蚀刻的损伤。由此，即使在高温工作时(例如由大电流驱动未图示的双极晶体管产生高焦耳热时)，也可以极力抑制如现有例中的电流漏泄。因此，可极力避免上述电流漏泄造成的半导体装置工作特性的劣化。
另外，在上述的本实施例中，元件分离层12形成为500nm左右的膜厚、栅极绝缘膜21形成为120nm左右的膜厚、栅电极22形成为200nm左右的膜厚，但本发明不限于此，这些层还可以由上述以外的膜厚形成。
在本实施例中，掺杂的低浓度p型杂质为硼(B+)，其加速电压(能量)为30KeV左右，注入量为6×1012/cm2左右，高浓度p型杂质为二氟化硼(BF2+)，其加速电压为40KeV左右，注入量为3×1015/cm2左右，但本发明不限于此。即掺杂的低浓度p型杂质及高浓度p型杂质也可以为上述以外的p型杂质。另外，掺杂时加速电压及注入量也可以为上述以外的加速电压及注入量。
另外，在本实施例中，MOS晶体管20作为所谓的常规型晶体管，仅通过p+型扩散层形成该源极层24s及漏极层24d，但本发明不限于此，即，如本发明只要在MOS晶体管20的栅电极22侧壁形成侧壁隔垫23s即可，本发明也可适用于具有源极层24s及漏极层24d由p-型扩散层及p+型扩散层构成的LDD(Lightly Doped Drain)结构的MOS晶体管。
另外，在本实施例中，在n型阱11内掺杂p型杂质来形成p型沟道型MOS晶体管20及p-型扩散电阻层30，但本发明不限于此。即也可以在p型半导体衬底10或p型阱内掺杂n型杂质来形成n沟道型MOS晶体管及n-型扩散电阻层。
权利要求
1.一种半导体装置的制造方法，所述半导体装置在同一半导体衬底上具有MOS晶体管及扩散电阻层，所述制造方法特征在于，包括在所述半导体衬底上形成多个元件分离层的工序；在邻接所述元件分离层的区域介由栅极绝缘膜形成栅电极的工序；在由所述元件分离层包围的半导体衬底上的区域掺杂低浓度杂质而形成扩散电阻层的工序；利用CVD法在包括所述栅电极及所述扩散电阻层上的所述半导体衬底的整个面上形成CVD绝缘膜的工序；在所述扩散电阻层的主要部分上形成蚀刻保护层，并以所述蚀刻保护层为蚀刻保护掩膜来各向异性蚀刻所述CVD绝缘膜而在所述栅电极上的侧壁上形成侧壁隔垫的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述侧壁隔垫的工序后，具有掺杂高浓度杂质来形成所述MOS晶体管的源极层及漏极层的工序。
3.一种半导体装置的制造方法，所述半导体装置在同一第一半导体衬底上具有MOS晶体管及第一导电型扩散电阻层，所述制造方法特征在于，包括在所述第一导电型半导体衬底上形成第二导电型阱的工序；在所述第二导电型阱内形成多个元件分离层的工序；在邻接所述元件分离层的区域介由栅极绝缘膜形成栅电极的工序；在由所述元件分离层包围的所述第二导电型阱上的区域形成具有开口部的第一光致抗蚀剂层，并以所述第一光致抗蚀剂层为掩膜，对所述第二导电型阱掺杂低浓度的第一导电型杂质来形成第一导电型扩散电阻层的工序；在除去所述第一光致抗蚀剂层后，利用CVD法在包括所述栅电极及所述扩散电阻层上的所述第二导电型阱的整个面上形成CVD绝缘膜的工序；在所述扩散电阻层的部分上形成具有开口部的第二光致抗蚀剂层，以所述第二光致抗蚀剂层为蚀刻保护掩膜，各向异性蚀刻所述CVD绝缘膜来除去所述扩散电阻层部分上及所述第二导电型阱部分上的所述栅极绝缘膜及所述CVD绝缘膜，同时，除去所述栅电极上不需要的所述CVD绝缘膜，在所述栅电极的侧壁形成侧壁隔垫的工序；以所述第二光致抗蚀剂层为掩膜，掺杂高浓度的第一导电型杂质层来形成所述MOS晶体管的源极层及漏极层、及其所述扩散电阻层的触点形成用高浓度层的工序。
4.如权利要求1、2、3中的任意一项所述的半导体装置的制造方法，其特征在于，所述半导体装置与双极晶体管一起形成在所述同一半导体衬底上。
全文摘要
一种半导体装置的制造方法，该半导体装置在同一半导体衬底上具有MOS晶体管及扩散电阻层，可极力抑制扩散电阻层的电流泄漏。上述制造方法具有如下特征，即在含有形成于n型阱(11)上的栅电极(22)及p+型扩散电阻层(30)上的n型阱(11)的整个面上形成CVD绝缘膜(23)。在扩散电阻层30的部分上形成具有开口部(42m)的第二光致抗蚀剂层(42)，并以该抗蚀剂层为掩膜来对CVD绝缘膜(23)进行各向异性蚀刻，在栅电极22的侧壁形成侧壁隔垫(23s)。以第二光致抗蚀剂层(42)为掩膜，掺杂高浓度p型杂质来形成MOS晶体管(20)的源极层(24s)及漏极层(24d)、以及扩散电阻层(30)的触点形成用p+型层(31)。
文档编号H01L21/8234GK1638062SQ20041010205
公开日2005年7月13日 申请日期2004年12月17日 优先权日2003年12月25日
发明者宫胁好彦 申请人:三洋电机株式会社