专利名称：具有单层多晶硅的镜像非易失性存储器单元晶体管对的制作方法
技术领域：
本发明涉及非易失性存储器晶体管，尤其涉及将此存储器单元排列成紧凑型阵列及其制造的方法。
背景技术：
在申请序列号为10/423,637的现有技术中，题为“具有多晶硅悬浮隔离层的镜像存储器单元晶体管对”(此申请已转让给本发明的受让人)一文中，B.Lojek叙述了非易失性MOS存储器晶体管的一种存储器阵列的排列方法，其中，在存储器阵列中安置了对称晶体管对。诸晶体管对在一共享阱中共用一个漏极，而其余部分则是完全独立的。该晶体管对在一组隔离区之间制造，从而使之共享同一个基底区域，几乎完全如同一单个的晶体管在隔离区制造。
在现有技术中，实现紧凑性的方法是设计能存储两个数据位的单一MOS栅极晶体管。由于时常将海量数据位存储在非易失性存储器阵列中，因此即使在阵列中节省少量地空间也是十分显著的。在申请序列序号为10/327,336的现有技术中，题为“具有横向悬浮隔离层的多层存储器单元”(此申请已转让给本发明的受让人)一文中，B.Lojek叙述了在一导电栅极两侧的两个隔离层，该隔离层作为电荷存储区域用于分离二进制数据，从而可以让一个非易失性MOS晶体管存储两个二进制位。每个存储器单元都连接着两条位线和一条字线。位线是分相的，因而在一个时钟周期内，首先是一条位线开始运行，然后是另一条位线开始运行，而字线则在整个时钟周期内运行。以这种方式，在一个时钟周期中，两个存储区域都可以进行“读”或“写”的访问操作。
在授予M.Chang的美国专利6,043,530中，MOS存储器晶体管结构是使用能带间隧道效应。在授予F.Gonzalez等人的美国专利6,323,088中，使用了具有分相位线的多位电荷存储器晶体管的寻址方案。
总的说来，现有技术的多位电荷存储器结构的目的是实现在存储器阵列中较高的数据密度，而不丢弃有用的芯片空间。在此现有技术中所遇到的一个问题是，存储点之间的串扰量。由于电荷存储器结构非常小，一个电荷的存储位置有时会影响到另一个电荷的存储位置。另一方面，电荷存储点的分离会丢弃一些芯片空间。极限分离是使每一数据位专用一个晶体管。据此，本发明的一个目的是通过专用晶体管来提供数据位的极限分离，并且还能实现非易失性存储器阵列的多位电荷存储器结构的紧凑性。
发明的概述本发明的上述目的可使用一个MOS非易失性存储器晶体管结构而得以实现。在此结构中，一对晶体管共用半导体基底中的共享阱以在存储器阵列中形成表面下电极，据此，在大部分现有技术阵列中的两个紧凑的晶体管可以形成于一点。这是通过制作彼此相面对的成对的悬浮多晶硅栅极晶体管而实现的，同时为每一悬浮栅极晶体管提供了底层沟道以及横向相邻的表面下源极和漏极。所述悬浮栅极向后延伸以便于形成与字线的电容性关系，向前延伸以便于形成与表面下电极的能带间隧道效应关系。
通过正交线条俯视投影所表示的非易失性存储器阵列在一个方向具有平行线条对，它们是字线，在垂直方向的线条对则是位线。它们彼此相交成一个类似井字的图形。在此图形的中心，仅用一层单一多晶硅层来制作悬浮栅极以便于形成一对MOS存储器晶体管，每一悬浮栅极从一各自与之电耦合的字线延伸。源极和漏极对称形成在半导体基底之内的多晶硅层的前向部分的横向两侧。源极和漏极与两条平行的位线相接触。诸位线可以分相以提供一高电极和一低电极，晶体管沟道则在它们之间，然后极性反转。在写模式时，源极和漏极之间的电压是低电压，但足以产生可驱动到悬浮栅极的热电子。当源极和漏极是横向两侧对称时，存储器晶体管对相对于一穿过井字图形中心的虚构线而对称。此阵列适于闪存存储器使用。
图1是本发明存储器阵列的电路图；图2是图1所示存储器阵列中的非易失性存储器单元的俯视投影，示意性地示出了阵列中的存储器晶体管的布局；图3是一对相面对的存储器晶体管的俯视投影，示出了图2所示存储器阵列中的两个相邻对称的存储器单元结构；图4～图11是沿图3所示A-A线截取的侧截面示意图，示出了制作两个相邻对称存储器单元的后续步骤；图12是沿图3所示B-B线截取的侧截面示意图，示出了制作两个相邻对称存储器单元的步骤；以及，图13是沿图3所示C-C线截取的侧截面示意图，示出了具有一层单一多晶硅的单个存储器晶体管的结构。
较佳实施例的详细描述现请参阅图1，图1示出了MOS存储器阵列，其特点是具有多个存储器晶体管11，13，15，21，23，25，31，33，35等等。存储器晶体管11，13，15在第一列102中排成列，存储器晶体管21，23，25在第二列104中排成列，存储器晶体管31，33，35在第三列106中排成列。存储器晶体管11，21，31在第一行中对齐，存储器晶体管13，23，33在第二行中对齐。存储器晶体管15，25，35在第三行中对齐等等。每一个存储器晶体管，例如存储器晶体管11，都包括与悬浮栅极晶体管14相关联的电容器12。一列中的各个悬浮栅极晶体管都连接在两条位线之间，两条位线包括具有存储器晶体管11，13，15的第一列中的第一位线10和第二位线20。类似地，两条位线16和18都与具有存储器晶体管21，23及25的下一行相关联，其中，位线16在存储器晶体管的左侧，位线18在存储器晶体管的右侧。
在制造时，两个存储器晶体管11和13对称地制造在一起，如下所述，在由虚线100所示的晶体管区域中。在存储器阵列中，这两个存储器晶体管11和13是独立的，但在制造过程中，这两个存储器晶体管基本上如一个单一晶体管那样制作，这将在下文加以叙述。
第一字线22与第一行的存储器晶体管11，21，31等等相关联。第二条字线24与第二行存储器晶体管13，23，33相关联。每条字线，例如零级字线22，都与电容器12相连接，后者与存储器晶体管14相关联。电容器12可以晶体管的方式来表示，因为它像晶体管一样制作，但使用延伸形成晶体管14的栅极28以形成电容板26的工艺(这将在下面进一步解释)，使得基底块或者基底主体与源极和漏极相连接。栅极28是一悬浮栅极，即，它是一种电荷存储器结构，其中，电荷的多少表示晶体管的状态。可使用与每条字线相关联的读出放大器(图中未示出)来读出悬浮栅极的状态。每一电荷存储器晶体管可以分别采用与读出放大器晶体管相连的行或列的解码器(图中未示出)来寻址。晶体管14的源极32以相位1，10与零级位线相连接，而漏极34以相位2，20与零级位线相连接。位线的分相是可选择的。其它的电压应用模式是本技术领域中的普通技术人员所熟知的。
在图2和图3中，示出了器件的有源区域，图2示出了一个阵列，图3示出了图2和图1在虚线100内的俯视投影。有源区域以外的区域可用隔离技术加以分离，如浅沟槽隔离技术(STI)，LOCOS氧化技术或类似的技术。
在晶片P-基底中，第一n+注入基底中以建立所有的字线(平行条)，被向前的对角线所遮蔽，字线中包括第一字线22WL(1)及第二字线24WL(2)。字线沿着阵列的宽度方向一起延伸。在线L1及L2之间，形成n阱的注入，以确定区域30，此区域被一规则的点所遮蔽，其中将制作两个对称的存储器晶体管。此注入几乎是正方形的，其长度接近于两个存储器晶体管中的各个存储器晶体管的长度的两倍。此两存储器晶体管是相对于一假象的线M镜像对称的，在图中以波形线示出，连接着触点36和38。此正方形的近似尺寸是2×2微米，具体尺寸取决于所用的设备及技术。触点区域36及38，在虚线100所形成的制作区域内的位线的中间，是金属触点将接触基底表面的地方，以便于注入表面下的源极和漏极区32和34得以进行电连通，正如图的水平实线所遮蔽的。这些都是与字线22和24相垂直，并与位线10和20相连接，具有一段沿着存储器阵列的诸列一起延伸的长度。在这里重复一下，每一条位线10和20都与注入的源极电极及漏极电极区相关联，分别形成晶体管14的源极和漏极的电极32及34。与它的镜像伙伴晶体管的具有类似注入的诸电极。至此，除了在基底上生长了一层氧化物之外，在基底上没有任何结构。各个存储器单元都有一层覆盖着基底的氧化物上的T形多晶硅沉积，这在图2可以清楚地看出。在图3中，该T形被短的平行线条所遮蔽，在图2和图3中，各个多晶硅沉积都具有T形底部42，以及有T形顶部40叠加在字线上。此T形顶部40是一条线条沉积，它平行于字线22并且通常叠加在垂直于位线10及20的字线22上。正如图2所示，在图的右侧，一层单一的多晶硅T形层81具有T形顶部83和T形底部85，如上所述，T形底部42下面有一层氧化物层，它将T形底部42和基底隔开，源极32和漏极34则位于T形底部横向的相对两侧。该T形顶部与下面的字线形成电容性关系，在正向偏置期间导通。
两对称的存储器晶体管制作在N阱区域30中，即，在图1中所看到晶体管11和13。该两晶体管在图3中的一条假象的线M两侧成镜像对，此假象的线M平行于两相邻字线并位于它们的中间。现在，再次参阅图1。两个晶体管具有源极电极32和漏极电极34，它们是在T形底部制作之后注入N阱中的，以便于源极和漏极与多晶硅T形底部自对准。两晶体管相对于一条假象的线M互相对称，此假象的线M以一条穿过触点36和38的线的方向经过两面对的T形底部之间的中点。几何对称并不一定要非常正确，但在设计时最好是非常对称的，因为它有利于掩模的设计及制造工艺。
现请参阅图4，在基底10上可以看到有用于两相对存储器单元的浅沟槽隔离区域(STI区域)51～55，包括接近图3所示T形底部42和T形底部44的晶体管，以及支持的字线及位线。这些STI区域是形成有源区域例如，在STI边界之间的有源区域的边界或壁，并且是在基底掺杂之后形成的。其余的图示出了在形成器件过程中的一系列重要步骤。图中未示出重要性较低的步骤或者为本技术领域的人士所熟知的步骤。
在图5中，N阱光掩模部分56和57设置在两相面对的存储器单元的左右两侧区域之上，留出一标记之间的中心敞开区域，以便离子束I可以发送注入区域58和59所注入的负离子。在图6中，所注入的负离子可驱进基底之中，以使N阱61的深度至少延伸到沟槽53的深度并且延伸至隔离区域52和54之间。在此深度，N阱3可以被两个对称的存储器晶体管所共有，且在隔离区53的每一侧上各制造一个。与此同时，去除光掩模56和57。
在图7中，光掩模63可置于N阱上，离子束J和K将具有一定浓度的负离子发送注入区域65和67以建立图3中的字线24和22。在图8中，驱入所注入的区域，以使字线24和22可以在P基底10中被看到。字线是线性的，它们可穿越存储器阵列的宽度，如图2所示。基底的有源区域被覆盖了一层栅极氧化物69，其厚度约为50-80埃，如图9所示。栅极氧化物层69将n阱67和内涵物与图10所示的多晶硅层71隔绝，其厚度约为1500～2000埃。该多晶硅层71起电容器极板的作用，如前所述。电容器的另一块极板与字线相关联。这是多晶硅的T形顶部区域。离开字线最远的多晶硅区域是T形底部区域。形成晶体管的悬浮栅极，而附近的源极和漏极在基底之中。此后，多晶硅层71可被掩模遮蔽，如图11所示，在那里掩模区域73和75保护多晶硅(除了中心隔离区53以及晶体管被分开的地方以外如区域70)。在中心隔离区的多晶硅被蚀刻掉，以便可以形成共用N阱的两个分离开的对称存储器晶体管。
现请参阅图12的截面示意图(沿着图3所示B-B线的截面示意图)，图中可以看出，该单层多晶硅层又被蚀刻到隔离沟52和54的区域。于是可以第一次看到形成了存储器晶体管的源极和漏极的P+掺杂区域77(在N阱中)，其中存储器晶体管在图3中与位线10相连接。中间层电介质材料79(ILD)的沉积可以通过中心开口81设置在多晶硅71上。此开口将用于金属触点与位线相接触。在图3中，金属填充可用作触点36。
在图13的横向截面示意图中，多晶硅区域(悬浮栅极)是图3中的T形底部42。该悬浮栅极分开在N阱61中的两个P+扩散或者注入83和85之间。请注意，T形底部区域是被栅极氧化物与基底隔开的，所以是电性能悬浮的。源极及漏极区域83和85从T形底部区域沿着位线10和20横向延伸，如图3所示。因此，位线偏压可通过设定阈值电压来控制沟道的导通。源极电极和漏极电极上的电压可以偏置结，从而引发相对于悬浮栅极的能带间隧道效应。在悬浮栅极上的电荷积累可表示存储器的状态。位线用于检测悬浮栅极的电荷状态，局部发生能带间的隧道效应是因为存储单位的尺寸小以及区域83，85及61中具有适宜的掺杂剂浓度。沟道的长度约在0.25～0.35微米之间。而STI区域54之间的距离取决于所使用技术的最小设计规范。在这种紧凑型的环境中，在源极或漏极中的孔都足以从浮栅极中拉出电子。或者，热电子可以相反的偏置电压被置于悬浮栅极上。
在此申请中，本发明是按照具有N阱的P基底加以叙述的。这些极性也可以反过来。
在工作中，可以用相对较低的电压对存储器晶体管进行编程，例如，只使用2.5伏的电压。诸如5V的高电压可以用于芯片的内部。请注意，对于编程和擦除而言，左右位线可以不在相同的电压下工作，而是相对于地电位相位交替的。相位交替使得两个镜像晶体管可以共用同一个源极和漏极。电压的实例如下所示
请注意，块擦除和擦除电压是相同的，不过，在块擦除中，N阱及P-基底是地电位。块擦除模式可以使得阵列工作模式与闪存EEPROM存储器类似。
权利要求
1.一种非易失性MOS存储器阵列，包括存储器单元阵列，每个单元都有一对存储器晶体管，每对存储器晶体管在基底上都具有布局，在俯视投影中显示出该对共用分离的、平行的第一和第二位线，它们与源极和漏极电极相互电连通，该对中的每一晶体管都有一导电的悬浮栅极，其第一部分在基底上的源极和漏极电极之间，其第二部分从第一部分开始延伸，各个第二部分都连接于与位线相垂直的不同字线，且还具有一个中心正方形，存储器晶体管对设置在此中心正方形之中。
2.如权利要求1所述的器件，其特征在于，还包括可以通过施加一相位电压使位线充电的装置，从而可以提升一条位线，同时又可降低另一条位线，反之亦然，所述电压可以是使热电子从源极和漏极电极注入悬浮栅极的最小电压。
3.如权利要求1所述的器件，其特征在于，还包括每一次只为一条字线进行充电的器件。
4.如权利要求1所述的器件，其特征在于，所述各个悬浮栅极部分形成相对于源极和漏极电极的电容器极板与字线的电连通。
5.在一种非易失性存储器阵列中，各个器件的排列如下半导体基底，在基底内以第一方向延伸且彼此分开的字线，在基底内沿着与第一方向相垂直的第二方向延伸并与字线相交的彼此分开的相位线，形成具有中心区的井字图形，在所述中心区内的一对镜像MOS晶体管，所述晶体管具有被基底内的沟道所隔开分开的源极电极和漏极电极，以及隔离在基底上方的悬浮栅极，在沟道之上，至少源极及漏极之一可通过能带间隧道效应将电荷连通到悬浮栅极之一，所述悬浮栅极可与字线电容性耦合。
6.如权利要求5所述的阵列，其特征在于，悬浮栅极是具有一层T形多晶硅的一部分。
7.如权利要求6所述的阵列，其特征在于，所述阵列只有一层多晶硅层。
8.如权利要求7所述的阵列，其特征在于，所述T形具有T形顶部和T形底部，且其中，所述单一多晶硅层是所述T形底部的一部分。
9.如权利要求5所述的阵列，其特征在于，所述一对镜像晶体管沿着平行于字线及在它们中间的假象线互成镜像。
10.如权利要求9所述的阵列，其特征在于，所述各个晶体管都具有源极、栅极和漏极的截面部分，且所述截面平行于上述假象线。
11.一种在半导体基底中制造存储器件以形成非易失性存储器阵列的方法，所述方法包括在基底内建立彼此相隔开且以第一方向延伸的平行字线，在基底内建立沿着与第一方向垂直的第二方向延伸并与字线相交叉的彼此平行隔开的位线，从而形成具有一中心区的井字图形，在所述中心区域内形成镜像MOS电荷存储器晶体管对，所述各个晶体管都具有与位线电连通的第一电极以及与字线电连通的第二电极。
12.如权利要求11所述的方法，其特征在于，还包括横跨假象的线且平行于字线所形成的所述镜像晶体管对。
13.如权利要求12所述的方法，其特征在于，所述假象线是在各个字线之间的。
14.如权利要求12所述的方法，其特征在于，还包括形成所述晶体管对的各个晶体管，并且所述各个晶体管都具有截面平行于所述假象线的电极。
15.如权利要求11所述的方法，其特征在于，还包括形成各个晶体管，并且各个晶体管都只有一层多晶硅层。
16.如权利要求15所述的方法，其特征在于，还包括将所述多晶硅层分离开并与基底形成电容性关系。
17.如权利要求16所述的方法，还包括，将所述多晶硅层与所述各个电极相分离，以便引发能带间隧道效应。
18.如权利要求11所述的方法，还包括，将电压以时钟周期中的一定相位施加于各个位线。
19.如权利要求11所述的方法，还包括，在井字图形内制作具有行和列结构的镜像MOS存储器晶体管阵列对的存储器阵列，所述井字图形可由字线和位线的彼此相交叉形成。
全文摘要
一种非易失性存储器晶体管(11，13，21，23，25，31，33，35等等)在存储器阵列的相交的字线对(WL；22，24)及位线对(BL；10，20)所形成的分离空间内制作成对称的对(14，30)。各个晶体管都具有分离开的源极电极(32)及漏极电极(34)且由沟道分隔开，并且在沟道上还具有悬浮栅极(28，40，42)，具备了电可擦除可编程只读存储器晶体管的基本特征。所不同的是，它没有第二多晶硅栅极，只用了一层单一的多晶硅栅极作为悬浮电荷存储栅极。它与器件的源极或漏极都非常靠近，因此容易产生能带间的隧道效应。该单层多晶硅为T形，具有可用作悬浮栅极的T形底部(42)，以及在字线上延伸且与之具有电容性关系的T形顶部(40)。字线用于与源极或漏极电极一起进行编程及擦除悬浮栅极。可以使用块(字组)擦除模式，以便晶体管的结构用于闪存。
文档编号H01L21/336GK1836336SQ200480023463
公开日2006年9月20日 申请日期2004年5月18日 优先权日2003年6月18日
发明者B·洛耶克 申请人:爱特梅尔股份有限公司