专利名称：集成电路技术中的硅化隔离物的制作方法
技术领域：
本发明一般涉及半导体技术，尤其涉及在半导体装置中的硅化(siliciding)。
背景技术：
目前，电子产品几乎使用于生活的每个领域，而这些电子产品的核心为集成电路。从CD播放机及相机至微波，集成电路用于每件事物中。
集成电路通过极为复杂的系统而制造在硅晶片之内或之上，该系统需要数百或甚至数千精确控制过程的配合以产生完成的半导体晶片。每个完成的半导体晶片具有数百至数万个集成电路，而每一个集成电路价值数百至数千美元。
集成电路由数百至数百万个的个别组件所组成。其中一个普遍的组件为半导体集成电路。目前所使用的最普遍及最重要的半导体技术是以硅为基础，并且最优选的硅基半导体装置为互补型金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)集成电路。
CMOS集成电路的主要元件通常由硅衬底所组成，该硅衬底具有隔离集成电路区域的浅沟槽氧化物隔离区域。该集成电路区域在硅衬底上含有多晶硅栅极，而该多晶硅栅极在氧化硅栅极之上或者在栅极氧化物之上。对多晶硅栅极两侧上的硅衬底稍微地掺杂，以令该硅衬底具有导电性。硅衬底的稍微掺杂区域称为“浅源极/漏极结(shallowsource/drain junctions)”，该区域由多晶硅栅极下方的沟道区域所分隔。在多晶硅栅极侧端的弯曲状氧化硅或氮化硅隔离物称为“侧壁隔离物(sidewall spacer)”，并且允许额外掺杂的沉积，以形成浅源极/漏极结的掺杂较重区域，该区域称为“深源极/漏极结”。浅源极/漏极结及深源极/漏极结统称为“源极/漏极结”。
为完成集成电路，沉积氧化硅介电层以覆盖多晶硅栅极、弯曲状侧壁隔离物及硅衬底。为提供用于集成电路的电性连接，在氧化硅介电层中蚀刻开口至多晶硅栅极及源极/漏极结。开孔开口填充有金属以形成电性接触。为完成集成电路，接触连接至另外层级介电材料中的另外层级布线直至该介电材料外部。
在操作上，至多晶硅栅极的栅极接触的输入信号控制着电流的流动，该电流的流动从一个源极/漏极接触通过一个源极/漏极结穿越沟道至另一个源极/漏极结及至另一个源极/漏极接触。
集成电路是通过在半导体晶片的硅衬底上热生长栅极氧化物层及在该栅极氧化物层上方形成多晶硅层而制备的。该氧化物层及多晶硅层经过图案化及蚀刻以分别形成栅极氧化物及多晶硅栅极。栅极氧化物及多晶硅栅极依序由氧化物衬垫(oxide liner)所覆盖，并且用作掩模以通过离子注入硼或磷杂质原子进入硅衬底表面内而形成浅源极/漏极区域。离子注入之后在700℃以上的高温退火，以活化所注入的杂质原子而形成浅源极/漏极结。
氮化硅层经由沉积及蚀刻以在栅极氧化物及多晶硅栅极的侧表面周围形成侧壁隔离物。将侧壁隔离物、栅极氧化物及多晶硅栅极用作传统源极/漏极区域的掩模，离子注入硼或磷杂质原子进入硅衬底的表面内进入及穿越浅源极/漏极结。离子注入之后再次于700℃以上的高温退火，以活化所注入的杂质原子而形成源极/漏极结。
在形成集成电路之后，氧化硅介电层沉积在集成电路上方并且向下蚀刻接触开孔开口至源极/漏极结及多晶硅栅极。接着以导电金属填充接触开孔开口，并且通过在其它层间介电层(interlayer dielectric，ILD)内形成导电线路而将接触开孔开口互连。
随着集成电路在尺寸上减小，已经发现在金属接触与硅衬底或多晶硅之间的电阻已经增至对集成电路性能有负面影响的程度。为了降低电阻，在金属接触与硅衬底或多晶硅之间形成过渡材料。已经发现最佳的过渡材料是硅化钴(CoSi2)及硅化钛(TiSi2)。
硅化物通过首先在源极/漏极结上的硅衬底之上以及在多晶硅栅极之上施加钴或钛的薄层而形成。半导体晶片经受到一个或一个以上的高于800℃温度的退火步骤，所述步骤造成钴或钛选择性地与硅及多晶硅反应，以形成金属硅化物。该过程通常称为“硅化”。由于浅沟槽氧化物及侧壁隔离物不会反应以形成硅化物，所以硅化物对准在源极/漏极结及多晶硅栅极之上，因此该过程也称为“自对准硅化(self-alignedsiliciding)”或“自对准硅化(saliciding)”。
然而，现有的硅化及自对准硅化并没有成功解决关于连接金属接触至硅的所有问题。
这些问题包括但不限于栅极至源极/漏极结短路。
解决这些问题的办法探索已久，然而先前的发展并未给出或提示任何解决方法，因此，本领域的技术人员长久以来并不知道如何解决这些问题。
发明内容
本发明提供形成集成电路的方法及该集成电路的结构。栅极电介质形成在半导体衬底上，并且栅极形成在该栅极电介质上方。浅源极/漏极结形成在该半导体衬底内。侧壁隔离物形成在该栅极的周围。深源极/漏极结用该侧壁隔离物形成在该半导体衬底内。硅化隔离物在形成该浅及深源极/漏极结后形成在该侧壁隔离物上方。硅化物形成在该深源极/漏极结上邻接该硅化隔离物，并且介电层沉积在该半导体衬底的上方。接着在该介电层内形成至该硅化物的接触。这解决了栅极至源极/漏极结短路的问题。
本发明的某些实施例具有除上述优点之外的或可替代上述优点的其它优点。通过阅读以下详细说明并参考附图，这些优点对本领域的技术人员而言将是显而易见的。
图1为依据本发明在中间制造阶段的集成电路的示意图；图2为其上沉积有衬垫层的图1结构；图3为在离子注入以形成浅源极/漏极结期间的图2结构；图4为形成侧壁隔离物后的图3结构；图5为在离子注入以形成深源极/漏极结期间的图4结构；图6为在形成硅化物期间的图5结构；图7为在硅化物、侧壁隔离物及浅沟槽隔离之上沉积介电层后的图6结构；图8为形成金属接触后的图7结构；以及图9为依据本发明制造该硅化物的方法的简化流程图。
具体实施例方式
在以下说明中给出了许多特定的细节以提供对本发明的全面了解。然而，对本领域技术人员而言显而易见的是，不用这些特定的细节，本发明仍可实施。为了避免模糊本发明，一些熟知的结构及过程步骤并未详细揭示。此外，显示了装置实施例的附图是半示意性质的且没有以实际比例绘制，尤其是，某些尺寸是为了显示的清楚并可能在附图中有所夸大。在所有的附图中，相同数字代表相同组件。
在此所使用的词汇“水平”定义为平行于衬底或晶片的平面。词汇“垂直”是指垂直于前述所定义的水平的方向。诸如“在...上”、“在...之上”、“在...之下”、“底部”、“顶部”、“侧”(如在“侧壁”中)、“较高”、“较低”、“在...上方”及“在...下方”的词汇是相对于水平面而定义的。
现参考图1，在图1中显示了依据本发明在中间制造阶段的集成电路100。
为形成该中间阶段，诸如氧化硅的栅极介电层沉积在由诸如硅的材料所制成的半导体衬底102上，并且诸如多晶硅的导电栅极层沉积在该栅极介电层上方。所述层膜经由图案化及蚀刻以形成栅极电介质104及栅极106。半导体衬底102进一步经由图案化、蚀刻及以氧化硅材料填充，以形成由STI 108所表示的浅沟槽隔离(shallow trenchisolation，STI)。
现参考图2，在图2中显示了其上沉积有衬垫202的图1结构。衬垫202通常为氧化硅，并且覆盖半导体衬底102、栅极电介质104、栅极106及STI 108。衬垫202可以是蚀刻终止材料或注入保护材料。
现参考图3，在图3中显示了在离子注入302以形成浅源极/漏极结304及306期间的图2结构。
使用栅极106及栅极电介质104作为掩模，通过离子注入302硼或磷杂质原子进入半导体衬底102表面内而形成浅源极/漏极结304及306。离子注入302之后在高于700℃高温退火，以活化所注入的杂质原子而形成浅源极/漏极结304及306。
现参考图4，在图4中显示了在形成侧壁隔离物402及浅源极/漏极衬垫404之后的图3结构。
侧壁隔离物层，通常为氮化硅，经由沉积及蚀刻以形成侧壁隔离物402的弯曲形状。侧壁隔离物402的蚀刻也蚀刻了图2的衬垫202，并在浅源极/漏极区域的上方留下衬垫202，以形成浅源极/漏极衬垫404。
现参考图5，在图5中显示了在离子注入502以形成深源极/漏极结504及506期间的图4结构。
使用侧壁隔离物402、栅极106及STI 108作为掩模，通过离子注入502硼或磷杂质原子进入半导体衬底102表面内及分别进入与穿越浅源极/漏极结304及306而形成深源极/漏极区域。离子注入502之后又在高于700℃高温退火，以活化所注入的杂质原子而形成深源极/漏极结504及506。
现参考图6，在图6中显示了用于形成硅化物层的沉积过程602，依据本发明这些硅化物层分别称为硅化物604、606及608。硅化物604及606分别用深源极/漏极结504及506上方的半导体衬底102的硅形成，而硅化物608则是用栅极106的多晶硅形成。
有三种形成硅化物的一般方式。在一种技术中，沉积过程602在暴露的硅区域之上(单晶及多晶硅两者)沉积纯金属。之后，该金属与硅反应，以形成所谓的第一相、富含金属的硅化物(first phase，metal-rich silicide)。然后去除未反应的金属，并且该预先存在的第一相产品接着再次与下面的硅反应，以形成第二相、富含硅的硅化物(secondphase，silicon-rich silicide)。在第二种技术中，沉积过程602涉及将金属及硅两者共同蒸发(co-evaporation)到暴露的硅上。金属及硅两者是通过例如电子束而蒸发的。然后将蒸气导入至晶片上并横越硅。在第三种技术中，沉积过程602涉及将金属及硅两者共同溅射(co-sputtering)到硅表面上。共同溅射需要从合成靶或分离靶实际移动金属及硅材料，然后将合成材料引导至晶片上。
对于具有浅源极/漏极结的现代半导体装置，例如结深度在1000埃(Angstroms，)的量级上，传统的自对准硅化过程已成问题。尤其，在这种自对准硅化过程期间，会消耗掉某些存在的源极/漏极区域。
当使用钴作为难熔金属时，在钴转换为金属硅化物的过程中，钴消耗大约其本身厚度两倍的硅，例如100埃的钴层消耗大约103埃的硅。此种消耗减少了存在于源极/漏极结内的掺杂剂并且可能对源极/漏极结的电性能特性有不利影响，最终降低集成电路的性能。
当难熔金属是钛时，硅化钛形成于金属接触之间，因为侧壁隔离物随着较小的集成电路而变得较小，因此在多晶硅栅极与源极/漏极结之间允许电容耦合的或完全导电的路径，类似地，降低集成电路的性能。
尽管本发明可用于各种金属硅化物，但是发现硅化镍具有许多所期望的特性。
然而，也已经发现硅化镍易受限于栅极至源极/漏极短路。已经发现该短路是因为在浅源极/漏极衬垫404下方硅化镍从深源极/漏极结504及506上方沿着半导体衬底102的表面扩散至栅极电介质104。
已经发现，通过在图5的结构上加入额外的隔离物层以及将该隔离物形成为硅化隔离物610，可避免硅化物扩散至栅极106而消除所述短路问题。
由于硅化隔离物610是在形成源极/漏极结304、306、504及506之后并且也在形成浅源极/漏极衬垫404及侧壁隔离物402之后形成的，所以该过程非常轻易地适合于常规的半导体制造过程并且不影响集成电路的性能。
在另一个实施例中，在制造过程中较早去除了浅源极/漏极衬垫404，侧壁隔离物402直接位于栅极106及半导体衬底102之上。硅化物必须在侧壁隔离物402之下扩散的增大距离也消除了所述短路问题。
在实施例中，当浅源极/漏极衬垫404或侧壁隔离物402与半导体衬底102接触有800埃的第一距离时，硅化隔离物610将与半导体衬底102接触700埃的第二距离；即，该第一距离大于该第二距离。
所期望的是，浅源极/漏极衬垫404或侧壁隔离物402与半导体衬底102接触有第一距离，并且硅化隔离物610与半导体衬底102接触有第二距离，其中该第一距离等于或小于该第二距离。然而，某些时候难以达到这种关系，因为该第一距离是通过深源极/漏极结504及506的所期望注入位置而建立，而该第二距离受到要最大化STI 108内的硅化物604及606同时尽可能维持集成电路100较小的需求所限定。
为维持在源极/漏极结304、306、504及506上方的控制，硅化隔离物610为未掺杂的材料，诸如氧化硅、氮化硅或氮氧化硅。
现参考图7，在图7中显示了在硅化物604、606与608、侧壁隔离物402及STI 108的上方沉积介电层702之后的图6结构。
在各种实施例中，介电层702由介电常数从4.2至3.9的介电材料所制成，诸如氧化硅(SiOx)、原硅酸乙酯(tetraethylorthosilicate，TEOS)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)等，或者由介电常数低于3.9至2.5的低介电常数介电材料所制成，诸如氟化原硅酸乙酯(fluorinated tetraethylorthosilicate，FTEOS)、倍半硅氧烷氢化物(hydrogen silsesquioxane，HSQ)、双苯并环丁烯(bis-benzocyclobutene，BCB)、原硅酸甲酯(tetramethylorthosilicate，TMOS)、八甲基环四硅氧烷(octamethyleyclotetrasiloxane，OMCTS)、六甲基二硅氧烷(hexamethyldisiloxane，HMDS)、三甲基硅borxle(trimethylsilil borxle，SOB)、二乙酰氧基二第三丁氧硅氧烷(diaceloxyditerliarybutosiloxane，DADBS)、三甲基硅磷酸盐(trimethylsilil phosphate，SOP)等。介电常数低于2.5且可获得的极低介电常数介电材料包括商业上可获得的特氟隆-AF(Teflon-AF)、特氟隆微乳胶(Teflon microemulsion)、聚酰亚胺纳米泡沫(polyimide nanofoams)、二氧化硅气凝胶(silicaaerogels)、二氧化硅干凝胶(silica xerogels)以及介孔性二氧化硅(mesoporous silica)。终止层及覆盖层(当使用时)是由诸如氮化硅(SixNx)或氮氧化硅(SiON)的材料所制成。
现参考图8，在图8中显示了在形成金属接触802、804及806之后的图7结构。
金属接触802、804及806分别电性连接至硅化物604、606及608，并且分别连接至深源极/漏极结504、栅极106及深源极/漏极结506。
在不同的实施例中，金属接触802、804及806是由金属诸如钽(Ta)、钛(Ti)、钨(W)、其合金、或其化合物所构成。在其它实施例中，金属接触802、804及806是由金属诸如铜(Cu)、金(Au)、银(Ag)、其合金、或其化合物所制成，其中一种或一种以上的上述元素周围有扩散阻挡层。
现参考图9，在图9中显示了依据本发明的方法900的简化流程图。方法900包括在步骤902中提供半导体衬底；在步骤904中在该半导体衬底之上形成栅极电介质；在步骤906中在该栅极电介质的上方形成栅极；在步骤908中使用该栅极在该半导体衬底内形成浅源极/漏极结；在步骤910中在该栅极周围形成侧壁隔离物；在步骤912中使用该侧壁隔离物在该半导体衬底内形成深源极/漏极结；在步骤914中在形成该浅及深源极结之后在该侧壁隔离物上方形成硅化隔离物；在步骤916中邻接该硅化隔离物在该深源极/漏极结之上形成硅化物；在步骤918中在该半导体衬底的上方沉积介电层；以及在步骤920中在该介电层内形成接触至该硅化物。
虽然已结合特定的最佳模式而说明了本发明，但是应了解，由前述说明，许多替代、修改及变更对于本领域的技术人员而言将是显而易见的。因此，意在涵盖落入所附权利要求的精神及范围内的所有此种替代、修改及变更。在此所提出或在附图中所显示的所有事项都应以示意性的及非限定性的方式来解释。
权利要求
1.一种形成集成电路(100)的方法(900)，包括提供半导体衬底(102)；在所述半导体衬底(102)上形成栅极电介质(104)；在所述栅极电介质(104)的上方形成栅极(106)；使用所述栅极(106)在所述半导体衬底(102)之内形成浅源极/漏极结(304)；在所述栅极(106)的周围形成侧壁隔离物(402)；使用所述侧壁隔离物(402)在所述半导体衬底(102)之内形成深源极/漏极结(504)；在形成所述浅源极/漏极结(304)及所述深源极/漏极结(504)之后，在所述侧壁隔离物(402)的上方形成硅化隔离物(610)；在所述深源极/漏极结(504)之上邻接所述硅化隔离物(610)形成硅化物(604)，在所述半导体衬底(102)之上形成介电层(702)；以及在所述介电层(702)内形成接触(802)至所述硅化物(604)。
2.如权利要求1所述的方法(900)，其中形成所述侧壁隔离物(402)的步骤在所述半导体衬底(102)的上方形成所述侧壁隔离物(402)有第一距离；以及形成所述硅化隔离物(610)的步骤在所述半导体衬底(102)之上形成所述硅化隔离物(610)有第二距离，并且所述第一距离大于所述第二距离。
3.如权利要求1所述的方法(900)，还包括在所述半导体衬底(102)的上方形成浅源极/漏极衬垫(404)有第一距离；以及其中形成所述硅化隔离物(610)的步骤在所述半导体衬底(102)之上形成所述硅化隔离物(610)有第二距离，并且所述第一距离大于所述第二距离。
4.如权利要求1所述的方法(900)，其中形成所述侧壁隔离物(402)的步骤在所述半导体衬底(102)的上方形成所述侧壁隔离物(402)有第一距离；以及形成所述硅化隔离物(610)的步骤在所述半导体衬底(102)之上形成所述硅化隔离物(610)有第二距离，并且所述第一距离等于或小于所述第二距离。
5.如权利要求1所述的方法(900)，还包括在所述半导体衬底(102)的上方形成浅源极/漏极衬垫(404)有第一距离；以及其中形成所述硅化隔离物(610)的步骤在所述半导体衬底(102)之上形成所述硅化隔离物(610)有第二距离，并且所述第一距离等于或小于所述第二距离。
6.一种集成电路(100)，包括半导体衬底(102)；在所述半导体衬底(102)上的栅极电介质(104)；在所述栅极电介质(104)上方的栅极(106)；在所述半导体衬底(102)之内邻接所述栅极(106)的浅源极/漏极结(304)；在所述栅极(106)周围的侧壁隔离物(402)；在所述半导体衬底(102)之内邻接所述侧壁隔离物(402)的深源极/漏极结(504)；在所述浅源极/漏极结(304)及所述深源极/漏极结(504)上的所述侧壁隔离物(402)上方的硅化隔离物(610)，所述硅化隔离物(610)由未掺杂材料所制成；在所述深源极/漏极结(504，506)上邻接所述硅化隔离物(610)的硅化物(604)(606)，在所述半导体衬底(102)上的介电层(702)；以及在所述介电层(702)内至所述硅化物(604)(606)的接触。
7.如权利要求6所述的方法(900)，其中所述侧壁隔离物(402)在所述半导体衬底(102)的上方有第一距离；以及所述硅化隔离物(610)在所述半导体衬底(102)之上有第二距离，并且所述第一距离大于所述第二距离。
8.如权利要求6所述的方法(900)，还包括在所述半导体衬底(102)上方有第一距离的浅源极/漏极衬垫(404)；以及其中所述硅化隔离物(610)在所述半导体衬底(102)之上有第二距离，并且所述第一距离大于所述第二距离。
9.如权利要求6所述的方法(900)，其中所述侧壁隔离物(402)在所述半导体衬底(102)的上方有第一距离；以及所述硅化隔离物(610)在所述半导体衬底(102)之上有第二距离，并且所述第一距离等于或小于所述第二距离。
10.如权利要求6所述的方法(900)，还包括在所述半导体衬底(102)上方有第一距离的浅源极/漏极衬垫(404)；以及其中所述硅化隔离物(610)在所述半导体衬底(102)之上有第二距离，并且所述第一距离等于或小于所述第二距离。
全文摘要
本发明提供一种形成集成电路(100)的方法(900)及该集成电路(100)的结构。栅极电介质(104)形成在半导体衬底(102)上，并且栅极(106)形成在该栅极电介质(104)上方。浅源极/漏极结(304，306)形成在该半导体衬底(102)之内。侧壁隔离物(402)形成在该栅极(106)周围。深源极/漏极结(504，506)用该侧壁隔离物(402)而形成在该半导体衬底(102)之内。硅化隔离物(610)在形成该浅及深源极/漏极结(504，506)之后形成在该侧壁隔离物(402)上方。硅化物(604)(606)邻接该硅化隔离物(610)形成在该深源极/漏极结(504，506)上，并且介电层(702)沉积在该半导体衬底(102)上。接着在该介电层(702)内形成至该硅化物(604)(606)的接触。
文档编号H01L21/336GK1846301SQ200480025172
公开日2006年10月11日 申请日期2004年8月30日 优先权日2003年9月2日
发明者J·P·巴顿, M·马汉坡, T·卡姆勒, D·E·布朗, P·R·贝塞尔, S·S－S·陈, A·C·弗伦克尔 申请人:先进微装置公司