专利名称：非易失性存储装置中形成栅电极的方法
技术领域：
本发明涉及在非易失性存储装置中形成栅电极的方法，尤其是涉及非易失性存储装置中形成栅电极的方法，其中其可防止在用于确定栅电极的蚀刻栅电极的工艺中在控制栅中形成底切。
背景技术：
非易失性存储装置(NVM)，例如EPROM(可抹除可编程只读存储器)、EEPROM(电子可抹除可编程只读存储器)和闪存，通常包含其中叠置两个电极的栅电极。一般来说，设置于较低层的电极称为‘浮动栅(floating gate)’，而设置于较高层的电极称为‘控制栅’。此外，用于使程序化电子储存于浮动栅中的多晶硅间氧化(IPO)膜(在下文中称为‘介电膜’)被插入浮动栅和控制栅之间。
现在将参照图9和图10说明用于形成构造如上的非易失性存储装置的栅电极的方法。图9和图10是说明现有技术中形成非易失性存储装置的栅电极的方法的截面图。
参照图9和图10，在半导体衬底10上依次沉积隧道氧化膜(tunnel oxidefilm)11、浮动栅12、介电膜13、控制栅14、硅化钨层15以及硬掩模16。然后执行利用供栅电极构图的掩模的蚀刻工艺，以首先对硬掩模16构成图案。去除供栅电极构图的掩模。随后，执行使用该被构成图案的硬掩模16作为蚀刻掩模的蚀刻工艺，以依次对硅化钨层15、控制栅14、介电膜13、浮动栅12以及隧道氧化膜11构成图案。
然而，在图案化栅电极的工艺中，当在图案化控制栅14之后对介电膜13和浮动栅12构成图案时，控制栅14中会产生底切(参见图10中的‘A’)。在控制栅14中产生底切的原因是当对介电膜13和浮动栅12构成图案时，控制栅14的侧壁会被蚀刻气体损坏。如果这样在控制栅14中产生底切，则栅电极的临界尺寸比C/B会降低。
从而，在用以补偿在对栅电极构成图案后受损部分的氧化栅电极的工艺中，在介电膜13中会严重产生莞尔现象(smiling phenomenon)。因此，产生介电膜13的厚度增加的现象。此时，栅电极的临界尺寸比C/B是控制栅的临界尺寸C与浮动栅的临界尺寸B的比例。因此，从装置特性来看，会产生程序速度变慢的问题。
发明内容
从而，鉴于上述问题作出了本发明，且本发明的目的是提供形成非易失性存储装置中的栅电极的方法，其中可防止在用于确定栅电极的栅电极蚀刻工艺中在控制栅中形成底切。
为了达到上述目的，根据本发明，提供了一种形成非易失性存储装置的栅电极的方法，该方法包括步骤提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；以及阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。
图1是说明根据本发明优选实施例用以形成非易失性存储装置的栅电极的方法的电路图；图2是示出图1中非易失性存储装置的平面图；图3是示出沿图2中线A-A的非易失性存储装置的截面图；图4至图8是示出沿图2中线B-B的非易失性存储装置的截面图；以及图9和图10是说明现有技术中形成非易失性存储装置的栅电极方法的截面图。
具体实施例方式
现在将参照
根据本发明的优选实施例。由于为了使本领域技术人员能够了解本发明而提出优选实施例，它们可以按各种不同的方式加以修改，并且本发明的范围并不局限于稍后所述的优选实施例。
图1是用于说明根据本发明优选实施例用以形成非易失性存储装置的栅电极的方法的电路图。图2是示出图1中非易失性存储装置的平面图。图3是示出沿着图2中线A-A的非易失性存储装置的截面图。图4至图8是示出沿着图2中线B-B的非易失性存储装置的截面图。在本发明中，示出了NAND闪存装置以便于说明。此外，相同附图标记用于表示相同或相似部件。
参照图1、2、3和4，提供由预处理清洁工艺加以清洁的半导体衬底110。该预处理清洁工艺可在以DHF(稀释的HF)清洁半导体衬底后使用SC-1(NH4OH/H2O2/H2O)来执行，或者可在以BOE(缓冲氧化物蚀刻剂)清洁半导体衬底后使用SC-1来执行。
随后，在半导体衬底110上形成筛氧化膜(screen oxide film)(未显示)。该筛氧化膜用于防止半导体衬底110的表面在作为后续工艺执行的阱离子注入工艺(wetl ion implant process)或阈值电压离子注入工艺中受损。此时，为了在半导体衬底110中形成阱区域而执行阱离子注入工艺，并为了控制阈值电压而执行阈值电压离子注入工艺。
随后，执行阱离子注入工艺和阈值电压离子注入工艺。从而，在半导体衬底110中形成阱区域(未显示)。此时，该阱区域可形成为具有三重结构(triple structure)。
然后在半导体衬底110上形成隧道氧化膜111。此时，可通过在750℃到800℃范围的一温度下经由湿氧化工艺形成纯氧化膜，然后在900℃到910℃范围的一温度下使用N2气体在纯氧化膜上执行退火工艺20至30分钟来形成隧道氧化膜111。在形成纯氧化膜后在该纯氧化膜上使用N2气体执行退火工艺的原因是，为了最小化隧道氧化膜111和半导体衬底110表面间的缺陷密度。
为形成隔离膜112，通过自对准浅沟槽隔离(SelfAligned Shallow TrenchIsolation，SASTI)工艺在隧道氧化膜111上沉积多晶硅膜(未显示)(下文中称为‘第一多晶硅膜’)。然而在此情况中，在本发明的优选实施例中，隔离膜112可由STI工艺代替SASTI工艺而形成。同时，第一多晶硅膜可通过沉积低抗氧化特性的非掺杂非晶硅膜或低浓度的掺杂非晶硅膜来形成。
在第一多晶硅膜上沉积氮化膜基的覆盖层(未显示)。此时，考虑到随后化学机械抛光(CMP)工艺中的凹陷，优选充分厚地沉积覆盖层。覆盖层用于在随后的CMP工艺中保护第一多晶硅膜。
随后，通过光刻工艺的方式蚀刻覆盖层、第一多晶硅膜、隧道氧化膜111和部分该半导体衬底110，从而形成沟槽(未显示)。从而，确定场区域和有源区域。
接着，可在形成沟槽的整个表面上实施氧化工艺，以在沟槽的内侧、隧道氧化膜111和第一多晶硅膜上形成阱氧化膜(未显示)。此时，可在800℃到900℃范围的一温度下执行该氧化工艺，以防止第一多晶硅膜的再结晶，且可执行该氧化工艺，以相对于监控晶片指标(monitoring wafer target)形成厚度为30至100的阱氧化膜。执行该氧化工艺的原因是补偿在用于形成沟槽的蚀刻工艺中受到损坏的沟槽中的侧壁。此外，为了使沟槽环绕的顶部/底部边缘部分的轮廓圆滑并缩小有源区域中的临界尺寸(CD)，而执行该氧化工艺。
然后将作为隔离膜的绝缘膜沉积在形成沟槽的整个表面上，从而间隙填充(gap-filled)沟槽。此时，作为隔离膜的绝缘膜采用高密度等离子体(HDP)氧化膜。该HDP氧化膜具有良好的沟槽间隙填充特性。
包括HDP氧化膜的整个表面通过使用覆盖层作为蚀刻停止层(etch-stoplayer)的CMP加以抛光。随后，通过使用磷酸(H3PO4)的蚀刻工艺剥离该覆盖层。
然后将作为浮动栅的多晶硅膜113(在下文中称为‘第二多晶硅膜’)沉积于已剥离覆盖层的整个表面。此时，可使用低抗氧化特性的非掺杂非晶硅膜或者低浓度的掺杂非晶硅膜来沉积第二多晶硅膜113。此时，可通过使用SiH4气体的低压化学气相沉积(LPCVD)方式在480℃到550℃范围的一温度下来沉积厚度为1000到3000的非掺杂非晶硅膜。也可在480℃到550℃范围的一温度下及0.1torr到0.3torr范围的一低压下通过使用Si2H6和PH3气体的LPCVD来沉积厚度为1000到3000的掺杂非晶硅膜。
接着通过使用光刻工艺的蚀刻工艺对第二多晶硅膜113构成图案。从而，相对于隔离膜112分割第二多晶硅膜113。同时，在执行光致抗蚀剂工艺前可在第二多晶硅膜113上沉积抗反射膜(未显示)。该抗反射膜用于在光刻工艺中防止光被反射。
介电膜114沿着台阶沉积于包括已构成图案的第二多晶硅膜113的整个表面上。此时，可使用氧化膜/氮化膜/氧化膜(SiO2/Si3N4/SiO2)来形成介电膜114。此外，可通过使用具有良好耐压特性和良好TDDB(与时间相关的介电击穿)特性的DCS(二氯硅烷，SiH2Cl2)和N2O气体作为源来沉积热温度氧化膜而形成该氧化膜。此时，可在具有良好台阶覆盖特性的工艺状态下通过CVD、等离子体增强CVD(PECVD)或者常压CVD(APCVD)来沉积该氧化膜，其中在从600℃到700℃温度范围的一温度下加载半导体衬底110时，压力为0.1至3torr并且温度范围从810℃到850℃。同时，可在低压1至3torr和接近650℃到800℃的一温度下使用DCS和NH3气体通过具有良好台阶覆盖特性的CVD、PECVD或APCVD来沉积该氮化膜。
然后，在介电膜114上沉积作为控制栅的多晶硅膜115(在下文中称为‘第三多晶硅膜’)。此时，可使用与第二多晶硅膜113相同的形成方法来形成第三多晶硅膜115。然而，第三多晶硅膜115的厚度可根据器件的规格而改变。
随后，在第三多晶硅膜115上形成金属硅化物层116。金属硅化物层116用于降低第三多晶硅膜115的阻值。此时，金属硅化物层116可使用任何一种金属(例如钨、钛和镍)来形成。形成金属硅化物层116的方法包含步骤在第三多晶硅膜115上沉积金属层，然后至少执行一次热处理工艺。
然后可在金属硅化物层116上沉积硬掩模117。此时，可使用氮化物(LP(低压)氮化物或PE(等离子体增强)氮化物)或氧氮化物膜，或者PE-TEOS(等离子体增强原硅酸盐四乙酯)、LP-TEOS(低压TEOS)、HTO(高温氧化物)或USG(非掺杂硅酸盐玻璃)氧化膜来形成硬掩模117。
同时，未示于图1和图2中的附图标记MC1到MC3代表存储单元。
在说明形成该栅电极的方法中，为便于说明，将参照沿着图2中的线B-B的截面图说明后续工艺。如果需要的话，可以改变图中的各元件的厚度。
参照图5，在硬掩模117上形成光致抗蚀剂图案118。此时，可通过在硬掩模117上涂覆光致抗蚀剂剂并且然后使用用于确定栅电极的光掩模来执行曝光及显影工艺以形成该光致抗蚀剂图案118。
然后执行使用光致抗蚀剂图案118的蚀刻工艺以对硬掩模117构成图案。随后，通过剥离工艺剥离光致抗蚀剂图案118。
参照图6，通过使用已构成图案的硬掩模117作为蚀刻掩模的蚀刻工艺将对金属硅化物层116构成图案。此时，该蚀刻工艺可使用Cl2和O2的混合气体、SF6气体或者上述气体的混合气体。
参照图7，通过蚀刻工艺对部分第三多晶硅膜115、介电膜114和第二多晶硅膜113构成图案，其中将含碳附加气体添加于主要蚀刻气体中。此时，在此蚀刻工艺中，设定蚀刻指标(etch target)，从而甚至部分第二多晶硅膜113的顶部也被构成图案。同时，含碳附加气体可以是CF4、CHF3、C2F6、CH2F2、C4F8、C3F8、C5F8和CH3F中的任何一种，或者其中混合有至少两种上述气体的混合气体。此外，在此蚀刻工艺中，该含碳附加气体的比例比作为主要蚀刻气体的Cl2或HBr的比例高0.5到2倍。
例如，可通过阻断向用以对金属硅化物层116构成图案的蚀刻腔中供应SF6气体，并在供应HBr气体以取代SF6气体时供应含碳附加气体以执行第三多晶硅膜115的图案化工艺。使用HBr气体来取代SF6气体的理由是可稳定地形成多晶硅膜的轮廓。在蚀刻第三多晶硅膜115的蚀刻工艺中，Cl2气体只可用来作为主要蚀刻气体。然而，考虑到该多晶硅膜的轮廓，优选地使用HBr气体或者Cl2气体和HBr气体的混合气体。
同时，在蚀刻第三多晶硅膜115的蚀刻工艺中，由主要蚀刻气体蚀刻第三多晶硅膜115并从而对其构成图案。然而，在第三多晶硅膜115的蚀刻工艺中，该附加气体中所含的碳会渗透至第三多晶硅膜115的侧壁中。从而，在第三多晶硅膜115、介电膜114和第二多晶硅膜113的一部分(事实上是在第三多晶硅膜的蚀刻工艺中暴露的部分)的侧壁上形成钝化层119。钝化层119具有降低由主要气体产生的第三多晶硅膜115的蚀刻率的功能。由此，当蚀刻介电膜114和第二多晶硅膜113时，钝化层119起到减缓作用，以防止在第三多晶硅膜115中产生底切。另外，在蚀刻第三多晶硅膜115的蚀刻工艺中，蚀刻指标是达到部分第二多晶硅膜113的顶部。从而可防止第三多晶硅膜115中的底切。因此，可形成具有垂直轮廓的第三多晶硅膜115。
参照图8，在阻断向蚀刻腔中供应的含碳附加气体之后，通过仅使用主要蚀刻气体的蚀刻工艺对第二多晶硅膜113和隧道氧化膜111构成图案。因此会暴露部分半导体衬底110。通过在第二多晶硅膜113的蚀刻工艺中阻断该含碳附加气体，则不会进一步形成钝化层119，但仅完好地对第二多晶硅膜113和隧道氧化膜111构成图案。从而，确定了由金属硅化物层116、第三多晶硅膜115、介电膜114、第二多晶硅膜113和隧道氧化膜111组成的栅电极。
同时，图7中形成的钝化层119由后续氧化工艺去除。氧化工艺中供应的O2和钝化层119中含有的碳发生反应，从而去除碳。此时，执行该氧化工艺以补偿在对栅电极构成图案时受损的部分，且该氧化工艺在O2气氛下执行于该栅电极的侧壁上。
如上所述，根据本发明，在用以确定栅电极的栅电极蚀刻工艺中，该蚀刻工艺是通过选择性添加含碳附加气体而执行的。其可防止当蚀刻浮动栅时在控制栅侧壁上形成底切。因此可形成具有垂直轮廓的栅电极。从而，该栅电极的临界尺寸比即使在经过后续氧化工艺后仍可保持在90％以上。
虽然参照优选实施例进行了上述说明，但是应当理解，在不脱离本发明和所附权利要求的精神和范围内，本领域普通技术人员可对本发明进行改变和改进。
权利要求
1.一种形成非易失性存储装置的栅电极的方法，包括以下步骤(a)提供半导体衬底，其中形成隧道氧化膜、作为浮动栅的第一多晶硅膜、介电膜以及作为控制栅的第二多晶硅膜；(b)执行第一蚀刻工艺，其中将含碳附加气体添加于主要蚀刻气体中，从而对部分该第二多晶硅膜、该介电膜和该第一多晶硅膜构成图案；及(c)阻断附加气体的供应，并且然后执行仅使用主要蚀刻气体的第二蚀刻工艺，由此对第一多晶硅膜和保持未被构成图案的隧道氧化膜构成图案。
2.如权利要求1所述的方法，其中该主要蚀刻气体采用Cl2或HBr。
3.如权利要求1所述方法，其中以比该主要蚀刻气体多0.5至2倍的量供应该附加气体。
4.如权利要求3所述的方法，其中该附加气体为CF4、CHF3、C2F6、CH2F2、C4F8、C3F8、C5F8和CH3F中任一种，或者上述气体中至少两种的混合气体。
5.如权利要求1所述的方法，其中在步骤(b)中在部分该第二多晶硅膜、该介电膜和该第一多晶硅膜上形成钝化层，其中所述部分该第二多晶硅膜、该介电膜和该第一多晶硅膜在第一蚀刻工艺中由附加气体中的碳构成图案并暴露。
6.如权利要求1所述的方法，还包括在步骤(a)中在第二多晶硅膜上形成金属硅化物层的步骤。
7.如权利要求6所述的方法，其中在步骤(b)前，由使用Cl2或SF6气体的第三蚀刻工艺对该金属硅化物层进行蚀刻并构成图案。
8.如权利要求7所述的方法，其中第一到第三蚀刻工艺是在相同的蚀刻腔中执行的。
9.如权利要求6所述的方法，还包括在步骤(a)中在该金属硅化物层上形成硬掩模的步骤。
10.如权利要求6所述的方法，其中该硬掩模在第一蚀刻工艺中用作蚀刻掩模。
11.如权利要求1所述的方法，其中第一和第二蚀刻工艺是在相同的蚀刻腔中执行的。
全文摘要
本发明公开一种形成非易失性存储装置的栅电极的方法。根据本发明，在用于确定栅电极的栅电极蚀刻工艺中，该蚀刻步骤是通过选择性添加含碳附加气体来执行的。其可防止在蚀刻浮动栅时在控制栅的侧壁上形成底切。因此可形成具有垂直轮廓的栅电极。
文档编号H01L21/8247GK1750235SQ20051000552
公开日2006年3月22日 申请日期2005年1月20日 优先权日2004年9月15日
发明者李炳锡 申请人:海力士半导体有限公司