专利名称：集成电路或分立元件平面凸点组合式封装结构的制作方法
技术领域：
本发明涉及一种集成电路或分立元件，具体涉及一种集成电路或分立元件平面凸点组合式封装结构。属集成电路或分立元件封装技术领域。
背景技术：
在本发明作出以前，传统的集成电路或分立元件封装形式主要有四边无脚表面贴片式封装(QFN)以及球形阵列式封装(BGA)两种，它们各自存在一定的不足，现分述如下
发明内容
本发明的目的在于克服上述不足，提供一种生产顺畅、良率提高，成本低廉，品质优良，可靠性高，散热性高的集成电路或分立元件平面凸点组合式封装结构。
本发明的目的是这样实现的一种集成电路或分立元件平面凸点组合式封装结构，包括基岛、芯片、功能输出脚以及塑封体，所述的功能输出脚分布于基岛的外圈或/和外侧，芯片放置于基岛上，其特征在于所述的塑封体外部的基岛和功能输出脚凸出于塑封体表面；所述的基岛有单个基岛或多个基岛；
所述的功能输出脚有圈状分布的，或有排状分布的，或有圈排混合分布的；所述的芯片有单颗或多颗。
与现有技术相比，本发明采用平面凸点组合式封装(FBP BGA)具有如下优点一、基岛与芯片的搭配形式金属基板采用半蚀刻的方式再搭配线路整理层后，同样可以做到单基岛单芯片、单基岛多颗排列芯片、单基岛多层堆叠芯片，在同一封装体内同样可以做到多基岛多颗排列芯片及多基岛多层堆叠芯片等放置方式；而且金属基板的成本较低。塑胶电路基板的成本要比平面凸点阵列式封装的金属基板材料成本至少高出两倍以上。
二、塑封体外部功能输出脚的分别方式金属基板采用两次蚀刻的方式可以轻松达到塑封体外部功能输出脚的多种分布方式，如单圈、多圈、单排、多排以及圈排混合等，且成本较低。
三、塑封体外部功能输出脚的凸出性能金属基板采用两次蚀刻的方式可以轻松达到塑封体外部的功能输出脚凸出于塑封体的表面。
四、基岛与功能输出脚的共面能力金属基板采用两次蚀刻的方式确保了基岛与功能输出脚的绝对共面性，而且也绝对不会有功能输出脚掉、缺、凹陷的问题产生。
五、基岛露出塑封体底部的散热能力
金属基板采用二次蚀刻的方式使散热用的基岛直接露出并凸出于塑封体的底部，基岛与功能输出脚一起焊接在印刷电路板上；所以，在利用空气进行散热的同时，还可以将芯片因电能而转成的热能直接而迅速的透过印刷电路板消散出去。
六、多层堆叠芯片以储存芯片为例，其单颗芯片的储存容量为128MB，在基岛上堆叠两颗芯片时可以使储存容量增至256MB，以此类推，堆叠四颗时可以使储存容量增至512MB，但是封装体的尺寸不会变大，从而加强了有效空间的利用率。
七、多层堆叠芯片、圈或/和排可以根据产品的需要来纵向堆叠芯片，必要时可加入线路整理层后再封装成多层堆叠芯片、多圈或/和多排功能输出脚的集成电路；相比较单颗芯片独立封装而言，它可以省下一颗甚至多颗封装体的空间。关键在于纵向堆叠芯片的数量和堆叠组数的不同，封装体的尺寸也会有所不同。
图1本发明的实施例1横截面结构示意图。
图2(a)、(b)分别为本发明的实施例2平面和O-O立面布置图。
图3(a)、(b)分别为本发明的实施例4平面和O-O立面布置图。
图4(a)、(b)分别为本发明的实施例13平面和O-O立面布置图。
图5(a)、(b)分别为本发明的实施例14平面和O-O立面布置图。
图6(a)、(b)分别为本发明的实施例15平面和O-O立面布置图。
图7(a)、(b)分别为本发明的实施例16平面和O-O立面布置图。
图8(a)、(b)～9(a)、(b)为本发明的实施例17平面和O-O立面布置图。
图10(a)、(b)为本发明的实施例18平面和O-O立面布置图。
图11(a)、(b)～12(a)、(b)为本发明的实施例19平面和O-O立面布置图。
图13(a)、(b)为本发明的实施例20平面和O-O立面布置图。
图14(a)、(b)～15(a)、(b)为本发明的实施例29平面和O-O立面布置图。
图16(a)、(b)为本发明的实施例30平面和O-O立面布置图。
图17(a)、(b)为本发明的实施例31平面和O-O立面布置图。
图18(a)、(b)为本发明的实施例32平面和O-O立面布置图。
图19(a)、(b)～22(a)、(b)为本发明的实施例37平面和O-O立面布置图。
图23(a)、(b)、24(a)、(b)为本发明的实施例38平面和O-O立面布置图。
图25(a)、(b)～37(a)、(b)为本发明的实施例59平面和O-O立面布置图。
图38(a)、(b)～39(a)、(b)为本发明的实施例60平面和O-O立面布置图。
图40(a)、(b)～42(a)、(b)为本发明的实施例61平面和O-O立面布置图。
图43(a)、(b)为本发明的实施例65平面和O-O立面布置图。
具体实施例方式实施例1参见图1，采用本发明的集成电路或分立元件平面凸点组合式封装结构，主要由基岛1、芯片2、功能输出脚3、金线4以及塑封体5组成。所述的功能输出脚3分布于基岛1的外圈和外侧，所述的芯片2放置于基岛1上。金线4连接于芯片2与功能输出脚3之间，所述的基岛1、芯片2、功能输出脚3和金线4均用塑封体5包封，并使塑封体外部的基岛1和功能输出脚3凸出于塑封体5表面。所述的功能输出脚3自内至外依次包括金属层3.1、活化层3.2、金属基板层3.3、活化层3.4和金属层3.5。功能输出脚3凸出于塑封体5的表面被外层活化层3.4和外层金属层3.5包覆。所述的基岛1自内至外依次包括金属层1.1、活化层1.2、金属基板层1.3、活化层1.4和金属层1.5，基岛1凸出于塑封体5的表面被外层活化层1.4和外层金属层1.5包覆。
所述的基岛1有单个基岛或多个基岛；所述的功能输出脚3有圈状分布的，或有排状分布的，或有圈排混合的。所述的芯片2有单颗或多颗。
另外上述实施例1还可以有几种特例1)功能输出脚3和基岛1也可以省却内、外两层活化层3.2、3.4和1.2、1.4。
2)功能输出脚3和基岛1凸出于塑封体5的部分仅有底端面被外层活化层3.4、1.4和外层金属层3.5、1.5镀覆，而其余部分没有被镀覆。
3)功能输出脚3和基岛1省却内、外两层活化层3.2、3.4和1.2、1.4，并且功能输出脚3和基岛1凸出于塑封体的部分仅有底端面被外层金属层3.5、1.5镀覆，而其余表面部分没有被镀覆。
下面结合附图对本发明的具体实施方式
作进一步详细描述本发明共有三套方案方案一所述的功能输出脚呈圈状分布，圈状的有单圈或/和多圈。具体详见实施例2～16。
方案二所述的功能输出脚呈排状分布，排状的有单排或/和多排。具体详见实施例17～32。
方案三所述的功能输出脚呈圈排混合分布。具体详见实施例33～67。
实施例2单基岛/多圈功能输出脚/单芯片参见图2，所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有单颗芯片。
实施例3单基岛/单圈功能输出脚/多芯片所述的基岛有单个，单个基岛外圈的功能输出脚有单圈，单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
实施例4单基岛/多圈功能输出脚/多芯片参见图3，所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
实施例5多基岛/单圈功能输出脚/多芯片所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
实施例6多基岛/单圈功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
实施例7多基岛/多圈功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有单颗芯片。
实施例8多基岛/单、多圈功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有单颗芯片。
实施例9多基岛/单圈功能输出脚/多芯片所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例10多基岛/单圈功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例11多基岛/多圈功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例12多基岛/单、多圈功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例13多基岛/单圈功能输出脚/单、多芯片参见图4，所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例14多基岛/单圈功能输出脚/单、多芯片参见图5，所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例15多基岛/多圈功能输出脚/单、多芯片参见图6，所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例16多基岛/单、多圈功能输出脚/单、多芯片参见图7，所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例17单基岛/单排功能输出脚/单芯片参见图8～9，所述的基岛有单个，单基岛外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧(图8)或多侧(图9)，单基岛上有单颗芯片。
实施例18单基岛/多排功能输出脚/单芯片参见图10，所述的基岛有单个，单基岛外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧；单基岛上有单颗芯片。
实施例19单基岛/单排功能输出脚/多芯片参见图11～12，所述的基岛有单个，单基岛外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧(图11)或多侧(图12)，单基岛上有多颗芯片。多颗芯片在单基岛上的布置方式有排列或/和堆叠。
实施例20单基岛/多排功能输出脚/多芯片参见图13，所述的基岛有单个，单基岛外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧；单基岛上有多颗芯片。多颗芯片在单基岛上的布置方式有排列或/和堆叠。
实施例21多基岛/单排功能输出脚/多芯片所述的基岛有多个，多个基岛外侧的功能输出脚有单排，单排功能输出脚布置于多个基岛的一侧或多侧，多个基岛中每个基岛上有单颗芯片。
实施例22多基岛/单排功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，单排功能输出脚布置于每个基岛的一侧或多侧，多个基岛中每个基岛上有单颗芯片。
实施例23多基岛/多排功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有多排，多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有单颗芯片。
实施例24多基岛/单、多排功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，也有多排，单排或多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有单颗芯片。
实施例25多基岛/单排功能输出脚/多芯片所述的基岛有多个，多个基岛外侧的功能输出脚有单排，单排功能输出脚布置于多个基岛的一侧或多侧；多个基岛中每个基岛上有多颗芯片。多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例26多基岛/单排功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，单排功能输出脚布置于每个基岛的一侧或多侧，多个基岛中每个基岛上有多颗芯片。多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例27多基岛/多排功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有多排，多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有多颗芯片。多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例28多基岛/单、多排功能输出脚/多芯片所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，也有多排，单排或多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有多颗芯片。多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
实施例29多基岛/单排功能输出脚/单、多芯片参见图14～15，所述的基岛有多个，多个基岛外侧的功能输出脚有单排，单排功能输出脚布置于多个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例30多基岛/单排功能输出脚/单、多芯片参见图16，所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，单排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例31多基岛/多排功能输出脚/单、多芯片参见图17，所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有多排，多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例32多基岛/单、多排功能输出脚/单、多芯片参见图18，所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，也有多排，单排或多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例33单基岛/单圈、单排功能输出脚/单芯片所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
实施例34单基岛/单圈、多排功能输出脚/单芯片所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
实施例35单基岛/多圈、单排功能输出脚/单芯片所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
实施例36单基岛/多圈、多排功能输出脚/单芯片所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
实施例37单基岛/单圈、单排功能输出脚/多芯片参见图19～22，所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧(图19中是一侧，图20、21中是两侧，图22中是三侧)，单基岛上的芯片有多颗，多颗个芯片在基岛上的布置方式有排列或/和堆叠。
实施例38单基岛/单圈、多排功能输出脚/多芯片参见图23～24，所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧(图23中是两侧，图24中是三侧)，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例39单基岛/多圈、单排功能输出脚/多芯片所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例40单基岛/多圈、多排功能输出脚/多芯片所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例41多基岛/单圈、单排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例42多基岛/单圈、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例43多基岛/单圈、单排、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例44多基岛/多圈、单排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例45多基岛/多圈、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例46多基岛/多圈、单排、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例47多基岛/单圈、多圈、单排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例48多基岛/单圈、多圈、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例49多基岛/单圈、多圈、单排、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
实施例50多基岛/单圈、单排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例51多基岛/单圈、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例52多基岛/单圈、单排、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例53多基岛/多圈、单排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例54多基岛/多圈、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例55多基岛/多圈、单排、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例56多基岛/单圈、多圈、单排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例57多基岛/单圈、多圈、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例58多基岛/单圈、多圈、单排、多排功能输出脚/多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片。多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例59多基岛/单圈、单排功能输出脚/单、多芯片参见图25～37，所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例60多基岛/单圈、多排功能输出脚/单、多芯片参见图38～39，所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例61多基岛/单圈、单排、多排功能输出脚/单、多芯片参见图40～42，所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例62多基岛/多圈、单排功能输出脚/单、多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例63多基岛/多圈、多排功能输出脚/单、多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例64多基岛/多圈、单排、多排功能输出脚/单、多芯片所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例65多基岛/单圈、多圈、单排功能输出脚/单、多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例66多基岛/单圈、多圈、多排功能输出脚/单、多芯片所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
实施例67多基岛/单圈、多圈、单排、多排功能输出脚/单、多芯片参见图43，所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
权利要求
1.一种集成电路或分立元件平面凸点组合式封装结构，包括基岛(1)、芯片(2)、功能输出脚(3)以及塑封体(5)，所述的功能输出脚(3)分布于基岛(1)的外圈或/和外侧，芯片(2)放置于基岛(1)上，其特征在于所述的塑封体(5)外部的基岛(1)和功能输出脚(3)凸出于塑封体(5)表面；所述的基岛(1)有单个基岛或多个基岛；所述的功能输出脚(3)有圈状分布的，或有排状分布的，或有圈排混合分布的；所述的芯片(2)有单颗或多颗。
2.根据权利要求1所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、金属基板层(3.3、1.3)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的底端面均被金属层(3.5、1.5)镀覆。
3.根据权利要求1所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、金属基板层(3.3、1.3)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的表面均被金属层(3.5、1.5)包覆。
4.根据权利要求1所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、活化层(3.2、1.2)、金属基板层(3.3、1.3)、活化层(3.4、1.4)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的底端面均被外层活化层(3.4、1.4)和外层金属层(3.5、1.5)镀覆。
5.根据权利要求1所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的功能输出脚(3)和基岛(1)自内至外依次包括金属层(3.1、1.1)、活化层(3.2、1.2)、金属基板层(3.3、1.3)、活化层(3.4、1.4)和金属层(3.5、1.5)，凸出于塑封体(5)的功能输出脚(3)和基岛(1)的表面均被外层活化层(3.4、1.4)和外层金属层(3.5、1.5)包覆。
6.根据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的功能输出脚(3)分布于基岛(1)的外圈。
7.据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的功能输出脚(3)分布于基岛(1)的外侧。
8.据权利要求1～5其中之一所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的功能输出脚(3)分布于基岛(1)的外圈和外侧。
9.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有单颗芯片。
10.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有单个，单个基岛外圈的功能输出脚有单圈，单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
11.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有单个，单个基岛外圈的功能输出脚有多圈；单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
12.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
13.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有单颗芯片。
14.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有单颗芯片。
15.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有单颗芯片。
16.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
17.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
18.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
19.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
20.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
21.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
22.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
23.根据权利要求6所述的一种集成电路或分立元件平面围圈凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外圈的功能输出脚有单圈，也有多圈，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
24.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有单个，单基岛外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的多侧，单基岛上有单颗芯片。
25.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有单个，单基岛外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧；单基岛上有单颗芯片。
26.根据权利要求7述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有单个，单基岛外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
27.根据权利要求7述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有单个，单基岛外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧；单基岛上有多颗芯片，多颗芯片在单基岛上的布置方式有排列或/和堆叠。
28.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛外侧的功能输出脚有单排，单排功能输出脚布置于多个基岛的一侧或多侧，多个基岛中每个基岛上有单颗芯片。
29.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，单排功能输出脚布置于每个基岛的一侧或多侧，多个基岛中每个基岛上有单颗芯片。
30.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有多排，多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有单颗芯片。
31.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，也有多排，单排或多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有单颗芯片。
32.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛外侧的功能输出脚有单排，单排功能输出脚布置于多个基岛的一侧或多侧；多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
33.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，单排功能输出脚布置于每个基岛的一侧或多侧，多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
34.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有多排，多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
35.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，也有多排，单排或多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中每个基岛上有多颗芯片，多颗芯片在每个基岛上的布置方式有排列或/和堆叠。
36.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛外侧的功能输出脚有单排，单排功能输出脚布置于多个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
37.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，单排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
38.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有多排，多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
39.根据权利要求7所述的一种集成电路或分立元件平面排列凸点式封装结构，其特征在于所述的基岛有多个，多个基岛中每个基岛外侧的功能输出脚有单排，也有多排，单排或多排功能输出脚布置于每个基岛的一侧或多侧；多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
40.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
41.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
42.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
43.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有单颗。
44.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
45.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
46.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
47.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有单个，单基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于单基岛的一侧或多侧，单基岛上的芯片有多颗，多颗芯片在基岛上的布置方式有排列或/和堆叠。
48.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
49.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
50.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
51.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
52.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
53.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
54.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
55.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
56.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有单颗芯片。
57.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
58.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
59.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
60.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
61.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
62.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
63.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
64.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的方式有排列或/和堆叠。
65.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多基岛中每个基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
66.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚单排，单排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
67.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
68.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
69.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
70.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
71.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
72.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，单排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
73.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有多排，多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
74.根据权利要求8所述的一种集成电路或分立元件平面凸点组合式封装结构，其特征在于所述的基岛有多个，基岛外圈的功能输出脚有单圈，也有多圈，外侧的功能输出脚有单排，也有多排，单排和多排功能输出脚布置于基岛的一侧或多侧，多个基岛中有的基岛上有单颗芯片，有的基岛上有多颗芯片，多颗芯片在基岛上的布置方式有排列或/和堆叠。
全文摘要
本发明涉及一种集成电路或分立元件平面凸点组合式封装结构，属集成电路或分立元件技术领域。它包括基岛(1)、芯片(2)、功能输出脚(3)以及塑封体(5)，所述的功能输出脚(3)分布于基岛(1)的外圈或/和外侧，芯片(2)放置于基岛(1)上，其特征在于所述的塑封体(5)外部的基岛(1)和功能输出脚(3)凸出于塑封体(5)表面；所述的基岛(1)有单个基岛或多个基岛；所述的功能输出脚(3)有圈状分布的，或有排状分布的，或有圈排混合分布的；所述的芯片(2)有单颗或多颗。本发明生产顺畅、良率提高，成本低廉，品质优良，可靠性高，散热性高。
文档编号H01L23/31GK1738037SQ200510041070
公开日2006年2月22日 申请日期2005年7月5日 优先权日2005年7月5日
发明者王新潮, 于燮康, 梁志忠, 谢洁人, 陶玉娟, 李福寿, 杨维君 申请人:江苏长电科技股份有限公司