专利名称：半导体晶片及其制造方法
技术领域：
本发明是有关于半导体装置，且特别是有关于基底接触物(substrate contact)及其制造方法。
背景技术：
形成于绝缘层上覆硅(SOI)基底的半导体装置包括一半导体基底(亦称之为基底)，此半导体基底具有绝缘一硅材质的上方膜层(其中，举例说明，为形成主动装置)以及一下方基底的氧化物(oxide)材质的埋入绝缘层(buried insulating layer)。由于位于氧化物材质的膜层下方的基底部分通常并非电性连结于任何其它结构(亦即下方基底为浮置的)，于上方半导体装置操作时将累积静电于基底上。此累积而成的静电将绝缘层上覆硅基底上形成一后方沟道并无预警开启之，因而干扰了由此些半导体装置所组成集成电路的正常操作。起因于累积静电的不良影响包括增加集成电路的待机电流(standby current)，集成电路的热失控(thermalrunaway)现象以及甚至造成形成于绝缘层上覆硅基底上的逻辑、埋入逻辑以及存储器等电路的故障情形。
为了克服前述的不良影响，须于下方的基底上形成一接触物(contact)以实际地建立接地连结。形成接触物技术之一为于封装层次于集成电路的底面形成打线接合(wire bonding)。当然，如此于形成集成电路时，上述打线接合连结的形成便需要额外步骤与材料。举例来说，于集成电路的底面的打线接合通常按照各电路而逐一形成，故其极为耗时且为一昂贵的集成电路制程。
目前已见有多种改善打线接合接触物的尝试，例如于2001年10月9日核发给Fechner等人标题为“Method for Forming aFrontside Contact to the Silicon Substrate of a SOI wafer inthe Presence of Planarized Contact Dielectrics”的美国第6,300,666号专利中所揭露的基底接触物，其于下文中将之以提及方式并入本文中。Fechner揭露了一种形成基底接触的方法，其可为正常集成电路制程的一部分，且无需于栅极蚀刻时暴露硅基底且可更采用局部的内连物(interconnect)于形成一接触介电层之前提升此基底接触物至高于源/漏极区的高度(请参照该申请文件第2栏的第3至9行)。
鉴于Fechner所揭露的基底接触物以及其它参考文献所提供具有较打线接合于基底的接触物有显著改良的基底接触物，上述设计仍具有以下缺点。第一，由于基底接触物是形成于半导体晶片的集成电路区内，故于设计以及建造类似Fechner所揭露的基底接触物时需遵守许多设计准则。比如说，于浅沟槽隔离区的虚置图案与形成于绝缘层上覆硅基底上基底接触物间的设计准则需明确且可获得支持。前述的设计准则需基于虚置图案原则而考量于浅沟槽隔离物区的化学机械研磨表现对于基底接触物所造成的冲击。简单来说，由于其非为有效且较低成本的集成电路设计与制程，故更增添具有基底接触物的集成电路的设计与制造的设计准则的困难度。此外，形成类似于Fechner所揭露的基底接触物可能造成如金属氧化物半导体晶体管的半导体装置以及于半导体晶片的集成电路区内的多晶硅结构于设计与制程上的矛盾，进而更复杂化集成电路设计与其相关制程。
一般，于集成电路制作时通常同时于半导体晶圆或基底上形成多个集成电路。如于2002年7月2日核发给Pan标题为“DieSeal Ring”的美国第6412786号专利所描述，于相邻的半导体晶片(设置有集成电路)间的基底内通常形成有切割道(scribe line)以利于借由沿着切割道切割基底而完成集成电路的分割，其于下文中将以提及方式并入本文。然而，于切割半导体晶片时则于基底上形成横向应力，因而影响集成电路。用以解决上述问题方法之一即为于切割道与集成电路的周边区域之间形成一密封环(sealring)，即保护环(guard ring)。由切割基底所产生应力通常可为密封环而阻挡，而不会直接地对设置于基底上半导体晶片的集成电路造成冲击。
保护环的使用亦于设计以及封装集成电路时提供了其它效益。举例来说，于设计以及封装集成电路时，基于多种因素可避免水气进入集成电路内。由于水气可为氧化物所吸收，而增加了其介电常数，并因而影响如金属-绝缘-金属电容器、栅极氧化物电容器以及寄生内连物电容器。于集成电路的金属氧化物半导体晶体管内的水气于栅氧化层的中央绊住电荷，因而造成临界电压的偏移。此外，水气亦将于硅与栅氧化物接口处形成接口状态，因而增加可能形成的热电子，因而劣化了晶体管寿命。水气亦造成了金属内连物的腐蚀，因而降低集成电路可靠度。当于氧化硅存储器在水气时，氧化物的机械强度将因此而降低，而氧化物将倾向于拉伸应力下而破裂。
因为污染物于氧化硅内可快速的扩散，因此离子污染物(ioncontaminants)亦造成了集成电路的损害。举例来说，离子污染物可造成金属氧化物半导体晶体管的临界电压的不稳定，并于邻近离子污染物的表面处改变了硅表面特性。如于2002年12月10日核发给Bothra等人标题为“Seal Ring Structure for ICContaining Integrated Digital/RF/Analog Circuits andFunctions”的美国第6,492,716号专利中所描述的通常应用密封环以保护集成电路免于劣化与离子污染，其于下文中以提及方式并入中。
此外，随着集成电路速度的增加，于装置中使用密封环以包覆的借以降低射频(radio frequency)干扰与信号的串音(singlecross coupling)。密封环将接地或连结于一接地信号，例如一直流电供应导线，以大体降低干扰效应。密封环可为封装装置的一部分，而密封环可能连结于一导电上盖(conductive lid)。
由于保护环的特定应用及其相关效益，故经常于集成电路的设计、制造与封装中应用密封环。由于基底接触物与密封环需额外的集成电路制程，且于集成电路的设计与制造应用密封环具有实际价值。故将基底接触物与密封环结构整合于半导体晶片上有利集成电路设计。
如此，便需要一种半导体晶片及其相关技术，其于密封环结构中设置有基底接触物，借以改善或克服现有技术的缺陷。再者，由于基底接触物所需的额外制程与设计准则可与半导体晶片的集成电路区域相整合，有利于一集成电路区外形成的基底接触物，特别是采用绝缘层上覆硅的半导体晶片。
发明内容
有鉴于此，本发明的主要目的就是提供一种基底接触物(substrate contact)，适用于一半导体晶片，该半导体晶片形成于一基底上且包括一密封环区位于一集成电路区的周围。本发明的基底接触物包括一接触沟槽，延伸通过一浅沟槽隔离区以及一覆盖该基底的绝缘物，且位于该集成电路区之外，该接触沟槽大体填入有一导电材料，使得该基底电性连结于该密封环区的一金属内连物。
另一方面，本发明提供了一种半导体晶片，具有一密封环区，该密封环区包含一金属内连物插设于一金属层间介电层内，且设置于一隔离区与一集成电路区的周围。本发明的半导体晶片包括一绝缘层上覆硅基底，包括一下方基底；一埋入绝缘层，覆盖该下方基底以及一上方硅层，位于部分的该埋入绝缘层上方；以及一基底接触物，包括一接触沟槽延伸通过该埋入绝缘层且位于该集成电路区外部，该接触沟槽大体填入有一导电材料，使得该下方基底电性连结于该密封环区内的该密封环的该金属内连物。
另一方面，本发明亦提供了一种包含设置于集成电路区外部的基底接触物的半导体晶片的制造方法。
本发明是这样实现的本发明提供一种半导体晶片，所述半导体晶片包括一密封环区，包含一金属内连物插设于一金属层间介电层内，且设置于一隔离区与一集成电路区的周围；一绝缘层上覆硅基底，包括一下方基底，一埋入绝缘层覆盖该下方基底，以及一上方硅层位于部分的该埋入绝缘层上方；以及一基底接触物，包括一接触沟槽延伸通过该埋入绝缘层且位于该集成电路区外部，该接触沟槽填入有一导电材料，使得该下方基底电性连结于该密封环区内的该密封环的该金属内连物。
本发明所述的半导体晶片，该接触沟槽是形成于该密封环区内。
本发明所述的半导体晶片，该基底接触物是耦接于一密封环接触物，该密封环接触物形成于该基底接触物与该金属内连物间的一介电层内。
本发明所述的半导体晶片，该接触沟槽是形成于一隔离区内，该隔离区是设置于该密封环区与该集成电路区之间。
本发明所述的半导体晶片，该基底接触物是耦接于一隔离区接触物，该隔离区接触物形成于该基底接触物与该金属内连物间的一介电层内。
本发明所述的半导体晶片，更包括一金属硅化物层，位于该基底接触物上。
本发明所述的半导体晶片，该接触沟槽通过该埋入绝缘层上方的一浅沟槽隔离区，该基底接触物经由该下方基底内的一阱区而电性连结于该金属内连物。
本发明所述的半导体晶片，该密封环包括由不同于该接触沟槽的导电材料的一导电材料所形成的至少一介层窗。
本发明还提供一种半导体晶片的制造方法，所述半导体晶片的制造方法包括下列步骤形成一绝缘层上覆硅基底，包括下列步骤提供一下方基底；形成一埋入绝缘层于该下方基底的上方；以及形成一上方硅层于部分的该埋入绝缘层的上方；形成一集成电路于该绝缘层上覆硅基底的一集成电路区内；形成一基底接触物，包括下列步骤形成一接触沟槽通过该埋入绝缘层以及该集成电路区的外部；以及沉积一导电材料于该接触沟槽内；以及形成一密封环于该集成电路区周围的一密封环区内，其包括一金属内连物插设于一金属层间介电层内，该基底接触物允许该下方基底电性连结于该密封环区内的该密封环的该金属内连物。
本发明所述的半导体晶片的制造方法，该接触沟槽是形成于该密封环区内。
本发明所述的半导体晶片的制造方法，该基底接触物是耦接于一密封环接触物，该密封环接触物形成于该基底接触物与该金属内连物间的一层间介电层内。
本发明所述的半导体晶片的制造方法，该接触沟槽是形成于一隔离区内，该隔离区是设置于该密封环区与该集成电路区之间。
本发明所述的半导体晶片的制造方法，该隔离区接触物形成于该基底接触物与该金属内连物间的一层间介电层内。
本发明所述的半导体晶片的制造方法，形成该基底接触物更包括形成一金属硅化物层于该基底接触物上的步骤。
本发明所述半导体晶片及其制造方法所形成的基底接触物并不会复杂化集成电路的设计与制造，而有利于提高效率且降低成本。
图1为一上视图，用以说明依据本发明的半导体基底的一实施例；图2为一上视图，用以说明依据本发明的半导体基底的一实施例；图3为一剖面图，部分显示依据本发明的具有基底接触物的一半导体晶片的一实施例；图4为一剖面图，部分显示依据本发明的具有基底接触物的一半导体晶片的另一实施例。
具体实施例方式
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下本发明的基底接触物及其制造方法将配合以下较佳实施例作一详细叙述如下。特别地，于较佳实施例中采用绝缘层上覆硅基底的半导体晶片环境加以说明。然而，本发明亦可应用于其它半导体晶片以及具有相似结构的集成电路。本发明的基底接触物具有于设计与建造半导体晶片的集成电路区时同时降低基底接触物影响的优点。
首先请参照图1，显示了依据本发明的半导体基底(亦称之基底)的一实施例。此基底包括沿着切割道(其中的一标号为120)设置且可分割开来的多个半导体晶片(其中的一编号为110)。于切割道120内的各半导体晶片110包括位于集成电路区150周围的密封环区130以及隔离区140。
于传统半导体制程中，通常于基底上大体同时形成有多个半导体晶片110，各半导体晶片110包含位于集成电路区150内的一集成电路。切割道120通常设置于基底上的相邻半导体晶片110间，以利借由切割切割道120而分隔集成电路。然而，于分割基底上的半导体晶片110的程序时所引起的横向应力因可能会影响集成电路。克服如此问题方法之一为于切割道120与半导体晶片110的集成电路区之间形成密封环(于密封环区130内)。由切割基底引起的应力通常可为此密封环所抵挡而不会直接地对于设置于基底内的半导体晶片110内的集成电路造成冲击。
请参照图2，显示了依据本发明的半导体晶片的一实施例。借由如图1中显示与描述沿着切割道切割一基底而形成半导体晶片的一外部周围区210。于半导体晶片的外部周围区210与半导体晶片的集成电路区240的周围形成有密封环区220以及隔离区230。换句话说，密封环区220环绕隔离区230与集成电路区240的周围。于集成电路区240内则形成有集成电路以及如信号焊垫区250以及信号接地焊垫区260的多个焊垫区。
于密封环区220内的密封环可表现出适用于半导体晶片的众多优点。如前所述，密封环可阻挡起因于分割于基底上相邻的半导体晶片所产生的应力。密封环亦保护了形成于集成电路区240内的集成电路免除于水气劣化与离子污染等问题。依据于2003年3月25日核发给tsai等人的标题为“Seal Ring Structure forRadio Frequency Integrated Circuits”的美国第6,537,849号专利，亦可于半导体晶片使用保护环借以减少集成电路相关的无线电频率干扰与信号串音等问题，其于下文中将以提及方式并入本文。
如前所述，如Bothra等人与tsai等人所揭露，围绕集成电路区240的密封环通常包括多个交插设置的金属内连物层(例如导电层)与金属层间介电层，其可连续或分隔地设置。此外，如下文中解说的基底接触物可形成于集成电路区240的半导体装置的外侧，例如于保护环区220或者隔离区230内。基底接触物的设计与制造的解说则请参照于2003年2月18日核发给Ajmera等人标题为“Method of Integrating Subtract Contact on SOIWafers with STI process”的美国第6521947号专利，其将于下文中以提及方式并入本文。
请参照图3，显示一部分的半导体晶片的剖面情形，其包含本发明的一实施例的基底接触物。于图3中显示的部分半导体晶片，一密封环区305是设置于半导体晶片的外部周围310以及一隔离区315之间，该隔离区315是邻近于集成电路区320(其中形成有集成电路)。半导体晶片是由一绝缘层上覆硅基底(SOI)所形成，此绝缘层上覆硅基底包括一下方基底325(亦称之为基底，例如表面定向为具有(100)、(110)或(111)的P型硅基底、石英、陶瓷或相似物)、一埋入绝缘层330(亦称之为绝缘层，如厚度约3500埃的埋入氧化层，其较佳地少于5000埃)以及一上方硅层335(具有厚度约1500埃，较佳地少于3000埃，且位于部分的埋入绝缘层330上方)。埋入绝缘层330以及上方硅层335可借由传统制程而形成于下方基底325上方。
浅沟槽隔离区340是形成于埋入绝缘层330上方并延伸穿过隔离区315与密封环区305至上方硅层335。浅沟槽隔离区340是借由一微影光罩以定义出设置于埋入绝缘层330的各区域。接着蚀刻并回填一介电材料如氧化硅、氮化硅或其组合或任何其它适当介电材料于浅沟槽隔离区340内。于下方基底325内则形成有多个阱区345(例如P型阱区)。借由微影光罩定义出用于掺杂如硼的离子的一离子植入程序的横向区，借以形成P型阱区345。当然，P型阱区345可依照其应用而配合借由如下文所述的一基底接触物制程同时地或非同时地形成。
接着于密封环区305内形成连结于下方基底325的多个基底接触物350。为了形成基底接触物350，接触沟槽352是延伸于浅沟槽隔离区340以及埋入绝缘层330内并通往下方基底325内P型阱区345。更特别地，可于密封环区305上更形成一层光致抗蚀剂层并接着进行曝光与显影，进而形成具有用于蚀刻接触沟槽352用的开口的一光致抗蚀剂掩膜。当然，此图案化的光致抗蚀剂掩膜则视所需接触沟槽352的结构而使用。借由光致抗蚀剂屏蔽的形成，接着施行如反应离子蚀刻的一蚀刻程序，以形成具有宽度少于一微米的接触沟槽352，接触沟槽的宽度较佳地约为0.2～0.5微米。
接着于接触沟槽352内沉积一导电材料以大体填满接触沟槽352而形成基底接触物350。基底接触物350可采用如铜、铝或钨(或其合金)或经掺杂的多晶硅的任何导电材料，以电性连结下方基底325。导电材料亦可为用于半导体晶片集成电路区320内的集成电路内内连结构的接触物(contact)或介层窗(vias)的相似材料。依照基底接触物350所使用的导电材料，可接着于导电材料上一金属硅化物层354，而形成较低接触电阻的基底接触物350。举例来说，当导电材料为多晶硅时，可于密封环区305上方形成一金属层(如镍、铂或铜)并将半导体晶片置入于热制程(例如快速热回火制程)中，该层金属将与多晶硅反应而于基底接触物350的上表面形成一导电的金属硅化物层354。
接着于上方硅层335与浅沟槽隔离物340上借由传统制程形成一层间介电层355。于层间介电层355中形成有分别耦接于一各别基底接触物350的数个密封环接触物360。密封环接触物360可参照相似于基底接触物350的导电材料与方式所形成。密封环接触物360是耦接于包括数个交叉设置的金属内连物层(标号为370)与金属层间介电层(标号为365)的一密封环。金属内连物370(较佳地具有少于约每平方单位20欧姆的一金属片电阻值)借由多个介层窗(标号为375)形成电性连结，介层窗较佳地由相同于金属内连物层370的导电材料所形成。本领域技术人员当能了解于本发明的较广范畴内，金属内连物370可包括任何导电材料。此外，于本发明的较广范畴内当能理解于半导体晶片内的不同导电层可采用类似或不同的导电材料。举例来说，多个介层窗375的导电材料可异于接触沟槽352内所采用的导电材料。此外，于本实施例中，当金属层间介电层365延伸进入隔离区315时，金属内连接层370仍限制于密封环区305内。可理解的是，层间介电层355以及金属层间介电层365可采用任何的适当介电材料(较佳地为具有低于8的介电材料的材料)。
凭借着基底接触物350，于密封环区305内的下方基底325可电性连结于金属内连物层370。于本实施例中，基底接触物350经由于下方基底325内的P型阱区345以及形成于层间介电层355内且位于基底接触物350与金属内连物层370间的密封环接触物360而电性连结金属内连物层370。如此，基底接触物350与下方基底325间的形成了实际接触，并建立了一接地连结，因而改善前述由可能累积于下方基底325内的电荷所造成不良影响。
接着于上层的金属层间介电层365与金属内连物层370上方形成保护层380。保护层380延伸于密封环区305与隔离区315内，并可借由如化学气相沉积法的一氧化物沉积而形成，其具有介于约4000～2000埃的厚度。包括如氮化硅的一氮化物层385则借由化学气相沉积程序而顺应地形成于保护层380上方，氮化物层具有介于约1000～10000埃的厚度。化学气相沉积程序沿着半导体晶片的外部周围310提供了精密阶梯覆盖效果。接着借由如旋转涂布技术以于氮化物层385上方形成厚度介于约2微米至6微米的聚亚酰胺层390。相似于保护层380，氮化物层385以及聚亚酰胺层390可延伸于保护环区305与隔离区315之内。一般而言，保护环区305的宽度约为0.1～15微米而隔离区315的宽度通常为1～2微米。
请参照图4，显示一部分的半导体晶片的剖面情形，其包含本发明的一实施例的基底接触物。于图4中显示的部分半导体晶片，一密封环区405是设置于半导体晶片的外部周围410以及一隔离区415之间，该隔离区415是邻近的集成电路区420(其中有形成集成电路)的隔离区415间的一密封环区405。半导体晶片是由一绝缘层上覆硅基底(SOI)所形成，此绝缘层上覆硅基底包括一下方基底425(亦称之为基底，例如表面定向为(100)、(110)或(111)的P型硅基底、石英、陶瓷或相似物)、一埋入绝缘层430(亦称之为绝缘层，如厚度约3500埃的埋入氧化层，其较佳地少于5000埃)以及具有厚度约1500埃(较佳地少于3000埃)且位于部分的埋入绝缘层430上方的一上方硅层435。埋入绝缘层430以及上方硅层435可借由传统制程而形成于下方基底425上方。
浅沟槽隔离区440是形成于埋入绝缘层430上方并延伸穿过隔离区415与密封环区405至上方硅层435。浅沟槽隔离区440是借由一微影光罩以定义出设置于埋入绝缘层430的各区域。接着蚀刻并回填一介电材料如氧化硅、氮化硅或其组合或任何其它适当介电材料于浅沟槽隔离区440内。于下方基底425内形成有多个阱区445(例如P型阱区)。借由微影光罩定义出用于掺杂如硼的离子的一离子植入程序的横向区，借以形成P型阱区445。当然，P型阱区445可依照其应用而配合借由如下文所述的一基底接触物制程同时地或非同时地形成。
接着于隔离区415内形成连结于下方基底425的一基底接触物450。为了形成基底接触物450，接触沟槽452是延伸于浅沟槽隔离区440以及埋入绝缘层430内并通往下方基底425内P型阱区445。更特别地，可于隔离区415上更形成一层光致抗蚀剂层并接着进行曝光与显影，进而形成具有用于蚀刻接触沟槽452用的开口的一光致抗蚀剂掩膜。当然，此图案化的光致抗蚀剂掩膜则视所需接触沟槽452的结构而使用。借由光致抗蚀剂屏蔽的形成，接着施行如反应离子蚀刻的一蚀刻程序，以形成具有宽度少于一微米的接触沟槽452，接触沟槽的宽度较佳地约为0.2～0.5微米。
接着于接触沟槽452内沉积一导电材料以大体填满接触沟槽452而形成基底接触物450。基底接触物450可采用如铜、铝或钨(或其合金)或经掺杂的多晶硅的任何导电材料，以电性连结下方基底425。导电材料亦可为用于半导体晶片集成电路区420内的集成电路内内连结构的接触物(contact)或介层窗(vias)的相似材料。依照基底接触物450所使用的导电材料，可接着于导电材料上一金属硅化物层454，而形成较低接触电阻的基底接触物450。举例来说，当导电材料为多晶硅时，可于隔离区415上方形成一金属层(如镍、铂或铜)并将半导体晶片置入于热制程(例如快速热回火制程)中，该层金属将与多晶硅反应而于基底接触物450的上表面形成一导电的金属硅化物层454。另外，采用形成金属硅化物层类似技术，可于密封环区405内的上方硅层435上方形成另一金属硅化物层437以提供较低的接触电阻。
接着于上方硅层435与浅沟槽隔离物440上借由传统制程形成一层间介电层455。于层间介电层455中形成有数个密封环接触物460以及耦接于一基底接触物450的隔离区接触物462。密封环接触物460以及隔离区接触物462可参照相似于基底接触物450的导电材料与方式所形成。密封环接触物460以及隔离区接触物462是耦接于包括数个交叉设置的金属内连物层(标号为470)与金属层间介电层(标号为465)的一密封环。金属内连物470(较佳地具有少于约每平方单位20欧姆的一金属片电阻值)借由多个介层窗(标号为475)形成电性连结，介层窗较佳地由相同于金属内连物层470的导电材料所形成。本领域技术人员当能了解于本发明的较广范畴内，金属内连物470可包括任何导电材料。此外，于本发明的较广范畴内当能理解于半导体晶片内的不同导电层可采用类似或不同的导电材料。举例来说，多个介层窗475的导电材料可异于接触沟槽452内所采用的导电材料。此外，于本实施例中，当金属层间介电层465延伸进入隔离区415时，仅有位于下方的一金属内连接层470延伸进入隔离区415内。可理解的是，层间介电层455以及金属层间介电层465可采用任何的适当介电材料(较佳地为具有低于8的介电材料的材料)。
凭借着基底接触物450，于隔离区415内的下方基底425可电性连结于一下层的金属内连物层470，且最终地相连于位于保护环区405内的此些金属内连物层470。于本实施例中，基底接触物450经由于下方基底425内的P型阱区445以及形成于层间介电层455内且位于基底接触物450与金属内连物层470间的隔离区接触物462而电性连结下层的金属内连物层470。如此，基底接触物450与下方基底425间的形成了实际接触，并建立了一接地连结，因而改善前述由可能累积于下方基底425内的电荷所造成不良影响。
接着于上层的金属层间介电层465与金属内连物层470上方形成保护层480。保护层480延伸于密封环区405与隔离区415内，并可借由如化学气相沉积法的一氧化物沉积而形成，其具有介于约4000～2000埃的厚度。包括如氮化硅的保护层485是借由化学气相沉积程序而顺应地于保护层480上方沉积至介于约1000～10000埃的厚度。化学气相沉积程序沿着半导体晶片的外部周围410提供了精密阶梯覆盖效果。接着借由如旋转涂布技术以于保护层485上方形成厚度介于约2微米至6微米的聚亚酰胺层490。相似于保护层480，保护层485以及聚亚酰胺层490可延伸于保护环区405与隔离区415之内。一般而言，保护环区405的宽度约为0.1～15微米而隔离区415的宽度通常为1～2微米。
因此，借由上述实施例已详细介绍了关于本发明的基底接触物及其制造方法以及本发明的优点。本领域技术人员当能理解前述实施例中的基底接触物及相关制造方法是基于解说目的而有所省略，其于本发明的较广范畴内亦适用于半导体晶片的电路区的外围形成一基底接触物。此外，于集成电路中整合依据本发明的目的所形成的基底接触物并不会复杂化集成电路的设计与制造，而有利于较有效率且较低成本地设计与制造集成电路。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下110半导体晶片120切割道130密封环区140隔离区150集成电路区210集成电路晶片的外部周围220密封环区
230隔离区240集成电路区250信号焊垫区260信号接地焊垫区310、410集成电路晶片的外部周围305、405密封环区315、415隔离区320、420集成电路区325、425下方基底330、430埋入绝缘层335、435上方硅层437金属硅化物层340、440浅沟槽隔离区345、445P型阱区350、450基底接触物352、452接触沟槽354、454金属硅化物层355、455层间介电层360、460密封环接触物462隔离区接触物365、465金属层间介电层370、470金属内连物层380、480保护层385、485氮化物层390、490聚亚酰胺层
权利要求
1.一种半导体晶片，其特征在于所述半导体晶片包括一密封环区，包含一金属内连物插设于一金属层间介电层内，且设置于一隔离区与一集成电路区的周围；一绝缘层上覆硅基底，包括一下方基底，一埋入绝缘层覆盖该下方基底，以及一上方硅层位于部分的该埋入绝缘层上方；以及一基底接触物，包括一接触沟槽延伸通过该埋入绝缘层且位于该集成电路区外部，该接触沟槽填入有一导电材料，使得该下方基底电性连结于该密封环区内的该密封环的该金属内连物。
2.根据权利要求1所述的半导体晶片，其特征在于该接触沟槽是形成于该密封环区内。
3.根据权利要求2所述的半导体晶片，其特征在于该基底接触物是耦接于一密封环接触物，该密封环接触物形成于该基底接触物与该金属内连物间的一介电层内。
4.根据权利要求1所述的半导体晶片，其特征在于该接触沟槽是形成于一隔离区内，该隔离区是设置于该密封环区与该集成电路区之间。
5.根据权利要求4所述的半导体晶片，其特征在于该基底接触物是耦接于一隔离区接触物，该隔离区接触物形成于该基底接触物与该金属内连物间的一介电层内。
6.根据权利要求1所述的半导体晶片，其特征在于更包括一金属硅化物层，位于该基底接触物上。
7.根据权利要求1所述的半导体晶片，其特征在于该接触沟槽通过该埋入绝缘层上方的一浅沟槽隔离区，该基底接触物经由该下方基底内的一阱区而电性连结于该金属内连物。
8.根据权利要求1所述的半导体晶片，其特征在于该密封环包括由不同于该接触沟槽的导电材料的一导电材料所形成的至少一介层窗。
9.一种半导体晶片的制造方法，其特征在于所述半导体晶片的制造方法包括下列步骤形成一绝缘层上覆硅基底，包括下列步骤提供一下方基底；形成一埋入绝缘层于该下方基底的上方；以及形成一上方硅层于部分的该埋入绝缘层的上方；形成一集成电路于该绝缘层上覆硅基底的一集成电路区内；形成一基底接触物，包括下列步骤形成一接触沟槽通过该埋入绝缘层以及该集成电路区的外部；以及沉积一导电材料于该接触沟槽内；以及形成一密封环于该集成电路区周围的一密封环区内，其包括一金属内连物插设于一金属层间介电层内，该基底接触物允许该下方基底电性连结于该密封环区内的该密封环的该金属内连物。
10.根据权利要求9所述的半导体晶片的制造方法，其特征在于该接触沟槽是形成于该密封环区内。
11.根据权利要求10所述的半导体晶片的制造方法，其特征在于该基底接触物是耦接于一密封环接触物，该密封环接触物形成于该基底接触物与该金属内连物间的一层间介电层内。
12.根据权利要求9所述的半导体晶片的制造方法，其特征在于该接触沟槽是形成于一隔离区内，该隔离区是设置于该密封环区与该集成电路区之间。
13.根据权利要求12所述的半导体晶片的制造方法，其特征在于该隔离区接触物形成于该基底接触物与该金属内连物间的一层间介电层内。
14.根据权利要求9所述的半导体晶片的制造方法，其特征在于形成该基底接触物更包括形成一金属硅化物层于该基底接触物上的步骤。
全文摘要
本发明是关于一种半导体晶片及其制造方法。本发明的半导体晶片，包括环绕一集成电路区外部的一密封环区；一绝缘层上覆硅基底，包括一下方基底，一埋入绝缘层覆盖该下方基底，以及一上方硅层位于部分的该埋入绝缘层上方；以及一基底接触物，包括一接触沟槽延伸通过该埋入绝缘层且位于该集成电路区外部，该接触沟槽填入有一导电材料，使得该下方基底电性连结于该密封环区内的该密封环的该金属内连物。本发明所述半导体晶片及其制造方法所形成的基底接触物并不会复杂化集成电路的设计与制造，而有利于提高效率且降低成本。
文档编号H01L23/52GK1700451SQ200510066520
公开日2005年11月23日 申请日期2005年4月27日 优先权日2004年4月27日
发明者曹训志, 黄健朝, 杨富量 申请人:台湾积体电路制造股份有限公司