互补非易失性存储器件及其操作和制造方法

专利名称：互补非易失性存储器件及其操作和制造方法
技术领域：
本发明涉及一种存储器件及其制造方法，更具体而言，涉及一种互补非易失性存储器件及其操作和制造方法，包括该器件的逻辑器件和半导体器件，以及用于该器件的读电路。
背景技术：
只读存储器(ROM)为非易失性存储器，其能够被分类为掩模型只读存储器，电可擦除可编程只读存储器(EEPROM)及其它，其中掩模型只读存储器在制造过程中根据订货人的订单而被编程。
快闪存储器也是非易失性存储器，是对传统EEPROM的改进并且包括单元阵列，组成该单元阵列从而以块单位、扇区单位或芯片单位进行擦除并且以位单位进行编程。
快闪存储器的结构能够被分为NOR型和NAND型。
NOR型快闪存储器的单元在位线和地线之间并行排列，NAND型快闪存储器的单元是串行排列的。
更具体地，NOR型快闪存储器能够被分为AND型，DINOR型，以及虚拟接地阵列(VGA)型。
在NOR型快闪存储器中，由于读取和编程所需的地址解码类似于DRAM而构成，因此外围电路很简单并且访问时间被缩短。另一方面，每个单元都需要位线的接触电极，使得与NAND型快闪存储器相比单元面积增加了，并且进行擦除和编程所需的时间很长。
在NAND型快闪存储器中，擦除和编程比NOR型快闪存储器执行更短的时间。但是，由于在读取之前需要选择相关块并且单元的串行连接会导致工作电阻的增加，因此读取速度相对比较低。
同时，常规的快闪存储器一般为N型存储器，并且根据沟道的阈值电压取决于向氮化物中注入或是从中发射的电子的原则，在每个单元中只能存储一个数据。也就是说，存储在每个单元中的位数是受到限制的。
还有，由于常规快闪存储器以在先数据被完全擦除并且新数据被重新写入而与在前存储状态无关的方式工作，因此需要有大量的功耗。
更具体而言，在读操作中，依据在读电压上测量到的电流差来检测数据“0”或“1”，该测量利用了根据阈值电压偏移的电流位移。如果每个单元的位数为2或更多，则在读电压上测量的电流差较高并且提供了较大电流，从而消耗大量的功率。这样，连续位的按比例增加很困难。
为了克服该缺点，通过在达到参考电流时使用测量阈值电压的方法来读取数据。但是，该方法是电流检测方法并且还需要包括比较器和读出放大器的复杂电路结构。

发明内容
首先，本发明提供了一种互补非易失性存储器件，该器件增加了每个单元的位数，使用电压检测方法克服了对于位按比例扩大(bit scale-up)的限制，改进了操作速度，降低了操作期间的功耗，能够以单元为单位访问，同时进行读、擦除以及写，缩短了工艺过程，具有高集成度，将存储器和逻辑电路实现为单个芯片。
根据本发明的一个方面，该互补存储器件包括第一非易失性存储器和第二非易失性存储器，它们被顺序的堆叠并且具有彼此互补的关系，其中该第二非易失性存储器被翻转。
该互补存储器件可以进一步包括设置在第一和第二非易失性存储器之间的结合部件(bonding member)。
该第一非易失性存储器可以包括第一衬底，该第一衬底包括第一隔离层，设置在第一隔离层之间的p型第一杂质区以及p型第二杂质区，以及设置在p型第一和第二杂质区之间的第一沟道区；以及，设置在第一沟道区上的第一栅堆叠结构，其中该第一栅堆叠结构包括顺序堆叠的第一绝缘层，第一数据存储层，第二绝缘层以及第一控制栅。
并且，其中该第二非易失性存储器可以包括衬底，该衬底包括隔离层，设置在所述隔离层之间的n型第一杂质区以及n型第二杂质区，和设置在n型第一和第二杂质区之间的沟道区；以及，设置在沟道区上的栅堆叠结构，其中该栅堆叠结构包括顺序堆叠的第一绝缘层，数据存储层，第二绝缘层，以及控制栅。
该互补非易失性存储器件可以进一步包括分别设置在n型第一和第二杂质区上并延伸到n型第一和第二杂质区外部的第一接触垫层(contact padlayer)和第二接触垫层。
并且，该第二非易失性存储器可以包括第二衬底，该第二衬底包括第二隔离层，设置在第二隔离层之间的n型第一杂质区和n型第二杂质区，以及设置在n型第一和第二杂质区之间的第二沟道区；以及，设置在n型第一和第二杂质区之间第二沟道区上的第二栅堆叠结构，其中该第二栅堆叠结构包括顺序堆叠的第三绝缘层，第二数据存储层，第四绝缘层以及第二控制栅。其中，p型第二杂质区和n型第二杂质区彼此相连。
该互补非易失性存储器件可以进一步包括分别设置在p型第一和第二杂质区上并延伸到p型第一和第二杂质区外部的第一接触垫层和第二接触垫层。
该互补非易失性存储器件可以进一步包括分别设置在p型第一和第二杂质区上并延伸到p型第一和第二杂质区外部的第一接触垫层和第二接触垫层；以及，覆盖第一和第二接触垫层以及第一栅堆叠结构的第一层间电介质。并且，该互补非易失性存储器件可以进一步包括分别设置在n型第一和第二杂质区上并延伸到n型第一和第二杂质区外部的第三接触垫层和第四接触垫层；以及，覆盖第三和第四接触垫层以及第二栅堆叠结构并且结合到第一层间电介质的第二层间电介质。
第三和第四接触垫层的延伸长度可以比第一和第二接触垫层的延伸长度短。
该第一衬底可以为SOI衬底或硅衬底。
该第一数据存储层可以为氮化硅层、纳米点层以及高k层之一。
该数据存储层可以为氮化硅层、纳米点层以及高k层之一。
该互补非易失性存储器件可以进一步包括设置在一堆叠结构中并且分别与第一和第二接触垫层相连的第一导电插塞和第二导电插塞，其中该堆叠结构包括第二衬底、第二隔离层、第二层间电介质以及第一层间电介质；设置在一堆叠结构中并分别与第三和第四接触垫层相连的第三导电插塞和第四导电插塞，其中该堆叠结构包括第二衬底，第二隔离层；设置在一堆叠结构中并与第一栅堆叠结构相连的第一栅导电插塞，其中该堆叠结构包括第二衬底，第二隔离层，第二层间电介质以及第一层间电介质；设置在第二衬底中并与第二栅堆叠结构相连的第二栅导电插塞；分别设置在第二衬底的第一至第四导电插塞的周围并覆盖第一至第四导电插塞的整个表面的第一至第四接触垫；以及，分别设置在第一和第二栅导电插塞的周围并覆盖第一和第二栅导电插塞的整个表面的第一栅接触垫和第二栅接触垫。
可以设置该第一层间电介质使得第一栅堆叠结构的顶表面被暴露出来。
可以设置该第二层间电介质使得第二栅堆叠结构的顶表面被暴露出来。
可以设置该第一层间电介质使得第一栅堆叠结构的顶表面被暴露出来。
该第一和第二接触垫层可以延伸到第一隔离层上或第一隔离层上方。
该第三和第四接触垫层可以延伸到第二隔离层上或第二隔离层上方。
该互补非易失性存储器件可以进一步包括覆盖第二栅堆叠结构并结合到第一层间电介质的第二层间电介质。
并且，该互补非易失性存储器件可以包括设置在一堆叠结构中并分别与第一和第二接触垫层相连的第一导电插塞和第二导电插塞，其中该堆叠结构包括第二衬底，第二隔离层，第二层间电介质以及第一层间电介质；设置在第二衬底中并分别与n型第一和第二杂质区相连的第三导电插塞和第四导电插塞；设置在一堆叠结构中并与第一栅堆叠结构相连的第一栅导电插塞，其中该堆叠结构包括第二衬底，第二隔离层，第二层间电介质以及第一层间电介质，设置在第二衬底中并与第二栅堆叠结构相连的第二栅导电插塞，分别设置在第二衬底的第一至第四导电插塞周围并覆盖第一至第四导电插塞的整个表面的第一至第四接触垫；以及，分别设置在第一和第二栅导电插塞周围并覆盖第一和第二栅导电插塞的整个表面的第一栅接触垫和第二栅接触垫。
该衬底可以为SOI衬底或硅衬底。
第二，本发明提供了一种互补非易失性存储器件的操作方法。
根据本发明的一个方面，该方法可以包括读取被写入在第一和第二非易失性存储器中的数据；以及，将读取的数据(下文中称为第一数据)与要被写入的数据(下文中称为第二数据)进行比较。
当比较结果为第一数据与第二数据相同时，被写入在第一和第二非易失性存储器中的数据可以保持被存储。
当比较结果为第一数据与第二数据完全不同时，该方法可以进一步包括在p型第一和第二杂质区之间施加电压从而在其间产生电势差；将第一写电压施加到第一栅堆叠结构；在n型第一和第二杂质区之间施加电压从而在其间产生电势差；以及，将第二写电压施加到第二栅堆叠结构。
当比较结果为第一数据与第二数据部分地不同时，被写入在第一和第二非易失性存储器之一中的数据可以保持被存储，并且被写入在第一和第二非易失性存储器的另一个中的数据可以被改变。
通过将0V施加到n型第一和第二杂质区以及第二栅堆叠结构，被写入在第二非易失性存储器中的数据可以保持被存储。
通过在n型第一和第二杂质区之间施加电压从而在其间产生电势差并将写电压施加到第二栅堆叠结构，数据可以被写入到第二非易失性存储器中。
根据本发明的另一个方面，互补非易失性存储器件的擦除方法可以包括在n型第一和第二杂质区之间施加电压从而在其间产生电势差；以及，通过将擦除电压施加到第二堆叠结构来擦除被写入在第二非易失性存储器中的数据。
该擦除方法可以进一步包括在p型第一和第二杂质区之间施加电压从而在其间产生电势差；以及，通过将擦除电压施加到第一栅堆叠结构来擦除被写入在第一非易失性存储器中的数据。
在擦除数据之前，可以进行读取和确认被写入在第一和第二非易失性存储器中的数据。
并且，在擦除被写入在第一非易失性存储器中的数据之前，可以进行读取和确认被写入在第一和第二非易失性存储器中的数据。
根据本发明的又一个方面，互补非易失性存储器件的擦除方法可以包括在p型第一和第二杂质区之间施加电压从而在其间产生电势差；以及，通过将擦除电压施加到第一栅堆叠结构来擦除被写入在第一非易失性存储器中的数据。
其中，在擦除数据之前，可以进行读取和确认被写入在第一和第二非易失性存储器中的数据。
根据本发明的又一个方面，互补非易失性存储器件的读取方法可以包括将电压施加到第一和第二栅堆叠结构并缓慢降低该电压直到从非易失性存储器件检测到输出电压；当从非易失性存储器件检测到第一输出电压时，通过感知(perceive)被施加到第一和第二栅堆叠结构的电压来读取被写入在第一非易失性存储器中的第一数据；在从非易失性存储器件检测到第一输出电压的同时切断被施加到第一和第二栅堆叠结构的电压；基于表示第一和第二非易失性存储器的输入电压-输出电压特性的互补特性曲线，一旦所述电压被切断而将能够读取被写入在第二非易失性存储器中的数据的电压施加到第一和第二栅堆叠结构时，测量非易失性存储器件的第二输出电压；通过将检测到第一输出电压时被施加到第一和第二栅堆叠结构的电压与第二输出电压进行比较，来读取被写入在第二非易失性存储器中的第二数据；以及，组合并输出第一和第二数据。
其中，读取被写入在第一非易失性存储器中的第一数据可以进一步包括在电压被施加到第一和第二栅堆叠结构时，将从非易失性存储器输出的电压与第一参考电压进行比较；在从非易失性存储器输出的电压变成第一输出电压的时刻，将施加到第一和第二栅堆叠结构的电压与第二参考电压进行比较；以及，在从非易失性存储器件输出的电压变成第一输出电压的时刻被施加到第一和第二栅堆叠结构的电压高于第二参考电压时，输出对应于被写入在第一非易失性存储器中的数据的位数据(bit data)。
可以通过使用与第一和第二非易失性存储器的输出端相连的电压比较电路来测量第二输出电压。其中，测量非易失性存储器件的第二输出电压可以包括一旦所述电压被断开之后，就将0V电压施加到第一和第二栅堆叠结构。可以从晶体管来施加该0V电压，其中该晶体管在所述电压被断开的同时导通，并且具有一个接地的端子和连接在电源与非易失性存储器件的第一和第二栅堆叠结构之间的另一个端子。
该读取方法可以进一步包括在读取被写入在非易失性存储器件中的数据之后，部分或全部地改变读出的数据。
在第一和第二非易失性存储器的每一个中可以写入至少1位数据。
根据本发明的又一方面，互补非易失性存储器件的读取方法可以包括读取被写入在第一非易失性存储器中的第一数据；读取被写入在第二非易失性存储器中的第二数据；以及组合该第一和第二数据并输出至少2位数据。
其中，读取被写入在第一非易失性存储器中的第一数据可以进一步包括将电压施加到第一和第二栅堆叠结构并降低该电压，直到从非易失性存储器件检测到输出电压；检测来自非易失性存储器件的第一输出电压；在检测到第一输出电压之后，切断施加到第一和第二栅堆叠结构的电压；在检测到第一输出电压的时刻，将施加到第一和第二栅堆叠结构的电压与参考电压进行比较；以及，通过对比较结果进行编码来输出位数据。
读取被写入在第二非易失性存储器中的第二数据可以进一步包括将电压施加到第一和第二栅堆叠结构并缓慢降低电压，直到从非易失性存储器件检测到输出电压；检测来自非易失性存储器件的第一输出电压；在检测到第一输出电压之后，切断被施加到第一和第二栅堆叠结构的电压；根据表示第一和第二非易失性存储器输入电压-输出电压特性的互补特性曲线，将能够读取被写入在第二非易失性存储器中数据的电压施加到第一和第二栅堆叠结构；当能够读取被写入在第二非易失性存储器中数据的电压被施加到第一和第二栅堆叠结构时，测量非易失性存储器件的第二输出电压；将第二输出电压与参考电压进行比较；以及，通过对比较结果进行编码来输出位数据。其中，该读取方法可以进一步包括一旦断开被施加到第一和第二栅堆叠结构的电压之后，就将0V电压施加到第一和第二栅堆叠结构。
可以使用晶体管来施加0V电压，其中该晶体管在施加到第一和第二栅堆叠结构的电压被切断的同时导通，并且具有一个接地的端子和连接在电源与非易失性存储器件的第一和第二栅堆叠结构之间的另一个端子。
该读取方法可以进一步包括，在读取被写入在非易失性存储器件中的数据之后，部分或全部地将读出的数据改变为其他数据。
第三，本发明还提供了一种互补非易失性存储器件的制造方法。
根据本发明的一个方面，该制造方法可以包括在第一衬底上形成第一非易失性存储器；在第二衬底上形成第二非易失性存储器，该第二非易失性存储器具有与第一非易失性存储器互补的关系；以及，将第一和第二衬底结合从而使第一和第二非易失性存储器彼此面对。
形成第一非易失性存储器可以包括在第一衬底的预定区域形成第一隔离层，在第一隔离层之间的第一衬底中形成彼此分开的p型第一和第二杂质区，以及在p型第一和第二杂质区之间形成第一沟道区；在第一沟道区上形成第一栅堆叠结构，该第一栅堆叠结构包括至少一个数据存储层；分别在p型第一和第二杂质区上形成第一接触垫层和第二接触垫层；在第一衬底上形成第一层间电介质，该第一层间电介质覆盖第一栅堆叠结构以及第一和第二接触垫层；以及，平坦化该第一层间电介质的表面。
形成第一栅堆叠结构可以包括在第一衬底上顺序形成第一绝缘层，第一数据存储层，第二绝缘层以及第一控制栅；在第一控制栅上形成光致抗蚀剂图案，该光致抗蚀剂图案限定了第一沟道区；以及，使用光致抗蚀剂图案作为蚀刻掩模，顺序的蚀刻第一控制栅，第二绝缘层，第一数据存储层以及第一绝缘层。
可以形成该第一和第二接触垫层，使得它们延伸到第一隔离层上或者其上方。
该第一衬底可以为n型硅衬底以及SOI衬底之一。
该第二衬底可以为p型硅衬底以及SOI衬底之一。
形成第二非易失性存储器可以包括在第二衬底上形成第二隔离层，在第二隔离层之间的第二衬底中形成n型第一和第二杂质区，以及在n型第一和第二杂质区之间形成第二沟道；在第二沟道区上形成第二栅堆叠结构，该第二堆叠结构包括至少一个数据存储层；分别在n型第一和第二杂质区上形成第三接触垫层和第四接触垫层；在第二衬底上形成第二层间电介质，该第二层间电介质覆盖第二栅堆叠结构以及第三和第四接触垫层；以及平坦化该第二层间电介质的表面。
可以对第一层间电介质的表面进行平坦化，直到暴露出第一栅堆叠结构。还有，可以对第二层间电介质的表面进行平坦化，直到暴露出第二栅堆叠结构。
形成第二非易失性存储器可以包括在第二衬底上形成第二隔离层，在第二隔离层之间的第二衬底中形成n型第一和第二杂质区，以及在n型第一和第二杂质区之间形成第二沟道区；在第二沟道上形成第二栅堆叠结构，该第二栅堆叠结构包括至少一个数据存储层；分别在n型第一和第二杂质区上形成第三接触垫层和第四接触垫层；在第二衬底上形成第二层间电介质，该第二层间电介质覆盖第二栅堆叠结构以及第三和第四接触垫层；以及平坦化该第二层间电介质的表面。
形成第二栅堆叠结构可以包括在第二衬底上顺序形成第三绝缘层，第二数据存储层，第四绝缘层以及第二控制栅；在第二控制栅上形成光致抗蚀剂图案，该光致抗蚀剂图案限定了第二沟道区；以及使用光致抗蚀剂图案作为蚀刻掩模顺序地蚀刻第二控制栅，第三绝缘层，第二数据存储层以及第四绝缘层。
可以形成该第三和第四接触垫层，使得它们延伸到第二隔离层上或其上方。
形成第二非易失性存储器可以包括在第二衬底上形成第二隔离层，在第二隔离层之间的第二衬底中形成n型第一和第二杂质区，以及在n型第一和第二杂质区之间形成第二沟道；在第二沟道区上形成第二栅堆叠结构，该第二栅堆叠结构包括至少一个数据存储层；在第二衬底上形成第二层间电介质，该第二层间电介质覆盖第二栅堆叠结构；以及平坦化该第二层间电介质的表面。
形成第二非易失性存储器可以包括在第二衬底上形成第二隔离层，在第二隔离层之间的第二衬底中形成n型第一和第二杂质区，以及在n型第一和第二杂质区之间形成第二沟道；在第二沟道区上形成第二栅堆叠结构，该第二栅堆叠结构包括至少一个数据存储层；在第二衬底上形成第二层间电介质，该第二层间电介质覆盖第二栅堆叠结构；以及平坦化该第二层间电介质的表面。
该制造方法可以进一步包括在将第一和第二衬底结合之后，在包括第二衬底、第二隔离层、第二层间电介质以及第一层间电介质的堆叠结构中形成第一通孔和第二通孔，该第一和第二通孔分别暴露第一和第二接触垫层；分别用第一导电插塞和第二导电插塞填充第一和第二通孔；在包括第二衬底、第二隔离层以及第二层间电介质的堆叠结构中形成第三通孔和第四通孔，该第三和第四通孔分别暴露第三和第四接触垫层；分别用第三导电插塞和第四导电插塞填充第三和第四通孔；在包括第二通孔，第二隔离层，第二层间电介质以及第一层间电介质的堆叠结构中形成第一栅通孔，该第一栅通孔暴露第一栅堆叠结构；用第一栅导电插塞填充第一栅通孔；在第二衬底中形成第二栅通孔，该第二栅通孔暴露第二栅堆叠结构；用第二栅导电插塞填充第二栅通孔；以及分别在第一和第二栅通孔周围形成第一栅垫(gate pad)和第二栅垫，以分别覆盖第一和第二栅导电插塞的整个表面，同时分别在第一至第四通孔周围形成第一至第四接触垫，以分别覆盖第一至第四导电插塞的整个表面。
该制造方法可以进一步包括在将第一和第二衬底结合之后，在包括第二衬底、第二隔离层、第二层间电介质以及第一层间电介质的堆叠结构中形成第一通孔和第二通孔，该第一和第二通孔分别暴露第一和第二接触垫层；分别用第一导电插塞和第二导电插塞填充第一和第二通孔；在包括第二衬底以及第二隔离层的堆叠结构中形成第三通孔和第四通孔，该第三和第四通孔分别暴露第三和第四接触垫层；分别用第三导电插塞和第四导电插塞填充第三和第四通孔；在包括第二通孔，第二隔离层，第二层间电介质以及第一层间电介质的堆叠结构中形成第一栅通孔，该第一栅通孔暴露第一栅堆叠结构；用第一栅导电插塞填充第一栅通孔；在第二衬底中形成第二栅通孔，该第二栅通孔暴露第二栅堆叠结构；用第二栅导电插塞填充第二栅通孔；以及分别在第一和第二栅通孔周围形成第一栅垫和第二栅垫，以分别覆盖第一和第二栅导电插塞的整个表面，同时分别在第一至第四通孔周围形成第一至第四接触垫，以分别覆盖第一至第四导电插塞的整个表面。
在将第一和第二衬底结合之后，该制造方法可以进一步包括在包括第二衬底、第二隔离层、第二层间电介质以及第一层间电介质的堆叠结构中形成第一通孔和第二通孔，该第一和第二通孔分别暴露第一和第二接触垫层；分别用第一导电插塞和第二导电插塞填充第一和第二通孔；在第二衬底中形成第三通孔和第四通孔，该第三和第四通孔分别暴露n型第一和第二杂质区；分别用第三导电插塞和第四导电插塞填充第三和第四通孔；在包括第二通孔，第二隔离层，第二层间电介质以及第一层间电介质的堆叠结构中形成第一栅通孔，该第一栅通孔暴露第一栅堆叠结构；用第一栅导电插塞填充第一栅通孔；在第二衬底中形成第二栅通孔，该第二栅通孔暴露第二栅堆叠结构；用第二栅导电插塞填充第二栅通孔；以及分别在第一和第二栅通孔周围形成第一栅垫和第二栅垫，以分别覆盖第一和第二栅导电插塞的整个表面，同时分别在第一至第四通孔周围形成第一至第四接触垫，以分别覆盖第一至第四导电插塞的整个表面。
在形成n型第一和第二杂质区之前，该制造方法可以进一步包括在比其中设置n型第一和第二杂质区的位置更深的位置形成一杂质层，该杂质层将第二衬底分为两部分。
并且，在将第一和第二衬底结合之前，该制造方法可以进一步包括移除被杂质层划分的部分第二衬底，其中没有形成n型第一和第二杂质区。
第四，本发明提供了一种包括互补非易失性存储器件的逻辑器件。
该逻辑器件可以包括第一非易失性存储器；第二非易失性存储器，其与第一非易失性存储器具有互补关系；第三非易失性存储器；以及第四非易失性存储器，其与第三非易失性存储器具有互补关系，其中第一至第四非易失性存储器被顺序堆叠，并且第二和第四非易失性存储器被翻转并堆叠。
第一和第四非易失性存储器可以是相同的n型非易失性存储器，并且第二和第三非易失性存储器可以是相同的p型非易失性存储器。
该第一非易失性存储器可以包括第一衬底，该衬底包括第一隔离层，设置在第一隔离层之间的第一和第二杂质区，以及设置在第一和第二杂质区之间的第一沟道区；设置在第一沟道区上的第一栅堆叠结构；分别设置在第一和第二杂质区上的第一接触垫层和第二接触垫层；以及覆盖第一和第二接触垫层以及第一栅堆叠结构的第一层间电介质。
该第二非易失性存储器可以包括第二衬底，该衬底包括第二隔离层，设置在第二隔离层之间的第三和第四杂质区，以及设置在第三和第四杂质区之间的第二沟道区；设置在第二沟道区上的第二栅堆叠结构；分别设置在第三和第四杂质区上的第三接触垫层和第四接触垫层；以及覆盖第三和第四接触垫层和第二栅堆叠结构并结合到第一层间电介质的第二层间电介质。
该第三非易失性存储器可以包括第三衬底，该衬底包括第三隔离层，设置在第三隔离层之间的第五和第六杂质区以及设置在第五和第六杂质区之间的第三沟道区，该第三衬底结合到第二衬底；设置在第三沟道区上的第三栅堆叠结构；分别设置在第五和第六杂质区上的第五接触垫层和第六接触垫层；以及覆盖第五和第六接触垫层和第三栅堆叠结构的第三层间电介质。
该第四非易失性存储器可以包括第四衬底，该衬底包括第四隔离层，设置在第四隔离层之间的第七和第八杂质区，以及设置在第七和第八杂质区之间的第四沟道区；设置在第四沟道区上的第四栅堆叠结构；分别设置在第七和第八杂质区上的第七接触垫层和第八接触垫层；以及覆盖第七和第八接触垫层以及第四栅堆叠结构并结合到第三层间电介质的第四层间电介质。
该第四非易失性存储器可以包括第四衬底，该衬底包括第四隔离层，设置在第四隔离层之间的第七和第八杂质区，以及设置在第七和第八杂质区之间的第四沟道区；设置在第四沟道区上的第四栅堆叠结构；以及覆盖第四栅堆叠结构并结合到第三层间电介质的第四层间电介质。
第一至第四衬底中的每一个可以为SOI衬底和硅衬底之一。并且，第一至第八接触垫层中的每一个可以延伸到相邻隔离层。第一至第八接触垫层中的某些接触垫中的每一个可以延伸到相邻隔离层的上方，而第一至第八接触垫层中的其他接触垫中的每一个延伸到相邻隔离层上。
根据本发明的一个实施例，该逻辑器件可以进一步包括分别设置在设置于第一和第二接触垫层上的堆叠结构上的第一导电插塞和第二导电插塞，使得第一导电插塞和第二导电插塞分别与第一和第二接触垫层相连；分别设置在设置于第三和第四接触垫层上的堆叠结构上的第三导电插塞和第四导电插塞，使得第三导电插塞和第四导电插塞分别与第三和第四接触垫层相连；分别设置在设置于第五和第六接触垫层上的堆叠结构上的第五导电插塞和第六导电插塞，使得第五导电插塞和第六导电插塞分别与第五和第六接触垫层相连；分别设置在设置于第七和第八接触垫层上的堆叠结构上的第七导电插塞和第八导电插塞，使得第七导电插塞和第八导电插塞分别与第七和第八接触垫层相连；设置在设置于第一栅堆叠结构上的堆叠结构上的第一栅导电插塞，使得其与第一栅堆叠结构相连；设置在设置于第二栅堆叠结构上的堆叠结构上的第二栅导电插塞，使得其与第二栅堆叠结构相连；设置在设置于第三栅堆叠结构上的堆叠结构上的第三栅导电插塞，使得其与第三栅堆叠结构相连；设置在设置于第四栅堆叠结构上的堆叠结构上的第四栅导电插塞，使得其与第四栅堆叠结构相连；连接第一、第三和第七导电插塞的第一接触垫；连接第四和第六导电插塞的第二接触垫；连接第二和第八导电插塞的第三接触垫；连接到第五导电插塞的第四接触垫；连接第一和第二栅导电插塞的第一栅接触垫；以及连接第三和第四栅导电插塞的第二栅接触垫。
根据本发明的另一个实施例，该逻辑器件可以进一步包括分别设置在设置于第一和第二接触垫层上的堆叠结构上的第一导电插塞和第二导电插塞，使得第一导电插塞和第二导电插塞分别与第一和第二接触垫层相连；分别设置在设置于第三和第四接触垫层上的堆叠结构上的第三导电插塞和第四导电插塞，使得第三导电插塞和第四导电插塞分别与第三和第四接触垫层相连；分别设置在设置于第五和第六接触垫层上的堆叠结构上的第五导电插塞和第六导电插塞，使得第五导电插塞和第六导电插塞分别与第五和第六接触垫层相连；分别设置在设置于第七和第八接触垫层上的堆叠结构上的第七导电插塞和第八导电插塞，使得第七导电插塞和第八导电插塞分别与第七和第八接触垫层相连；设置在设置于第一栅堆叠结构上的堆叠结构上的第一栅导电插塞，使得其与第一栅堆叠结构相连；设置在设置于第二栅堆叠结构上的堆叠结构上的第二栅导电插塞，使得其与第二栅堆叠结构相连；设置在设置于第三栅堆叠结构上的堆叠结构上的第三栅导电插塞，使得其与第三栅堆叠结构相连；设置在设置于第四栅堆叠结构上的堆叠结构上的第四栅导电插塞，使得其与第四栅堆叠结构相连；连接第一、第三、第五和第七导电插塞的第一接触垫；连接第四和第六导电插塞的第二接触垫；连接第二和第八导电插塞的第三接触垫；连接第一和第二栅导电插塞的第一栅接触垫；以及连接第三和第四栅导电插塞的第二栅接触垫。
第一至第四栅堆叠结构中的每一个可以包括顺序堆叠的第一绝缘层，一个或多个数据存储层，第二绝缘层，以及控制栅。
该第一至第八接触垫层可以具有相同的延伸长度。第一至第八接触垫中的一些具有与另一些的延伸长度不同的延伸长度。
在第一、第三、第五和第七接触垫层中，第一接触垫层可具有最长的延伸长度，第三接触垫层具有第二长的延伸长度，第五接触垫层具有第三长的延伸长度，第七接触垫层具有最短的延伸长度。
第一至第八接触垫层中的至少一些可以在不同方向上延伸。第一至第六接触垫层可以延伸相同的长度。第一至第六接触垫层中的至少一些可以在不同方向上延伸。并且，在第一、第三和第五接触垫层中，第一接触垫层可具有最长的延伸长度，第三接触垫层具有第二长的延伸长度，第五接触垫层具有最短的延伸长度。并且，在第一、第三、第五和第七接触垫层中，第一接触垫层可具有最长的延伸长度，第三接触垫层具有第二长的延伸长度，第五接触垫层具有第三长的延伸长度，第七接触垫层具有最短的延伸长度。
第五，本发明提供了一种包括CMOSFET的半导体器件，其中本发明被用于该CMOSFET。
该半导体器件可以包括CMOSFET，该CMOSFET包括第一晶体管以及与该第一晶体管具有互补关系的第二晶体管，其中该第一和第二晶体管彼此结合，使得第一和第二晶体管的栅彼此面对。
该半导体器件可以进一步包括其上设置有CMOSFET的第一半导体器件，并且还进一步包括设置在该CMOSFET上的第二半导体器件。
该第一半导体器件可以包括输入/输出(I/O)和控制器件、射频(RF)专用集成电路(ASIC)器件以及模拟ASIC器件中的至少一个。该第二半导体器件可以包括中央处理器(CPU)、高速缓冲存储器、主存储器以及数字信号处理器(DSP)芯片中的至少一个。
第六，本发明提供了一种用于互补非易失性存储器件的读电路。
根据本发明的一个方面，该读电路可以包括存储器件，其包括具有互补关系的第一非易失性存储器和第二非易失性存储器；第一电压比较单元，其用于将存储器件的输出电压与第一参考电压进行比较；第一电源单元，其用于将具有预定范围的扫描电压施加给存储器件；第二电压比较单元，其响应第一电压比较单元的输出信号而工作并将施加到存储器件输入端的电压与第二参考电压进行比较；编码器，其对第二电压比较单元的输出信号进行编码；第一调节单元(regulating unit)，其调节从第一电源单元施加给存储器件的扫描电压；第二调节单元，其响应第一电压比较单元的输出信号而将存储器件与第二电压比较单元之间断开；控制单元，其响应第一电压比较单元的输出信号而控制第一和第二调节单元的操作；第二电源单元，其响应第一电压比较单元的输出信号而向存储器件施加预定电压；以及，电压比较电路，其在预定电压从第二电源单元施加到存储器件时，将存储器件的输出电压与对应于编码器输出信号的电压进行比较并输出预定的位数据。
根据本发明的另一个方面，该读电路可以包括存储器件，其包括具有互补关系的第一非易失性存储器和第二非易失性存储器；第一电压比较单元，其将存储器件的输出电压与第一参考电压进行比较；第一电源单元，其将具有预定范围的扫描电压提供给存储器件；第二电压比较单元，其响应第一电压比较单元的输出信号而工作并将施加到存储器件输入端的电压与第二参考电压进行比较；第一编码器，其对第二电压比较单元的输出信号进行编码；第一调节单元，其调节从第一电源单元施加给存储器件的扫描电压；第二调节单元，其响应第一电压比较单元的输出信号而将存储器件与第二电压比较单元之间断开；控制单元，其响应第一电压比较单元的输出信号而控制第一和第二调节单元的操作；第二电源单元，其响应第一电压比较单元的输出信号而向存储器件施加预定电压；第三电压比较单元，其随着将预定电压从第二电源单元施加给存储器件而开始操作并接着将存储器件的输出电压与第三参考电压进行比较；第二编码器，用于对第三电压比较单元的输出信号进行编码；以及第三编码器，用于对第一和第二编码器的输出信号进行编码并输出预定的位数据。
在这些方面中，该第三电压比较单元可以包括一个或多个比较器。第二电压比较单元的数量可以与第三电压比较单元的数量相同。并且，该第一和第二非易失性存储器可以分别为p型非易失性存储器和n型非易失性存储器，其每一个中写入至少1位数据，该p和n型非易失性存储器被顺序的堆叠。并且，第二电压比较单元可以包括一个或多个比较器。
该第一调节单元可以为位于第一电源单元和存储器件之间的第一通路晶体管。
该第二调节单元可以为位于存储器件和第二电压比较单元之间的第二通路晶体管。
该控制单元可以为反相器，其将第一电压比较单元的输出信号反相并将反相后的信号施加到第一和第二调节单元。
第二电源单元可以为接地晶体管，用于将0V电压施加到存储器件。
如上所述，本发明的非易失性CMOS存储器件包括p型非易失性存储器和n型非易失性存储器，它们被3维地堆叠。为了形成非易失性CMOS存储器件，在分开的衬底上形成p和n型非易失性存储器，并接着将衬底彼此结合。
因此，能够改进该存储器件的迁移率，在单一衬底上形成两个非易失性存储器所需的阱工艺能够被省略从而简化整个工艺过程，并且与将两个非易失性存储器设置在不同的位置相比，能够增加该存储器件的集成密度。
并且，由于单位存储器单元为包括非易失性PMOS和NMOS存储器的CMOS存储器，因此在每个单元中可以存储至少两位，并且一个芯片可以由CMOS存储器和CMOS逻辑构成。
并且，基于使用非易失性PMOS和NMOS存储器之间的互补作用的输出电压检测方法来读取数据，从而能够克服位按比例扩大的限制。
并且，在非易失性PMOS和NMOS存储器中任何一个的数据状态被读出之后，能够使用表示它们之间互补关系的曲线来读出另一个的数据状态。这样，就能够缩短读操作。
此外，不是以块为单位而是以单元为单位进行写和擦除操作，因此改进了操作速度并降低了功耗。


通过参照附图对其示例性实施例的详细说明，本发明的上述及其他特征和优点将变得更加明了，其中图1至6为根据本发明第一至第六实施例的非易失性存储器件的截面图；图7示出了图1至5所示的非易失性存储器件的等效电路；图8示出了用于说明图1至5所示的非易失性存储器件的读和写操作的等效电路；图9为等效电路图，示出了数据被写入在P型非易失性存储器和N型非易失性存储器中的情况，该P和N型非易失性存储器被包括在图1至5所示的非易失性存储器件中；图10为等效电路图，示出了数据仅被写入在N型非易失性存储器中的情况，该N型非易失性存储器被包括在图1至5所示的非易失性存储器件中；图11为等效电路图，示出了数据仅被写入在P型非易失性存储器中的情况，该P型非易失性存储器被包括在图1至5所示的非易失性存储器件中；图12为等效电路图，示出了仅从N型非易失性存储器中擦除被写入数据的情况，该N型非易失性存储器被包括在图1至5所示的非易失性存储器件中；图13为等效电路图，示出了仅从P型非易失性存储器中擦除被写入数据的情况，该P型非易失性存储器被包括在图1至5所示的非易失性存储器件中；图14为等效电路图，示出了在图1至5所示的非易失性存储器件中，数据被写入在N型非易失性存储器中并从P型非易失性存储器中擦除被写入数据的情况；图15为等效电路图，示出了在图1至5所示的非易失性存储器件中，数据被写入在P型非易失性存储器中并从N型非易失性存储器中擦除被写入数据的情况；图16为等效电路图，示出了在图1至5所示的非易失性存储器件中，从P型和N型非易失性存储器中擦除被写入数据的情况；图17说明了当图1至5中所示的非易失性存储器件为2位存储器件时，数据状态之间的转换和数据状态之间的转换所需的条件；图18说明了当图1至5中所示的非易失性存储器件为4位存储器件时数据状态之间的转换；图19和20示出了当图1至5中所示的非易失性存储器件为2位存储器件时使用的读电路；图21为当图1至5中所示的非易失性存储器件是2位存储器件时输入电压与输出电压的关系图；图22为等效电路图，示出了当图1至5中所示的非易失性存储器件为2位存储器件时，从包括2位存储器件的单元阵列中选择的行中读取数据；图23和24为电路图，示出了当图1至5中所示的非易失性存储器件为4位存储器件时的读操作；图25和26为电路图，示出了当图1至5中所示的非易失性存储器件为8位存储器件时的读操作；图27为当图1至5中所示的非易失性存储器件为8位存储器件时，电压-电流以及输入电压-输出电压的关系图；图28为包括图1至5所示的非易失性存储器件之一的NAND型逻辑器件的截面图；图29为图28所示的NAND型逻辑器件的等效电路；图30为包括图1至5所示的非易失性存储器件之一的NOR型逻辑器件的截面图；图31为图30所示的NOR型逻辑器件的等效电路；
图32至40为说明图1所示的非易失性存储器件制造方法的截面图；图41是与根据本发明实施例的非易失性存储器件以相同方式制造的CMOSFET的截面图；以及图42为包括图41所示的CMOSFET的半导体器件的透视图。
具体实施例方式
下文中，将参照示出了本发明示例性实施例的附图更充分地说明根据本发明实施例的互补存储器件及其操作和制造方法，以及包括该器件的逻辑电路和半导体器件和用于该器件的读电路。在附图中，为了清楚起见，夸大了膜和区域的厚度。
首先，将对根据本发明第一实施例的互补非易失性存储器件(下文中，被称为“第一存储器件”)进行说明。
实施例1参看图1，第一存储器件包括第一非易失性存储器M1和第二非易失性存储器M2，它们垂直并顺序的堆叠。第一和第二非易失性存储器M1和M2彼此结合。第一和第二非易失性存储器M1和M2包括存储单元，其用于在栅堆叠结构中存储多位数据。第一和第二非易失性存储器M1和M2可以分别为P型晶体管和N型晶体管，例如P型SONOS存储器和n型SONOS存储器，它们中的每一个都能存储数据并起到开关的作用。第一非易失性存储器M1包括第一衬底10。绝缘层11被设置在第一衬底10上。浅沟槽隔离(STI)层12被设置在绝缘层11中并彼此分离。半导体衬底13被设置在STI层12之间的绝缘层11上。该半导体衬底13包括第一杂质区10s，第二杂质区10d，以及沟道区10c。该第一和第二杂质区10s和10d掺杂有p型导电杂质。第一和第二杂质区10s和10d中的每一个可以为源极区或漏极区。即，如果第一杂质区10s为源极区，则第二杂质区10d可以为漏极区，并且相反的情况也可以。沟道区10c被设置在第一和第二杂质区10s和10d之间。该半导体衬底13可以为具有预定晶体方向的n型半导体衬底，例如n型<100>半导体衬底。第一栅堆叠结构G11被设置在沟道区10c上。该第一栅堆叠结构G11包括顺序堆叠的第一绝缘层17，数据存储层18，第二绝缘层19，以及控制栅20。在数据存储层18中，例如电子的载流子的俘获密度(trap density)随着外部施加的电压发生变化。该第一绝缘层17为隧穿层，例如氧化硅(SiO2)层。该数据存储层18为材料层，用于俘获隧穿第一绝缘层17的电子。在数据存储层18中俘获的电子数目随着外部施加的电压而发生变化。换句话说，数据存储层18的状态随着外部施加的电压而发生变化。当数据存储层18处于一个状态中时，可以认为位数据被写入在数据存储层18中。因此，通过调节外部施加的电压，不仅一位数据比如0或1，而且两位或更多位数据比如11，10，01，00，111...001，000，1111....0001或0000都能够被写入数据存储层18中。该数据存储层18可以是氮化硅(SiN)层。该第二绝缘层19优选由与第一绝缘层17相同的材料形成，但是也可以由其他材料形成。其上施加外部电压的控制栅20可以为多晶硅栅。第一接触垫层P1被设置在第一杂质区10s上并且在与第一杂质区10s相邻的STI层12上方延伸。第二接触垫层P2被设置在第二杂质区10d上并且在与第二杂质区10d相邻的STI层12上方延伸。第一和第二接触垫层P1和P2可以延伸到相同的长度。但是，第一和第二接触垫层P1和P2可以延伸到比第三和第四接触垫层P3和P4更大的长度，其中该第三和第四接触垫层P3和P4分别与将在后面描述的第二非易失性存储器M2的第一和第二杂质区30s和30d相连。用第三绝缘层16覆盖第一栅堆叠结构G11以及第一和第二接触垫层P1和P2。该第三绝缘层16由与第一和第二绝缘层17和19相同的材料形成，但是也可以由其他绝缘材料形成。
该第二非易失性存储器M2被翻转并与第一非易失性存储器M1结合。但是，为了方便起见，在假设第二非易失性存储器M2没有被翻转的前提下对第二非易失性存储器M2进行说明。换句话说，虽然图1中示出了第二非易失性存储器M2的元件被设置在绝缘层32下方，其中第二非易失性存储器M2的元件与设置在第一非易失性存储器M1的绝缘层11上的元件相对应，但是在假设第二非易失性存储器M2的元件被设置在绝缘层32上的前提下对第二非易失性存储器M2的元件进行说明。这种假设也可以被类似地应用于将在下面描述的第二至第六实施例。
更具体而言，该第二非易失性存储器M2包括被设置在绝缘层32上并彼此分离的STI层22。由半导体衬底覆盖设置在STI层22之间的绝缘层32。该半导体衬底为具有预定晶体方向的衬底，例如p型<110>衬底。该半导体衬底包括第一杂质区30s，第二杂质区30d，以及沟道区30c。该沟道区30c被设置在第一和第二杂质区30s和30d之间。该第一和第二杂质区30s和30d掺杂有n型导电杂质。第一和第二杂质区30s和30d中的每一个可以为源极区或漏极区。第二栅堆叠结构G22被设置在沟道区30c上。该第一和第二栅堆叠结构G11和G22可以在垂直线上。该第二栅堆叠结构G22包括第一绝缘层29，数据存储层28，第二绝缘层25，以及控制栅24，它们被顺序的堆叠。在第二栅堆叠结构G22中，第一和第二绝缘层29和25由SiO2形成，但是也可以由其它绝缘材料形成。该控制栅24和数据存储层28分别由与第一非易失性存储器M1的控制栅20和数据存储层18相同的材料形成，但是也可以由不同的材料形成。第三接触垫层P3被设置在第二杂质区30d上，并且第四接触垫层P4被设置在第一杂质区30s上。第三和第四接触垫层P3和P4中的每一个在相邻的STI层22上方延伸到预定长度。如上所述，第二非易失性存储器M2的第三和第四接触垫层P3和P4比第一非易失性存储器M1的第一和第二接触垫层P1和P2的延伸长度短。在这种情况下，第二非易失性存储器M2的第三和第四接触垫层P3和P4以及第一非易失性存储器M1的第一和第二接触垫层P1和P2形成在相同的垂直面上。这样，当第二非易失性存储器M2的第三和第四接触垫层P3和P4形成在与其上设置第一非易失性存储器M1的第一和第二接触垫层P1和P2的垂直面不同的垂直面上时，第二非易失性存储器M2的第三和第四接触垫层P3和P4可以与第一非易失性存储器M1的第一和第二接触垫层P1和P2延伸相同的长度。在第二非易失性存储器M2中，第三和第四接触垫层P3和P4以及第二栅堆叠结构G22被第三绝缘层26覆盖。该第三绝缘层26可以由例如SiO2构成。
同时，第一通孔H1和第二通孔H2被设置在一堆叠结构中，该结构包括第一和第二非易失性存储器M1和M2的第三绝缘层16和26，STI层22以及第二非易失性存储器M2的绝缘层32。该第一通孔H1暴露了第一非易失性存储器M1的第一接触垫层P1，并且第二通孔H2暴露了第一非易失性存储器M1的第二接触垫层P2。分别用第一导电插塞PL1和第二导电插塞PL2填充该第一和第二通孔H1和H2。该第一和第二导电插塞PL1和PL2由相同的材料形成，但是也可以由不同材料形成。
还有，第三通孔H3和第四通孔H4被设置在一堆叠结构中，该结构包括第三绝缘层26，STI层22，以及第二非易失性存储器M2的绝缘层32。该第三通孔H3暴露了第二非易失性存储器M2的第一接触垫层P3，并且第四通孔H4暴露了第二非易失性存储器M2的第四接触垫层P4。分别用第三导电插塞PL3和第四导电插塞PL4填充该第三和第四通孔H3和H4。该第三和第四导电插塞PL3和PL4由相同的材料形成，但是也可以由不同材料形成。
同时，在一堆叠结构中形成通孔(下文中称为第一栅通孔)，其中该结构包括第一非易失性存储器M1的第三绝缘层16，以及第二非易失性存储器M2的第三绝缘层26和绝缘层32。该第一栅通孔暴露了第一栅堆叠结构G11的控制栅20。并且，在一堆叠结构中形成了另一通孔(下文中称为第二栅通孔)，其中该结构包括第二非易失性存储器M2的第三绝缘层26和绝缘层32。该第二栅通孔暴露了第二栅堆叠结构G22的控制栅24。这里，因为第一和第二栅通孔形成在与其中形成第一至第四通孔H1，H2，H3以及H4的垂直面不同的垂直面中，因此在图1中没有被示出。分别用导电插塞填充该第一和第二栅通孔。在第二非易失性存储器M2的绝缘层32的底表面上(实际上，如图1所示，由于第二非易失性存储器M2被翻转，在绝缘层32的顶表面上)，设置分别与第一至第四导电插塞PL1，PL2，PL3以及PL4相连的接触垫CP1，CP2，CP3以及CP4。并且，第一栅接触垫GP1和第二栅接触垫GP2被设置在绝缘层32的底表面上并分别与填充在第一和第二栅通孔中的导电插塞相连。如果需要的话，该第一和第二栅接触垫GP1和GP2可以被整体相连。在这种情况下，第一和第二非易失性存储器M1和M2具有公用栅。然后，接触垫CP2和CP4可以被整体相连或接触垫CP1和CP3可以被整体相连。
实施例2根据本发明第二实施例的非易失性存储器件(下文中，称为“第二存储器件”)与第一存储器件的不同之处在于它包括第三非易失性存储器M22而不是第二非易失性存储器M2。在第三非易失性存储器M22中，相同的附图标记用于表示与第二非易失性存储器M2中相同的元件。并且，由于第二存储器件的第一非易失性存储器M1与第一存储器件的相同，因此在图2中省略了对其的详细图示。
参看图2，第三非易失性存储器M22包括绝缘层32，设置在绝缘层32上的半导体衬底(未示出)，以及设置在半导体衬底上的第二栅堆叠结构G22。该半导体衬底被STI层22包围。该半导体衬底包括第一杂质区30d，第二杂质区30s，以及沟道区30c。该第二栅堆叠结构G22被设置在沟道区30c上。第三绝缘层26覆盖第二栅堆叠结构G22。形成穿过第三绝缘层26、STI层22以及绝缘层32的第一通孔H1和第二通孔H2，其分别暴露第一非易失性存储器M1的第一接触垫层P1和第二接触垫层P2。分别用第一和第二导电插塞PL1和PL2填充该第一和第二通孔H1和H2。还有，在绝缘层32中形成第三通孔H33和第四通孔H44，其分别暴露第一和第二杂质区30d和30s。分别用第三和第四导电插塞PL33和PL44填充该第三和第四通孔H33和H44。在绝缘层32的底表面上(实际上，如图2所示，由于第三非易失性存储器M22被翻转，在绝缘层32的顶表面上)，设置有与第三导电插塞PL33相连的接触垫CP33以及与第四插塞PL44相连的另一个接触垫CP44。并且，在绝缘层32的底表面上设置覆盖第一导电插塞PL1的接触垫CP1以及覆盖第二导电插塞PL2的另一个接触垫CP2。此外，第一栅接触垫GP1和第二栅接触垫GP2被设置在绝缘层32的底表面上。
实施例3在该实施例中，与之后的实施例类似，将只对不同于第一实施例的特性进行说明。
参看图3，根据本发明第三实施例的非易失性存储器件(下文中，称为“第三存储器件”)包括第一非易失性存储器M11和第二非易失性存储器M222，它们被顺序堆叠。该第一和第二非易失性存储器M11和M222彼此结合。
第一非易失性存储器M11的第一接触垫层P11和第二接触垫层P22具有与图1中示出的第一存储器件的第一非易失性存储器M1的第一和第二接触垫层P1和P2不同的形状。同样，第二非易失性存储器M222的第三接触垫层P33和第四接触垫层P44具有与第一存储器件的第二非易失性存储器M2的第三和第四接触垫层P3和P4不同的形状。
更具体而言，如图1所示在第一存储器件的第一非易失性存储器M1的第一和第二接触垫层P1和P2远离相邻的STI层12延伸的同时，如图3所示，第三存储器件的第一非易失性存储器M11的第一和第二接触垫层P11和P22在STI层12上延伸。同样，第三存储器件的第二非易失性存储器M222的第三和第四接触垫层P33和P44在相邻的STI层22上延伸。第一非易失性存储器M11的第一和第二接触垫层P11和P22延伸相同的长度，但是也可以根据接触位置延伸不同长度。类似的，第二非易失性存储器M222的第三和第四接触垫层P33和P44延伸相同的长度，但是也可以根据接触位置延伸不同长度。
如图3所示，当第一非易失性存储器M11的第一和第二接触垫层P11和P22以及第二非易失性存储器M222的第三和第四接触垫层P33和P44被设置在相同的垂直面上时，STI层12上第一和第二接触垫层P11和P22的延伸长度可以不同于STI层22上第三和第四接触垫层P33和P44的延伸长度。
但是，第一非易失性存储器M11的第一和第二接触垫层P11和P22以及第二非易失性存储器M222的第三和第四接触垫层P33和P44可以不设置在相同的垂直面上。例如，从平面图上看，第一非易失性存储器M11的第一和第二接触垫层P11和P22可以水平设置，而第二非易失性存储器M222的第三和第四接触垫层P33和P44可以竖直设置。与此类似，如果第一非易失性存储器M11的第一接触垫层P11与第二非易失性存储器M222的第三接触垫层P33不交叠并且第一非易失性存储器M11的第二接触垫层P22与第二非易失性存储器M222的第四接触垫层P44不交叠时，第二非易失性存储器M222的第三接触垫层P33就不会存在于由暴露第一非易失性存储器M11的第一接触垫层P11的第一通孔H11所形成的路径中。这样，就可以任意地确定STI层12上第一非易失性存储器M11的第一接触垫层P11的延伸长度。基于相同的原因，也可以任意地确定STI层12上第二接触垫层P22的延伸长度。因此，STI层12上第一非易失性存储器M11的第一和/或第二接触垫层P11和P22的延伸长度可以比STI层22上第二非易失性存储器M222的第三和/或第四接触垫层P33和P44的延伸长度长，但是也可以与其相等或比其更短。
同时，接触垫CP1，CP2，CP3和CP4以及第一和第二栅接触垫GP1和GP2可以被设置在第一和第二非易失性存储器M11和M222之间的界面上。在这种情况下，仅在第一非易失性存储器M11的第三绝缘层16中形成分别暴露第一和第二接触垫层P11和P22的第一和第二通孔H11和H22。这样，即使第一非易失性存储器M11的第一和第二接触垫层P11和P22以及第二非易失性存储器M222的第三和第四接触垫层P33和P44被设置在相同的垂直面上，在形成第一和第二通孔H11和H22期间，第二非易失性存储器M222的第三和第四接触垫层P33和P44也不会受到STI层12上其延伸长度的影响。因此，即使接触垫CP1，CP2，CP3和CP4以及第一和第二栅接触垫GP1和GP2被设置在第一和第二非易失性存储器M11和M222之间的界面上，也可以任意的确定STI层12上第一和第二接触垫层P11和P22的延伸长度。
实施例4如图4所示，根据本发明第四实施例的非易失性存储器件(下文中，称为“第四存储器件”)为前面的第二和第三存储器件的组合。
参看图4，第四存储器件包括图3中所示的第三存储器件的第一非易失性存储器M11以及图2中所示的第二存储器件的第二非易失性存储器M22。这里不重复对于非易失性存储器M11和M22的说明。该第一和第二非易失性存储器M11和M22被顺序的堆叠并彼此结合。在这种情况下，接触垫CP1，CP2，CP3和CP4以及第一和第二栅接触垫GP1和GP2可以被设置在第一和第二非易失性存储器M11和M22之间的界面上。
实施例5参看图5，根据第五实施例的非易失性存储器件(下文中，称为“第五存储器件”)包括第一非易失性存储器M12和第二非易失性存储器M21。该第一和第二非易失性存储器M12和M21被顺序的堆叠并彼此结合。在第一非易失性存储器M12的第三绝缘层16中形成第一通孔H12和第二通孔H21，其分别暴露第一接触垫层P1和第二接触垫层P2。分别用第一和第二导电插塞P12和P21填充该第一和第二通孔H12和H21。分别用第三和第四接触垫层34和36覆盖该第一和第二导电插塞P12和P21。第三和第四接触垫层34和36在第一和第二导电插塞P12和P21周围的第三绝缘层16上延伸。通过第三绝缘层16和另一第三绝缘层26将第一和第二非易失性存储器M12和M32彼此结合。对于该结构，第三绝缘层16和26的结合表面应该具有高平整度。这样，第三和第四接触垫层34和36与第三绝缘层16形成了平坦的顶表面，而不是设置在绝缘层16上。如果第三和第四接触垫层34和36被设置在第三绝缘层16上，则可以进一步在第三绝缘层16上形成附加绝缘层，从而平面地覆盖第三和第四接触垫层34和36。第一非易失性存储器M12的其余结构与图1所示第一存储器件的第一非易失性存储器M1的相同。在第二非易失性存储器M21中，接触垫CP5和CP6被设置在绝缘层32的底表面上(实际上，由于第二非易失性存储器M21被翻转，在绝缘层32的顶表面上)。该接触垫CP5和CP6分别与第一非易失性存储器M12的第三和第四接触垫层34和36相连。该接触垫CP5和CP6通过导电插塞分别与第三和第四接触垫层34和36相连，所述导电插塞填充了与图5所示的垂直面不同的垂直面中所形成的通孔。这样，图5中没有示出导电插塞。然而，如虚线所示，连接接触垫CP5和CP6以及第三和第四接触垫层34和36的导电插塞可以被设置在与第一和第二导电插塞P12和P21相同的垂直面上。第二非易失性存储器M21的其余结构与图1所示第一存储器件的第二非易失性存储器M2的相同。
实施例6根据本发明第六实施例的非易失性存储器件(下文中，称为“第六存储器件”)包括公用栅。
参看图6，绝缘层11被设置在第一半导体衬底10上，并且STI层12被设置在绝缘层11上。半导体衬底(未示出)被设置在设置于STI层12之间的绝缘层11上。半导体衬底包括第一杂质区10s，第二杂质区10d，以及沟道区10c。第三栅堆叠结构G33被设置在沟道区10c上。第三栅堆叠结构G33包括第一绝缘层17，数据存储层18，第二绝缘层19，控制栅CG，另一第二绝缘层25，另一数据存储层28，以及另一第一绝缘层29。该第三栅堆叠结构G33包括第一非易失性存储器M1的第一栅堆叠结构G11和第二非易失性存储器M2的第二栅堆叠结构G22，它们彼此结合。这样，第三栅堆叠结构G33的控制栅CG对应于第一栅堆叠结构G11的控制栅20和第二栅堆叠结构G22的控制栅24的结合结构。假设控制栅20和24由相同的材料构成，则控制栅CG如图6中的单层所示。设置在第三栅堆叠结构G33周围的隔离层12以及半导体衬底被层间电介质(ILD)33覆盖。ILD 33形成为与第三栅堆叠结构G33的高度相同。第一接触垫层P1和第二接触垫层P2被设置在ILD 33中。第一接触垫层P1的一个端部与第一杂质区10s相连，同时第二接触垫层P2的一个端部与第二杂质区10s相连。STI层22被设置在ILD 33上。半导体衬底(未示出)被设置在设置于STI层22之间的ILD 33上并且覆盖第三栅堆叠结构G33。该半导体衬底包括沟道区30c以及第一和第二杂质区30d和30s，第一和第二杂质区30d和30s被设置在沟道区30c的两侧。优选的，沟道区30c被设置在第三栅堆叠结构G33上。第三接触垫层P3和第四接触垫层P4被设置在ILD 33的上部。第三接触垫层P3的一个端部与第一杂质区30d相连，同时第四接触垫层P4的一个端部与第二杂质区30s相连。当第三和第四接触垫层P3和P4设置在与第一和第二接触垫层P1和P2相同的垂直面上时，如上所述，STI层22上第三和第四接触垫层P3和P4的延伸长度可以短于STI层12上第一和第二接触垫层P1和P2的延伸长度。
但是，如果第三和第四接触垫层P3和P4设置在与其上设置第一和第二接触垫层P1和P2的表面不同的垂直面上时，如上所述，可以任意确定第三和第四接触垫层P3和P4的延伸长度以及第一和第二接触垫层P1和P2的延伸长度。
STI层22以及半导体衬底被绝缘层32覆盖。在一堆叠结构中形成第一通孔H1’和第二通孔H2’，该堆叠结构包括绝缘层32，STI层22，以及ILD33，所述第一和第二通孔分别暴露第一和第二接触垫层P1和P2。分别用第一导电插塞PL1’和第二导电插塞PL2’填充第一和第二通孔H1’和H2’。并且，在一堆叠结构中形成第三通孔H3’和第四通孔H4’，该堆叠结构包括绝缘层32，STI层22，以及部分ILD 33，所述第三和第四通孔分别暴露第三和第四接触垫层P3和P4。分别用第三导电插塞PL3’和第四导电插塞PL4’填充第三和第四通孔H3’和H4’。并且，在不同于其中形成有第一至第四通孔H1’，H2’，H3’和H4’的垂直面的其它垂直面中形成一通孔。该通孔暴露第三栅堆叠结构G33的控制栅CG并用导电插塞填充该通孔。
第一接触垫CP1’，第二接触垫CP2’，第三接触垫CP3’以及第四接触垫CP4’被设置在绝缘层32上，并分别覆盖第一、第二、第三以及第四导电插塞PL1’，PL2’，PL3’以及PL4’。并且，栅接触垫GP3被设置在绝缘层32上。该栅接触垫GP3覆盖导电插塞的整个暴露表面，其中该导电插塞被填充在暴露第三栅堆叠结构G33的控制栅CG的通孔中。
在第六存储器件中，第一和第三接触垫CP1’和CP3’可以被整体地连接或者第二和第四接触垫CP2’和CP4’可以被整体连接。
图7示出了图1至5所示第一至第六存储器件中任何一个的等效电路。
在图7中，附图标记Vgn表示施加于第二非易失性存储器M2的控制栅24的电压，并且Vgp表示施加于第一非易失性存储器M1的控制栅20的电压。附图标记Vps表示施加于第一非易失性存储器M1的第一杂质区10s的电压，Vns表示施加于第二非易失性存储器M2的第二杂质区30s的电压。并且，附图标记Vpd表示施加于第一非易失性存储器M1的第二杂质区10d的电压，并且Vnd表示施加于第二非易失性存储器M2的第一杂质区30d的电压。
由于第一和第二存储器件每个都包括彼此竖直结合的p型非易失性存储器和n型非易失性存储器，因此该第一和第二存储器件具有比其包括水平结合结构时更高的集成密度和迁移率。
如果p和n型非易失性存储器被水平结合，则应该在相同的衬底中形成不同的阱。但是，因为通过在分离的衬底上形成p和n型非易失性存储器然后将其结合来制造第一至第六存储器件中的每一个，因此无需在相同的衬底中形成不同的阱。这样，就能够省略阱形成工艺。
下文中，将对根据本发明以上实施例的存储器件的操作方法进行说明。这里，将描述第一存储器件的操作方法以作为实例。
现将参照图8中所示第一存储器件的等效电路对第一存储器件的操作，即写、擦除和读操作进行说明。
在图8中，附图标记V1是指施加于非易失性存储器M1的第一杂质区10s的第一电压，其中该非易失性存储器M1为p型非易失性存储器，并且附图标记V2是指施加于非易失性存储器M1的第一栅堆叠结构G11的第二电压。附图标记V4是指施加于第二非易失性存储器M2的第二栅堆叠结构G22的第四电压，其中该第二非易失性存储器M2为n型非易失性存储器，并且V5是指施加于第二非易失性存储器M2的第二杂质区30s的第五电压。并且，附图标记V3是指施加于第一非易失性存储器M1的第二杂质区10d以及第二非易失性存储器M2的第一杂质区30d的第三电压。
<写操作>
现将描述使用沟道热电子注入(CHEI)的第一存储器件的写操作。
首先，将对数据被写入在第一和第二非易失性存储器M1和M2两者中的情况(下文称为第一情况)进行说明。
参看图9，在第一情况下，施加例如-5V的预定电压以作为第一和第二电压V1和V2。并且，施加例如5V的预定电压以作为第四和第五电压V4和V5，并且向第一非易失性存储器M1的第二杂质区10d以及第二非易失性存储器M2的第一杂质区30d施加0V以作为第三电压V3。通过施加第一至第五电压V1，V2...以及V5，在第一非易失性存储器M1的数据存储层18中俘获了空穴，同时在第二非易失性存储器M2的数据存储层28中俘获电子。结果，第一和第二非易失性存储器M1和M2的阈值电压增加。也就是说，第一和第二非易失性存储器M1和M2的阈值电压曲线发生了偏移。
接着，将对数据只被写入在第一和第二非易失性存储器M1和M2之一中的情况(下文中称为第二情况)进行说明。
图10为一个等效电路图，显示了数据仅被写入在第二非易失性存储器M2中的情况。在这种情况下，第一至第三电压V1，V2和V3保持0V，同时，施加例如5V的预定电压以作为第四和第五电压V4和V5。
通过如上所述施加电压，写入在非易失性存储器M1的数据存储层18中的数据保持被存储，电子在第二非易失性存储器M2的数据存储层28中被俘获。这样，第二非易失性存储器件M2的阈值电压曲线就会沿着电压增大的方向偏移。
图11为一个等效电路图，显示数据仅被写入在第一非易失性存储器M1中的情况。在这种情况下，施加给第二非易失性存储器M2的电压，即第三至第五电压V3，V4和V5保持0V，同时，施加例如-5V的预定电压以作为第一和第二电压V1和V2。通过如上所述施加电压，在第一非易失性存储器M1的数据存储层18中俘获了空穴，同时写入在第二非易失性存储器M2中的数据保持被存储。
<擦除操作>
现将描述使用热空穴注入(HHI)的第一存储器件的擦除操作。
首先，将对仅从第一和第二非易失性存储器M1和M2之一中擦除数据的情况(下文中称为第三情况)进行说明。
图12为一个等效电路图，显示了仅从第二非易失性存储器M2中擦除数据的情况。在这种情况下，施加例如-5V的预定电压以作为第四电压V4，并且施加例如5V的预定电压以作为第五电压。并且，施加0V以作为第一至第三电压V1，V2和V3。
通过施加电压V1，V2...以及V5，在第二非易失性存储器M2的数据存储层28中被俘获的电子被发射到衬底。也就是说，写入在第二非易失性存储器M2中的数据被擦除。
接着，图13为一个等效电路图，显示了仅从第一非易失性存储器M1中擦除数据的情况。在这种情况下，0V被施加给第二非易失性存储器M2的第一和第二杂质区30d和30s以及第二栅堆叠结构G22。在这种状态下，将例如5V的预定电压施加给第一非易失性存储器M1的第一栅堆叠结构G11，并且将例如-5V的预定电压施加给第一杂质区10s。但是，0V被施加给第一非易失性存储器M1的第二杂质区10d。
通过施加上述电压，在第一非易失性存储器M1的数据存储层18中俘获的空穴被发射到衬底。也就是说，写入在第一非易失性存储器M1中的数据被擦除。
接着，将参照图14对从第一和第二非易失性存储器M1和M2两者中擦除数据的情况(下文中称为第四情况)进行说明。
参看图14，在第四情况下，例如5V的预定电压被施加给第一非易失性存储器M1的第一栅堆叠结构G11，例如-5V和0V的预定电压被分别施加给第一非易失性存储器M1的第一和第二杂质区10s和10d。例如-5V的预定电压被施加给第二非易失性存储器M2的第二栅堆叠结构G22，并且，例如0V和5V的预定电压被分别施加给第二非易失性存储器M2的第一和第二杂质区30d和30s。
通过施加上述电压，在第一非易失性存储器M1的数据存储层18中俘获的空穴以及在第二非易失性存储器M2的数据存储层28中俘获的电子被发射到衬底，使得写入在第一和第二非易失性存储器M1和M2中的数据被擦除。
下面，将对同时从第一存储器件中擦除数据并向其中写入数据的情况进行说明。
参看图15，其为一个等效电路图，显示了在数据被写入第一非易失性存储器M1中并且从第二非易失性存储器M2中擦除被存储数据的情况。将例如-5V的预定电压施加给第一非易失性存储器M1的第一栅堆叠结构G11和第一杂质区10s。并且，将例如0V的预定电压施加给第二杂质区10d。同时，将例如-5V和5V的预定电压分别施加给第二非易失性存储器M2的第二栅堆叠结构G22和第二杂质区30s。并且，将例如0V的预定电压施加给第一杂质区30d。
结果，空穴从衬底隧穿并在第一非易失性存储器M1的数据存储层18中被俘获，在第二非易失性存储器M2的数据存储层28中被俘获的电子被发射到衬底。这样，数据被写入在第一非易失性存储器中，并擦除了被写入在第二非易失性存储器中的数据。
参看图16，其为一个等效电路图，显示了擦除存储在第一非易失性存储器M1中的数据并且将数据写入第二非易失性存储器中的情况。将例如5V的预定电压施加给第一非易失性存储器M1的第一栅堆叠结构G11，并且将例如-5V的预定电压施加给第一非易失性存储器M1的第一杂质区10s。并且，将例如0V的预定电压施加给第一非易失性存储器M1的第二杂质区10d。同时，将例如5V的预定电压施加给第二非易失性存储器M2的第二栅堆叠结构G22和第二杂质区30s，并且将例如0V的预定电压施加给第一杂质区30d。
结果，电子从衬底隧穿并在第二非易失性存储器M2的数据存储层28中被俘获，在第一非易失性存储器M1的数据存储层18中被俘获的空穴被发射到衬底。这样，数据被写入在第二非易失性存储器M2中，并擦除了写入在第一非易失性存储器M1中的数据。
图17说明了当图1至5中所示的非易失性存储器件为2位存储器件时，数据状态之间的转换以及数据状态之间进行转换所需的条件。更具体而言，当第一和第二非易失性存储器M1和M2中的每一个都是1位存储器件并且例如第一存储器件为2位存储器件时，图17示出了由第一存储器件表示的四个数据状态，即00，01，10和11，以及从第一存储器件的一个数据状态转换至另一个数据状态所需的操作条件。例如，从图17中可以知道，为了从一个数据状态转换至另一个数据状态，数据应该被写入在第一和/或第二非易失性存储器M1和M2中或者存储在其中的数据应该被保持。
更具体的，在图17中，附图标记p0n+表示在第一存储器件中从数据状态00转换至数据状态01的条件。换句话说，附图标记p0n+是指为了将写入在第一存储器件中的位数据从00转换至01而被施加给第一和第二非易失性存储器M1和M2的电压特性。在p0n+中，p是指第一非易失性存储器M1，n是指第二非易失性存储器M2，0是指保持被写入的位数据，并且+是指施加写电压。
在这种情况下，p0n+表示在第一存储器中，写入在第一非易失性存储器M1中的位数据被保持，并且预定的写电压被施加给第二非易失性存储器M2。
基于数据状态之间的转换所需的条件，确定了将被施加给第一和第二非易失性存储器M1和M2的第一至第五电压V1，V2，V3，V4和V5。这样，写入在第一存储器件中的位数据能够被改变，例如从00转换为01或者是从11转换至00。将写入在第一存储器件中的位数据“00”转换为“01”就是将位数据“01”写入第一存储器件中。并且，转换写入在第一存储器件中的位数据“11”就是从第一存储器件中擦除位数据“11”。
如果第一存储器件为多位存储器件，例如2位存储器件，则如表1所示，能够提供在数据状态之间进行转换的9个条件。
表格1


如表1所示，在转换条件p0n0，p0n+以及p0n-下，写入在第一非易失性存储器M1(P-NVM)中的位数据保持被存储(即p0)，写入在第二非易失性存储器M2(N-NVM)中的位数据也保持被存储或者被改变。在转换条件p+n0，p+n+以及p+n-下，写入在第一非易失性存储器M1中的位数据从0改变至1(即，p+)，写入在第二非易失性存储器M2中的位数据保持被存储或被改变。并且，在转换条件p-n0，p-n+以及p-n-下，写入在第一非易失性存储器M1中的位数据从1改变至0(即，p-)，写入在第二非易失性存储器M2中的位数据保持被存储或被改变。
同时，第一存储器件可以为4位存储器件。在这种情况下，16多位数据(即，0000，0001，0010，...，以及1111)能够被写入在第一存储器件中。这样，如图18中所示，转换写入在作为4位存储器件的第一存储器件中的多位数据所需的条件比2位存储器件的转换条件要更多。
在图18中，双向箭头表示由双向箭头指示的两个多位数据能够相互转换。例如，多位数据0000和0111之间的双向箭头表示0000能够被转换为0111，并且0111也能被转换为0000。根据这样的转换条件，就能够确定被施加给第一和第二非易失性存储器M1和M2的第一和第二栅堆叠结构G11和G22，第一杂质区10s和30d，以及第二杂质区10d和30s的第一至第五电压V1，V2，...，V5。
如上所述，本发明的第一存储器件能够基于转换条件以单元单位(cellunits)擦除或写入数据，而不像传统的非易失性存储器那样以块单位(blockunits)擦除或写入数据。因此，本发明的第一存储器件能够获得很高的操作速度并且降低功率损耗。
上面的内容能够被类似的应用于本发明的第二至第六存储器件。
<读操作>
下面参照图21对第一存储器件的读操作进行说明，其中图21为当如图1至5所示的非易失性存储器件为2位存储器件时，输入电压-输出电压的关系图。
参看图21，通过包括在作为2位存储器件的第一存储器件中的第一和第二非易失性存储器M1和M2之间的互补作用来获得输入电压-输出电压曲线。在图21中，水平轴为施加于第一存储器件的栅极的电压，竖直轴为从第一存储器件输出的电压。
在图21中，第一至第四曲线G1，G2，G3和G4示出了关于写入在第一存储器件中的2位数据的第一存储器件的电压特性。
更具体而言，第一曲线G1示出了包括其中俘获空穴的第一非易失性存储器M1以及其中没有俘获电子的第二非易失性存储器M2的第一存储器件的电压特性。第二曲线G2示出了包括其中俘获空穴的第一非易失性存储器M1以及其中俘获电子的第二非易失性存储器M2的第一存储器件的电压特性。第三曲线G3示出了包括其中没有俘获空穴的第一非易失性存储器M1以及其中没有俘获电子的第二非易失性存储器M2的第一存储器件的电压特性。并且，第四曲线G4示出了包括其中没有俘获空穴的第一非易失性存储器M1以及其中俘获电子的第二非易失性存储器M2的第一存储器件的电压特性。
参看第一和第二曲线G1和G2，该第一和第二曲线G1和G2从相同的正外加电压(下文中称为第一阈值电压)例如4V开始，然后随着外加电压的减小而逐渐发散。这样，当外加电压为0V时，输出电压不同。第一和第二曲线G1和G2保持发散，直到外加电压达到预定的负值。
一旦外加电压变成了预定的负电压(下文中称为第三输入电压)例如-1V，则第一曲线G1保持水平。并且，一旦外加电压变成了比第三输入电压低的负电压(下文中称为第四输入电压)例如-2V，则第二曲线G2与第一曲线G1一样保持水平。
通过利用第一和第二曲线G1和G2的特性，能够读取被写入在第一存储器件中的位数据。
即，第一和第二曲线G1和G2示出了在第一存储器的第一非易失性存储器M1中俘获空穴的情况。因此，将例如5V的预定电压施加给第一存储器件，接着在缓慢降低外加电压的同时察觉到第一和第二曲线G1和G2开始处的电压。结果，写入在第一存储器的第一非易失性存储器M1中的位数据“1”能够被读出。
接着，当施加保持第一和第二曲线G1和G2分散的例如0V的预定电压时，对第一存储器件的输出电压进行测量。这样，能够读出写入在第一存储器的第二非易失性存储器M2中的位数据为0还是1。
例如，在察觉到第一和第二曲线G1和G2开始处的电压之后，当通过将0V施加给第一存储器件而测得的第一存储器件的输出电压满足从第一曲线G1中获得的值时，就可以推知，第一存储器件的第二非易失性存储器M2中没有俘获电子。因此，可以认为位数据“1”被写入在第一非易失性存储器M1中并且位数据“0”被写入在第二非易失性存储器M2中。这样，写入在第一存储器件中的多位数据被读作10。按照相同的方式，写入在第一存储器件中的多位数据可以被读作11。
基于第三和第四曲线G3和G4，写入在第一存储器件中的其他位数据，例如01或00，能够被读出。因为该过程与上述根据第一和第二曲线G1和G2读取写入在第一存储器件中的位数据10或11的过程相同，因此这里不再对其详细说明。
图19是读电路，该电路使用如图21中所示的输入电压-输出电压曲线从作为2位存储器件的第一存储器件中读取出2位数据。
下面将参照图19对从第一存储器件M中读取2位数据的过程进行说明。
起先，高于第一和第二曲线G1和G2开始处的电压的预定电压(例如5V)被施加给第一和第二非易失性存储器M1和M2的公用栅GC。同时，预定电压例如5V被施加给第一非易失性存储器M1的第一杂质区10s。并且，第二非易失性存储器M2的第二杂质区30s接地。
之后，在缓慢降低公用栅GC的外加电压的同时测量第一存储器件M的输出电压，该电压高于参考电压(例如，100mV)。参考电压可以是第一和第二曲线G1和G2或第三和第四曲线G3和G4发散之前测量的电压。为了测量第一存储器件M的输出电压，第一电压比较器VP1与第一存储器件M的输出端相连。第一电压比较器VP1的两个输入端之一与第一存储器件M的输出端相连，并且参考电压被施加给第一电压比较器VP1的另一个输入端。
按照与感知图21所示的第一和第二曲线G1和G2或第三和第四曲线G3和G4开始处的电压的过程相同的方式，在缓慢的降低公用栅GC的外加电压的同时进行第一存储器件M的输出电压的测量。
由于优选迅速的测量第一存储器件的输出电压，因此第一电压比较器VP1应该尽可能的察觉低输出电压。因此，第一电压比较器VP1可以测量比第一和第二曲线G1和G2或第三和第四曲线G3和G4发散处的电压还低的电压。
这样，远远低于第一和第二曲线G1和G2或第三和第四曲线G3和G4发散处输出电压的电压(例如，100mV)作为参考电压而被施加给第一电压比较器VP1。如果第一存储器件M的输出电压等于或高于被施加给第一比较器VP1的参考电压，则第一电压比较器VP1就会生成对应于1的信号，否则，该第一电压比较器VP1生成对应于0的信号。
该第一电压比较器VP1通常与设置在公用栅CG和电源Vs之间的第一通路晶体管(pass transistor)PT1的P-MOSFET、设置在公用栅GC和第二电压比较器VP2之间的第二通路晶体管PT2的P-MOSFET、通常与第一和第二通路晶体管PT1和PT2的N-MOSFET相连的反相器IV以及连接在第一通路晶体管PT1和公用栅GC之间的晶体管T相连。
因此，当第一电压比较器VP1生成对应于1的信号(下文中称为比较器信号)时，该比较器信号同时被施加给第一和第二通路晶体管PT1和PT2的P-MOSFET、反相器IV以及晶体管T。这样，从反相器IV输出对应于0的信号，使得第一和第二通路晶体管PT1和PT2的N-MOSFET被关断。并且，由于比较器信号被施加给第一和第二通路晶体管PT1和PT2的P-MOSFET，因此P-MOSFET被关断。结果，第一和第二通路晶体管PT1和PT2被关断，使得从电源Vs施加给公用栅GC的电压被切断，接着通过第二通路晶体管PT2施加给第二电压比较器VP2的电压也被切断。
同时，在第二通路晶体管PT2被关断之前，施加给公用栅GC的电压被施加给与第二通路晶体管PT2相连的第二电压比较器VP2的一输入端。当第二通路晶体管PT2被关断时，施加给第二电压比较器VP2的输入端的电压被切断。但是，因为与从电源Vs施加给公用栅GC的电压相同的电压被连续的施加给第二电压比较器VP2的输入端直到其被切断，虽然第二通路晶体管PT2被关断，与施加给公用栅GC的电压相同的电压被连续的施加给与第二通路晶体管PT2相连的第二电压比较器VP2的输入端。
之后，当比较器信号也被施加给第二电压比较器VP2时，第二电压比较器VP2会工作。因为第一比较器VP1生成对应于0的信号直到第二通路晶体管PT2被关断，所以第二电压比较器VP2不工作。
第二电压比较器VP2对输入给与第二通路晶体管PT2相连的输入端(下文中称为第一输入端)的电压与施加给另一个输入端(下文中称为第二输入端)的参考电压进行比较。从图21的第一和第二曲线G1和G2中可以知道，当第二电压比较器VP2开始工作时输入给第一输入端的电压是第一和第二曲线G1和G2开始处的输入电压(下文中称为第一输入电压)或者是第三和第四曲线G3和G4开始处的输入电压(下文中称为第二输入电压)。在第一输入电压被施加给公用栅GC的时间点上写入在第一非易失性存储器M1中的位数据不同于在第二输入电压被施加给它的时间点上写入的位数据。因此，通过辨别输入给第二电压比较器VP2的第一输入端的电压是第一输入电压还是第二输入电压，就能够知道写入在第一非易失性存储器中的位数据。因此，为了分辨出施加给第二电压比较器VP2的第一输入端的电压是第一输入电压还是第二输入电压，第一和第二输入电压之间的电压可以作为参考电压而被施加给第二输入端。例如，当第一输入电压为+4V并且第二输入电压为+3V时，3.5V的参考电压能够被施加给第二电压比较器VP2的第二输入端。在该实例中，当第一输入电压被施加给第一输入端时，因为第一输入电压高于参考电压，因此第二电压比较器VP2输出对应于1的信号。并且，当第二输入电压被施加给第一输入端时，第二电压比较器VP2输出对应于0的信号。
如上所述，当图21的第一和第二曲线G1和G2从第一输入电压开始时，在第一非易失性存储器M1中俘获空穴，即，位数据“1”被写入在第一非易失性存储器M1中。当图21的第三和第四曲线G3和G4从第二输入电压开始时，在第一非易失性存储器M1中没有俘获空穴，即，位数据“0”被写入在第一非易失性存储器M1中。这样，从第二电压比较器VP2输出的对应于1或0的信号能够被视为写入在第一非易失性存储器M1中的位数据1或0。
从第二电压比较器VP2中输出的信号被输入给与其相连的编码器EC。当从第二电压比较器VP2输入给编码器EC的信号对应于1时，该编码器EC将信号视为1。另一方面，当从第二电压比较器VP2输入给编码器EC的信号对应于0时，该编码器EC将信号视为0。该编码器EC对输入信号进行编码并将编码后的信号发送给中央处理器(CPU)的电压比较电路VCP。该电压比较电路VCP对当0V被施加给公用栅GC时第一存储器件M的输出电压与从编码器EC输入的信号计算出来的输入给第二电压比较器VP2的第一输入端的电压(第一或第二输入电压)进行比较。接着，该电压比较电路VCP输出写入在第一存储器件M中的数据。
更具体的，如果第一存储器件M的输出电压等于或高于第一电压比较器VP1的参考电压，则第一和第二通路晶体管PT1和PT2被关断，并且从电源Vs施加给公用栅GC的电压被切断。并且，接地晶体管T导通，使得0V的电压被施加给公用栅GC。这时，从第一存储器件M输出预定电压并将其输入给电压比较电路VCP。当0V被施加给公用栅GC时，从第一存储器件M中输出的电压取决于写入在第一存储器件中的位数据。
上述说明由以下事实支持，即图21的第一至第四曲线G1，G2，G3和G4在输入电压为0V时分别具有不同的输出电压。
即，在施加给第一存储器件M的公用栅GC的电压变成第一输入电压之后，当施加给公用栅GC的电压变成0V时，第一存储器件M的输出电压变得等于在输入电压为0V时得到的第一和第二曲线G1和G2之一的输出电压。
如果当0V被施加给公用栅GC时获得的第一存储器件M的输出电压等于图1的第一曲线G1的输出电压，则可以从第一曲线G1的特性中看出第一存储器件M的第二非易失性存储器M2中没有俘获电子。在这种情况下，可以推断位数据“0”被写入在第二非易失性存储器M2中。
如果当0V被施加给公用栅GC时获得的第一存储器件M的输出电压等于图21的第二曲线G2的输出电压，则可以从第二曲线G2的特性中看出第一存储器件M的第二非易失性存储器M2中俘获了电子。在这种情况下，可以推断位数据“1”被写入在第二非易失性存储器M2中。
根据图21的第一或第二曲线G1或G2表示第一存储器件M的输出电压意味着在第一非易失性存储器M1中俘获有空穴，即，位数据“1”被写入在第一非易失性存储器M1中。这可以通过以下事实得到证实从第二电压比较器VP2中输出对应于1的信号，其中第一和第二输入电压之间的电压例如3.5V被作为参考电压施加给该第二电压比较器VP2。
当从编码器EC中输入对应于1的信号时，电压比较电路VCP感知到第一输入电压例如4V被施加给第一存储器件M的公用栅GC。并且，该电压比较电路VCP测量从第一存储器件M中输入的电压，并将感知到的电压和测量到的电压进行比较，其中在第一存储器件M中0V被施加给公用栅GC。根据比较结果，该电压比较电路VCP确定写入在第二非易失性存储器M2中的位数据是什么。
例如，如果从其中0V被施加给公用栅GC的第一存储器件M输入的电压是在0V获得的图21的第一曲线G1的输出电压，即2.8V，则该电压比较电路VCP将感知到的电压(即4V)与测量到的电压(即2.8V)进行比较，并确定写入在第二非易失性存储器M2中的位数据为0。另一方面，如果感知到的电压相等并且测量到的电压为在0V获得的第二曲线G2的输出电压，即2.5V，则电压比较电路VCP对两个数值进行比较，并确定写入在第二非易失性存储器M2中的位数据为1。
通过分析比较结果和从编码器EC输入的信号，该电压比较电路VCP确定写入在第一存储器件M中的位数据为11或是10，并输出相应的位数据。
在图19中，电压比较电路VCP中描述的“2.5/4＝＞10”表示位数据1被写入在第一非易失性存储器M1中并且位数据0被写入在第二非易失性存储器M2中。在电压比较电路VCP中描述的剩余内容能够在同样意义上被解释。
如上所述，在读取被写入在第一存储器件M中的位数据的过程中，一旦写入在第一非易失性存储器M1中的位数据被读取，则根据如图21中所示的第一和第二非易失性存储器M1和M2的互补电压特性曲线，通过测量当0V被施加给第一存储器件M的公用栅GC时获得的第一存储器件M的输出电压就能够知道写入在第二非易失性存储器M2中的位数据。因此，就不需要在第二非易失性存储器M2上进行读操作。结果，从第一存储器件中读数据所花费的时间就能够被缩短。
当第二输入电压、也就是第三和第四曲线G3和G4开始处的电压被施加给第一存储器件M的公用栅GC时，可以按照与当第一输入电压被施加给公用栅GC时相同的方式说明使用电压比较电路VCP读取写入在第一存储器件M中的位数据、例如01或00的过程。
在图19中，电压比较电路VCP中描述的“2.0/3＝＞01”以及“2.5/3＝＞00”表示当3V的第二输入电压被施加给公用栅GC并接着将0V施加给公用栅GC时，如果第一存储器件M的输出电压为2.0V，则写入在第一存储器件M中的数据被视为“01”，并且如果第一存储器件M的输出电压为2.5V时，写入在第一存储器件M中的数据被视为“00”。
同时，图19的电路能够被修改为具有相同功能的其他电路。图20示出了图19的读电路的一个修改后的实例。现在对图20的电路进行描述，但是对于与图19的电路中相同部分的描述将被省略。
参看图20，第三电压比较器VP2’与第一存储器件M的输出端相连。第三电压比较器VP2’的两个输入端之一与第一存储器件M的一输出端相连，并且预定的参考电压例如2.5V被施加给第一存储器件M的另一输入端。第二编码器EC’与第三电压比较器VP2’的输出端相连，该第二编码器EC’执行与连接到第二比较器VP2的输出端的编码器(下文中称为第一编码器)相同的功能。并且，第三编码器OU1与第一和第二编码器EC和EC’的输出端相连。当0V被施加给公用栅GC时，需要第三电压比较器VP2’对第一存储器件M的输出电压和施加给第三电压比较器VP2’的参考电压进行比较。只有当给出对应于0V的信号时该第三电压比较器VP2’才工作。为进行该操作，第三电压比较器VP2’连接在第一和第二通路晶体管PT1和PT2之间。因此，在第一或第二输入电压被施加给公用栅GC之后，因为0V的电压被施加给公用栅GC，因此从第一存储器M中输出预定电压并且其被输入给第三电压比较器VP2’。同时，对应于0V的信号被施加给第三电压比较器VP2’，这样，第三电压比较器VP2’对从第一存储器件M输入的电压与参考电压进行比较，并将比较结果输出给第二编码器EC’。除了用于操作的信号不同以外，第三电压比较器VP2’按照与第二电压比较器VP2相同的方式操作。
从第一存储器件M输入给第三电压比较器VP2’的电压是当0V被施加给公用栅GC时获得的第一存储器件M的输出电压，并且对应于图21中0V的输入电压时第一至第四曲线G1，G2，G3以及G4的输出电压之一。
在缓慢降低施加给第一存储器件M的公用栅GC的电压的过程中，在施加给公用栅GC的电压变成第一输入电压之后，第一电压比较器VP1输出比较器信号，当0V电压被施加给公用栅GC时，第一存储器件M能够输出的电压是图21中0V的输入电压时第一曲线G1的输出电压(下文中称为第一输出电压)或者是0V的输入电压时第二曲线G2的输出电压(下文中称为第二输出电压)。该第一和第二输出电压取决于写入在第一存储器件M的第二非易失性存储器M2中的位数据。也就是说，在0V的电压被施加给公用栅GC之后，如果第一存储器件M输出第一输出电压，就可以认为预定的位数据例如1被从第二非易失性存储器M2中读出。如果第一存储器件M输出第二输出电压，则可以认为其他位数据例如0被从第二非易失性存储器M2中读出。这样，当从第一存储器件M输入第一输出电压时，该第三电压比较器VP2’应能够输出对应于位数据1的信号，并且当从第一存储器件M输入第二输出电压时，第三电压比较器VP2’能够输出对应于位数据0的信号。因此，施加给第三电压比较器VP2’的参考电压可以低于第一输出电压并高于第二输出电压。
同时，在施加给公用栅GC的电压变成第二输入电压之后，第一电压比较器VP1输出比较器信号，当0V电压被施加给公用栅GC时，第一存储器件M能够输出的电压是0V的输入电压时第三曲线G3的输出电压(下文中称为第三输出电压)或者是0V的输入电压时第四曲线G4的输出电压(下文中称为第四输出电压)。该第三和第四输出电压取决于写入在第二非易失性存储器M2中的位数据。也就是说，在0V电压被施加给公用栅GC之后，如果第一存储器件M输出第三输出电压，就可以认为预定的位数据例如1被从第二非易失性存储器M2中读出。如果第一存储器件M输出第四输出电压，则可以认为其他位数据例如0被从第二非易失性存储器M2中读出。这样，当从第一存储器件M输入第三输出电压时，该第三电压比较器VP2’应能够输出对应于位数据1的信号，并且当从第一存储器件M输入第四输出电压时，第三电压比较器VP2’能够输出对应于位数据0的信号。因此，施加给第三电压比较器VP2’的参考电压可以位于第三和第四输出电压之间。
参看图21，可以看出第三和第四输出电压不同，并且第一和第二输出电压也互不相同。因此，在第一输入电压被施加给第一存储器件M的公用栅GC之后，当0V电压被施加给公用栅GC时，施加给第三电压比较器VP2’的参考电压可以不同于当第二输入电压被施加给公用栅GC并接着将0V电压施加给公用栅GC时施加给第三电压比较器VP2’的参考电压。
如上所述，当0V电压施加给公用栅GC时，第三电压比较器VP2’开始工作，并对第一存储器件M的输出电压和参考电压进行比较，并将对应于写入在第一存储器件M的第二非易失性存储器M2中的位数据的信号输出给第二编码器EC’。
结果，在图20中所示的读电路中，第二电压比较器VP2只输出对应于写入在第一存储器件M的第一非易失性存储器M1中的位数据的信号，同时第三电压比较器VP2’只输出对应于写入在第一存储器件M的第二非易失性存储器M2中的位数据的信号。
该第一和第二编码器EC和EC’分别将第二和第三电压比较器VP2和VP2’的输出信号编码为位数据1或0，并将该位数据输出给第三编码器OU1。该第三编码器OU1将从第一编码器EC输入的位数据和从第二编码器EC’输入的位数据组合，对已组合的位数据编码，并输出2位多位数据，例如11，10，01或00。
下文中，将参照图22描述由上面的第一存储器件M构成的阵列的读操作，其中第一存储器件M为2位存储器件。
图22示出了存储单元阵列，其中多个第一存储器件M按行和列排列。在图22中，附图标记SR表示为读操作而选定的行。
参看图22，电源电压例如5V被施加给该阵列中每个第一存储器件M的公用栅GC。预定电压例如5V被施加给第一源极线SL1，其中该第一源极线SL1连接选定行SR中第一存储器件M的第一非易失性存储器件M1的第一杂质区10s。0V电压被施加给第二源极线SL2，其中该第二源极线SL2连接选定行中第一存储器件M的第二非易失性存储器件M2的第二杂质区30s。并且，0V电压被施加给未选行中第一存储器件M的第一非易失性存储器M1的第一杂质区10s以及第二非易失性存储器M2的第二杂质区30s。这样，即使读电压被施加给选定行中的第一存储器件M的公用栅GC，未选行中的第一存储器件M也能保持禁用(disabled)。
在电压被施加给第一存储器件M的公用栅GC，第一非易失性存储器件M1的第一源极线SL1，以及如上所述的第二非易失性存储器M2的第二源极线SL2时，施加给公用栅GC的电压缓慢降低至0V。在这一过程中，能够读取写入在第一存储器件M中的位数据。按照与参照图19或20描述的相同的方式进行该读操作。
当写入在被选定的第一存储器件M中的所有位数据都相同时，例如，11，则开始使能(enable)选定的第一存储器件M的外加电压也将是相同的。因此，选定的第一存储器件M在相同的外加电压下输出写入的位数据。阵列的一列中第一存储器件M的输出端通过漏极线DL相连。写入在选定的第一存储器件M中的位数据通过漏极线DL被输出，其中选定的第一存储器件M与该漏极线DL相连。
同时，写入在选定的第一存储器件M中的位数据可以分别不同。例如，如图22中所示，四个第一存储器件M可以位于一个选定的行中。在这种情况下，假设写入在第一个第一存储器件M中的位数据为11，写入在第二个第一存储器件M中的位数据为10，写入在第三个第一存储器件M中的位数据为01，写入在第四个第一存储器件M中的位数据为00，在施加给选定的第一存储器件M的公用栅GC的电压被缓慢降低时，对应于图21的第一曲线G1的第二个第一存储器件M以及对应于图21的第二曲线G2的第一个第一存储器件M被首先使能。这样，写入在第一个和第二个第一存储器件M中的位数据被首先读取。之后，对应于图21的第四曲线G4的第三个第一存储器件M以及对应于第三曲线G3的第四个第一存储器件M被使能，使得写入在其中的位数据被读取。
下面将参照图23对第一存储器件的读操作进行说明，其中该第一存储器件为4位存储器件。
除了第二电压比较器和电压比较电路以外，图23的第一存储器件的读电路大体与图19的第一存储器件的读电路相同，其中图23中的第一存储器件为4位存储器件，图19中的第一存储器件为2位存储器件。
更具体而言，图19的第二电压比较器VP2包括一个比较器，图23的第二电压比较器VP22包括四个比较器P1，P2，P3和P4。并且，图19的电压比较电路VCP将对应于从第二电压比较器VP2输入信号的电压与从第一存储器件M输入的电压进行比较，并输出2位数据，但是图23的电压比较电路VCP1经历相同的过程，并接着输出4位数据。
现在将对图23的第二电压比较器VP22进行更详细的说明。
第一至第四参考电压分别被施加给第一至第四比较器P1，P2，P3和P4的第二输入端，并且其第一输入端通常都与第二通路晶体管PT2的输出端相连。
第一存储器件4M为4位存储器件(下文中，称为4位第一存储器件)，该第一存储器件4M包括第一非易失性存储器4Ma，在4Ma中，2位数据，即11，10，01或00能够被写入。
如果位数据11被写入在第一非易失性存储器4Ma中，则施加给4位第一存储器件4M的公用栅GC的电压变成第三输入电压，4位第一存储器件4M的输出电压变得高于施加给第一电压比较器VP1的参考电压，例如100mV。类似的，如果位数据10，01以及00分别被写入在第一非易失性存储器4Ma中，因为施加给4位第一存储器件4M的公用栅GC的电压分别变成第四输入电压、第五输入电压以及第六输入电压，所以4位第一存储器件4M的输出电压变得高于施加给第一电压比较器VP1的参考电压，例如100mV。这样，第一电压比较器VP1输出对应于1的信号，从电源Vs施加给公用栅GC的电压响应该对应于1的信号而被关断，并且0V电压被从其源接地的晶体管T施加给公用栅GC。并且，该第二电压比较器VP22响应对应于1的信号而工作。这样，可以测量出第三至第六输入电压中的哪一个是在0V电压施加给公用栅GC之前被施加给公用栅GC的电压。通过这一过程，可以读出写入在第一非易失性存储器4Ma中的位数据。
为了测量第三至第六输入电压，第二电压比较器VP22包括第一至第四比较器P1，P2，P3和P4。预定参考电压例如2、3、4和5V分别被施加给第一至第四比较器P1，P2，P3和P4。参考电压与第三到第六输入电压相关。如以上所示例性说明的，当第三至第六输入电压分别为5、4、3和2V时，施加给第一至第四比较器P1，P2，P3和P4的参考电压可以分别为2、3、4和5V。但是，当第三至第六输入电压具有与上述不同的值时，施加给第一至第四比较器P1，P2，P3和P4的参考电压也可以具有不同值。
为了便于说明4位第一存储器件4M，这里我们假设第三至第六输入电压分别为5、4、3和2V，并且施加到第一至第四比较器P1，P2，P3和P4的参考电压分别为2、3、4和5V。
在第三输入电压、即5V被施加给第二电压比较器VP22时，第一至第四比较器P1，P2，P3和P4中的每一个都输出对应于1的信号。这样，对应于1111的信号被输入给与第二电压比较器VP22相连的第一编码器EC1。
在第四输入电压、即4V被施加给第二电压比较器VP22时，第四比较器P4输出对应于0的信号，同时第一至第三比较器P1，P2和P3中的每一个都输出对应于1的信号。这样，对应于0111的信号被输入给第一编码器EC1。
在第五输入电压、即3V被施加给第二电压比较器VP22时，第三和第四比较器P3和P4中的每一个都输出对应于0的信号，同时第一和第二比较器P1和P2中的每一个都输出对应于1的信号。这样，对应于0011的信号被输入给第一编码器EC1。
在第六输入电压、即2V被施加给第二电压比较器VP22时，第二至第四比较器P2，P3和P4中的每一个都输出对应于0的信号，同时第一比较器P1输出对应于1的信号。这样，对应于0001的信号被输入给第一编码器EC1。
该第一编码器EC 1将从第二电压比较器VP22输入的对应于1111，0111，0011或0001的信号编码为11，10，01或00，并将编码后的值输出给CPU的电压比较电路VCP1。可以任意的确定编码后的数值(11，10，01，或00)，其中对应于1111，0111，0011或0001的信号编码为该编码后的数值(11，10，01或00)。例如，第一编码器EC1可以将1111编码为01或是将0001编码为11。但是，为了便于说明本发明，这里假设对应于1111，0111，0011和0001的信号分别被编码为11，10，01和00。
该电压比较电路VCP1对从第一编码器EC1输入的编码信号进行分析，确定第三至第六输入电压中的哪一个是施加给公用栅GC的电压，并感知写入在第一非易失性存储器4Ma中的位数据。
例如，当从第一编码器EC1输入的编码信号为11时，电压比较电路VCP1确定施加给公用栅GC的电压为第三输入电压。根据确定结果，电压比较电路VCP1感知写入在第一非易失性存储器4Ma中的位数据11。
按照上述的方式读取写入在第一非易失性存储器4Ma中的位数据。
下面，将对读取写入在4位第一存储器件4M中的第二非易失性存储器4Mb中的位数据的过程进行说明。
一旦第三、第四、第五或第六输入电压被施加给公用栅GC之后，当0V电压被施加给公用栅GC时，4位第一存储器件4M的输出电压取决于写入在第二非易失性存储器4Mb中的位数据。
也就是说，当11，10，01或00被写入在第一非易失性存储器4Ma中时，11，10，01和00中的任何一个多位数据都可以被写入在第二非易失性存储器4Mb中。
当11被写入在第二非易失性存储器4Mb中时，通过将0V施加给公用栅GC而从4位第一存储器件4M中输出的电压现在将被称为第三输出电压。当10被写入在第二非易失性存储器4Mb中时，通过将0V施加给公用栅GC而从4位第一存储器件4M中输出的电压现在将被称为第四输出电压。当01被写入在第二非易失性存储器4Mb中时，通过将0V施加给公用栅GC而从4位第一存储器件4M中输出的电压现在将被称为第五输出电压。并且，当00被写入在第二非易失性存储器4Mb中时，通过将0V施加给公用栅GC而从4位第一存储器件4M中输出的电压现在将被称为第六输出电压。这里，第三至第六输出电压可以在第三至第六输入电压中的任何一个处分别不同。
因此，一旦施加给公用栅GC的电压达到第三、第四、第五或第六输入电压之后，当0V被施加给公用栅GC时，该电压比较电路VCP1感知4位第一存储器件4M的第三、第四、第五或第六输出电压，从而能够知道写入在第二非易失性存储器4Mb中的位数据。
第三至第六输出电压被施加给电压比较电路VCP1。由于第三至第六输出电压取决于写入在第一非易失性存储器4Ma中的位数据，因此电压比较电路VCP1分析从第一编码器EC1中输出的编码信号并识别出第一非易失性存储器4Ma的位数据状态与第三、第四、第五或第六输出电压之间的关系。
例如，当第一编码器EC1将编码信号、即11施加给电压比较电路VCP1并且4位第一存储器件4M输出第三输出电压给电压比较电路VCP1时，该电压比较电路VCP1分析从第一编码器EC1提供的编码信号、即11，并确定一旦第三输入电压被施加给公用栅GC之后将0V施加给公用栅GC时，从4位第一存储器件4M中输出第三输出电压。根据该确定结果，电压比较电路VCP1计算第三输出电压与第三输入电压的比值，并确定当位数据11被写入在第一非易失性存储器4Ma中并且位数据11被写入在第二非易失性存储器4Mb中时，通过将0V施加给公用栅GC从4位第一存储器件4M输出第三输出电压。因此，当从4位第一存储器件4M施加第三输出电压时，该电压比较电路VCP1确定位数据“11”被写入在第二非易失性存储器4Mb中。接着，该电压比较电路VCP1分析从第一编码器EC1输出的编码信号“11”，并确定位数据“11”被写入在第一非易失性存储器4Ma中。这样，电压比较电路VCP1确定多位数据“1111”被写入在4位第一存储器件4M中并输出1111。在电压比较电路VCP1中描述的内容为电压比较电路VCP1确定的数值表达式。
例如，2.5/5＝＞1111表示当第三输出电压为2.5V并且第三输入电压为5V时，确定多位数据“1111”被写入在4位第一存储器件4M中。
如上所述，当第三至第六输入电压中的任何一个被施加给公用栅GC时，由第一通路晶体管PT1自动切断从电源Vs提供的电源。同时，晶体管T将0V电压施加给公用栅GC。这样，4位第一存储器件4M输出一电压。该输出电压包含了关于写入在第二非易失性存储器4Mb中的2位数据的信息。因此，由于可以通过将0V施加给公用栅GC来测量从第一存储器件4M输出的电压而知道写入在第二非易失性存储器4Mb中的位数据，因此不需要用于读取写入在第二非易失性存储器4Mb中的位数据的任何附加操作。由于这个原因，就能够缩短本发明的非易失性存储器件的读操作所花费的时间。
在第一和第二非易失性存储器4Ma和4Mb之间存在电压曲线，该曲线类似于根据第一存储器件M的第一和第二非易失性存储器M1和M2之间的互补作用而获得的图21所示的电压曲线，但是为了方便起见，该电压曲线在此并没有被示出。
同时，图23中所示的电路能够被修改为具有相同功能的其他电路。例如，在图23所示的电路中，可以使用第一单元和第二单元来代替电压比较电路VCP1，其中该第一单元只读取写入在第二非易失性存储器4Mb中的位数据，第二单元将第一编码器EC1的输出信号以及第一单元的输出信号组合并输出写入在4位第一存储器件4M中的多位数据。图24示出了包括第一单元和第二单元的电路的实例。
参看图24，第三电压比较器VP33与4位第一存储器件4M的输出端相连。该第三电压比较器VP33包括第一至第四比较器P22，P33，P44以及P55。只有当0V电压被施加给第三电压比较器VP33时，该第一至第四比较器P22，P33，P44以及P55才工作。该第三电压比较器VP33连接在第一和第二通路晶体管PT1和PT2之间，使得每当0V电压被施加给公用栅GC时，第一至第四比较器P22，P33，P44以及P55就能工作。
第一至第四参考电压V22，V33，V44和V55分别被施加给第三电压比较器VP33的第一至第四比较器P22，P33，P44以及P55。考虑第三至第六输出电压来确定第一至第四参考电压V22，V33，V44和V55。
也就是说，当写入在第二非易失性存储器4Mb中的位数据为00时，该第一参考电压V22可以等于通过将0V施加给公用栅GC而从4位第一存储器件4M输出的第六输出电压。
当写入在第二非易失性存储器4Mb中的位数据为01时，该第二参考电压V33可以等于或小于通过将0V施加给公用栅GC而从4位第一存储器件4M输出的第五输出电压。但是，该第二参考电压V33优选高于第六输出电压。
当写入在第二非易失性存储器4Mb中的位数据为10时，该第三参考电压V44可以等于或小于通过将0V施加给公用栅GC而从4位第一存储器件4M输出的第四输出电压。但是，该第三参考电压V44优选高于第五输出电压。
当写入在第二非易失性存储器4Mb中的位数据为11时，该第四参考电压V55可以等于或小于通过将0V施加给公用栅GC而从4位第一存储器件4M输出的第三输出电压。但是，该第四参考电压V55优选高于第四输出电压。
由于第一至第四参考电压V22，V33，V44和V55分别被施加给第一至第四比较器P22，P33，P44以及P55，如果第三输出电压从4位第一存储器件4M的输出端施加给第三电压比较器VP33，则第一至第四比较器P22，P33，P44以及P55中的每一个都会输出对应于“1”的信号。这样，对应于“1111”的信号被输入给第二编码器EC11。如果第四输出电压被施加给第三电压比较器VP33，当第一至第三比较器P22，P33以及P44中的每一个都输出对应于“1”的信号时，第四比较器P55输出对应于“0”的信号。这样，对应于“0111”的信号被输入给第二编码器EC11。如果第五输出电压被施加给第三电压比较器VP33，当第一和第二比较器P22和P33中的每一个都输出对应于“1”的信号时，第三和第四比较器P44和P55中的每一个都输出对应于“0”的信号。这样，对应于“0011”的信号被输入给第二编码器EC11。如果第六输出电压被施加给第三电压比较器VP33，当第二至第四比较器P33，P44和P55中的每一个都输出对应于“0”的信号时，第一比较器P22输出对应于“1”的信号。这样，对应于“0001”的信号被输入给第二编码器EC11。
如上所述，从第三电压比较器VP33输入对应于“1111”，“0111”，“0011”或“0001”的信号，第二编码器EC11根据规则将输入信号编码为位数据“11”，“10”，“01”或“00”，并将位数据发送给第三编码器OU2。
该第三编码器OU2与第一和第二编码器EC1和EC11相连。该第三编码器OU2不仅从第二编码器EC11接收位数据“11”，“10”，“01”或“00”，而且还从第一编码器EC1接收位数据“11”，“10”，“01”或“00”。从第一编码器EC1接收的位数据是写入在4位第一存储器件4M的第一非易失性存储器4Ma中的位数据，并且从第二编码器EC11接收的位数据是写入在4位第一存储器件4M的第二非易失性存储器4Mb中的位数据。第三编码器OU2将从第一编码器EC1接收的位数据和从第二编码器EC11接收的位数据组合，并输出写入在4位第一存储器件4M中的4位数据。在从第三编码器OU2中输出的4位数据中，前面的两位是从第一编码器EC1接收的，并且最后的两位是从第二编码器EC11接收的。
在4位第一存储器件4M中，由于可以任意选择第一和第二非易失性存储器4Ma和4Mb，因此4位数据的结构可以与上面说明的相反。
图25为显示8位第一存储器件8M的读操作的电路图，其中该8位第一存储器件8M包括4位第一非易失性存储器8Ma和4位第二非易失性存储器8Mb。
除了外加电压以及包括在电压比较器中的比较器数目以外，图25中所示的8位第一存储器件的读电路的结构与图19所示的2位第一存储器件M的读电路或4位第一存储器件4M的读电路的结构相同。
在图25中，相同的附图标记用于表示与图19所示的电路中相同的元件，这里不再重复对其的说明。
参看图25，第二电压比较器VP22与第二通路晶体管PT2相连，并且第一编码器EC2与第二电压比较器VP22相连。电压比较电路VCP2与8位第一存储器件8M和第一编码器EC2的输出端相连。该第二电压比较器VP222包括第一至第十六比较器1P，2P...以及16P。第一至第十六比较器1P，2P...以及16P中的每一个都具有两个输入端。第一至第十六比较器1P，2P...以及16P中的一组输入端通常与第二通路晶体管PT2相连，并且参考电压被施加给第一至第十六比较器中其他的输入端。
同时，在从电源Vs施加给8位第一存储器件8M的公用栅GC的电压被线性降低时，当外加电压变成第一至第十六输入电压时，8位第一存储器件8M开始被使能。也就是说，在第一至第十六输入电压中，该8位第一存储器件8M输出一个高于施加给第一电压比较器VP1的参考电压(即100mV)的电压，例如101mV。这样，无论何时当第一至第十六输入电压被施加给8位第一存储器件8M时，该第一电压比较器VP1都会工作。第一至第十六输入电压包含关于写入在第一非易失性存储器8Ma中的4位数据的信息。因此，通过感测第一电压比较器VP1工作在第一至第十六输入电压中的哪一个，就能够读出写入在第一非易失性存储器8Ma中的4位数据。当将第一至第十六输入电压中的任何一个输入给公用栅GC时，从电源Vs提供的电源被切断，并且施加给公用栅GC的输入电压被施加给第二电压比较器VP222。同时，第一电压比较器VP1将对应于“1”的信号输出给第二电压比较器VP222，使得第二电压比较器VP222的第一至第十六比较器1P，2P...以及16P中的每一个都将输入给它的输入电压与参考电压进行比较，并将比较结果输出给第一编码器EC2。第一至第十六参考电压分别被施加给第一至第十六比较器1P，2P...以及16P。第一至第十六参考电压分别为施加给8位第一存储器件8M的公用栅GC的第十六至第一输入电压。由于第一至第十六输入电压分别不同，因此第一至第十六参考电压也分别不同。因此，响应于第一至第十六输入电压而从第二电压比较器VP222输出的16个信号是分别不同的。
例如，一旦第五输入电压例如13V被施加给第二电压比较器VP222，第五输入电压就被同时输入给所有的第一至第十六比较器1P，2P...以及16P，并与施加给各个比较器1P，2P...以及16P的参考电压进行比较。结果，其上施加了2V的参考电压的第一比较器1P至其上施加了13V的参考电压的第十二比较器12P中的每一个都输出对应于“1”的信号，同时，其中每一个都施加了高于13V的参考电压的第十三至第十六比较器13P，14P，15P以及16P中的每一个都输出对应于“0”的信号。这样，第二电压比较器VP222输出了对应于“0000111111111111”的信号。一旦第一输入电压例如17V被输入给第二电压比较器VP222，通过相同的处理过程，第二电压比较器VP222输出对应于“1111111111111111”的信号。
如上所述，由于第二电压比较器VP222输出16个信号，其中16个信号中的每一个都具有对应于4位第一非易失性存储器8Ma的16个数据状态的16位，因此能够确定设计规则使得从第二电压比较器VP222输出的16个信号与4位第一非易失性存储器8Ma的16个数据状态一一对应。
根据该设计规则，第一编码器EC2将从第二电压比较器VP222输入的16位信号编码为能够写入在4位第一非易失性存储器8Ma中的16个多位数据(0000，0001，....，以及1111)之一，并将对应于编码后的多位数据的信号输出给电压比较电路VCP2。例如，当对应于“1111111111111111”的信号被输入给第二电压比较器VP222时，第二电压比较器VP222将该信号编码为“1111”并将对应于“1111”的信号输出给电压比较电路VCP2。
从第二电压比较器VP222输入给第一编码器EC2的信号，例如对应于“1111111111111111”的信号，取决于施加给第二电压比较器VP222的输入电压。因此，从第一编码器EC2输出给电压比较电路VCP2的信号也取决于施加给第二电压比较器VP222的输入电压。换句话说，第一编码器EC2的输出信号包含关于施加给第二电压比较器VP222的输入电压的信息。因此，该电压比较电路VCP2能够根据从第一编码器EC2输入的信号来确定施加给第二电压比较器VCP2的输入电压，即施加给公用栅GC的输入电压。由于施加给公用栅GC的输入电压取决于写入在4位第一非易失性存储器8Ma中的多位数据，因此通过确定第一至第十六输入电压中的哪一个被施加给公用栅GC，就能够知道写入在4位第一非易失性存储器8Ma中的多位数据。
同时，与图21中所示的2位第一存储器件M的电压曲线一样，8位第一存储器件8M也具有如图27所示的电压曲线。
在图27中，第一组曲线GG1示出了8位第一存储器件8M的电流-电压(I-V)特性，而第二组曲线GG2示出了电压特性，即，输出电压-外加电压。
类似于第一组GG1的各条曲线，第二组GG2的各条曲线与能够被写入在8位第一存储器件8M中的多位数据相关。因此，能够使用第二组曲线GG2读取写入在8位第一存储器件8M中的多位数据。
参看第二组GG2，可以看出曲线从各个不同的电压开始并且在0V电压处分别具有不同的输出电压。在第二组GG2中，第二组GG2的各条曲线的开始意味着8位第一存储器件8M的激活。这样，可以推断出，第二组GG2的各条曲线开始的电压是施加给8位第一存储器件8M的公用栅GC的第一至第十四输入电压。为了方便起见，省略了与第十五和第十六输入电压相关的曲线。
在包括如图25所示的读电路的8位第一存储器件8M中，当施加给8位第一存储器件8M的公用栅GC的电压变为第一至第十六输入电压之一时，从图27所示的第二组曲线GG2中选择一条曲线。
当从第二组GG2中选择一条曲线时，确定了所选曲线在0V电压获得的值，即输出电压。所选曲线在0V获得的值为一个电压，该电压是随着施加给公用栅GC的电压变成第一至第十六输入电压之一在从电源Vs施加给公用栅GC的电压被切断之后，当0V电压被施加给8位第一存储器件8M的公用栅GC时从8位第一存储器件8M输出的电压。当0V电压被施加给公用栅GC时，该输出电压取决于能够写入在4位第二非易失性存储器8Mb中的16多位数据。因此，当0V电压被施加给公用栅GC时，能够从在8位第一存储器件8M的输出端测得的输出电压知道写入在4位第二非易失性存储器4Mb中的多位数据。该输出电压被施加于电压比较电路VCP2。
类似于4位第一存储器件4M的读电路的电压比较电路VCP1(参看图23)，电压比较电路VCP2确定该输出电压对应于能够被写入在4位第一非易失性存储器8Mb中的16个多位数据中的哪一个。也就是说，该电压比较电路VCP2读取写入在4位第一非易失性存储器8Mb中的多位数据。
电压比较电路VCP2根据从第一编码器EC2输出的信号读取写入在4位第二非易失性存储器8Ma中的4位数据1111，1110，...或0000。接着，当0V电压被施加给公用栅GC时，电压比较电路VCP2根据4位第一存储器件8M的输出电压读取写入在4位第二非易失性存储器8Mb中的4位多位数据。之后，电压比较电路VCP2将读取的4位多位数据组合并输出写入在8位第一存储器件8M中的8位数据，例如10101011。
同时，图25中所示的电路能够被修改为具有相同功能的其他电路。例如，在图25中所示的电路中，可以使用第一单元和第二单元来代替电压比较电路VCP2，其中该第一单元读取写入在第二非易失性存储器8Mb中的多位数据，并且第二单元将写入在第一和第二非易失性存储器8Ma和8Mb中的多位数据组合并输出写入在8位第一存储器件8M中的多位数据。
图26示出了包括第一单元和第二单元的电路的一个实例。下面将对图26的电路进行说明，但是将省略对与图25的电路相同部分的说明。
参看图26，第三电压比较器VP333与8位第一存储器件8M的输出端相连。第二编码器EC22与第三电压比较器VP333相连。第三编码器OU3与第一编码器EC2以及第二编码器EC22相连。
该第三电压比较器VP333为读取写入在4位第二非易失性存储器8Mb中的多位数据的单元之一并且在0V电压下工作。该第三电压比较器VP333连接在第一通路晶体管PT1和第二通路晶体管PT2之间。该第三电压比较器VP333包括第十七至第三十二比较器1P’，2P’，...，以及16P’。该第十七至第三十二比较器1P’，2P’，...，以及16P’按照与第二电压比较器VP222的第一至第十六比较器1P，2P，...，以及16P相同的方式读取写入在4位第二非易失性存储器8Mb中的多位数据，其中第二电压比较器VP222读取写入在4位第一非易失性存储器8Ma中的4位多位数据。
第十七至第三十二参考电压VV2，VV3，...，以及VV17分别被施加给该第十七至第三十二比较器1P’，2P’，...，以及16P’。考虑能够被写入在4位第二非易失性存储器8Mb中的16个多位数据来确定第十七至第三十二参考电压VV2，VV3，...，以及VV17。能够被写入在4位第二非易失性存储器8Mb中的16个多位数据与施加给公用栅GC的电压变成第一、第二...或第十六输入电压之后，当0V电压被施加给公用栅GC时从8位第一存储器件8M输出的第一至第十六输出电压直接相关。因此，鉴于第一至第十六输出电压而优选确定第十七至第三十二参考电压VV2，VV3，...，以及VV17。第一至第十六输出电压分别具有逐渐减小的值。这样，第一输出电压最高，并且第十六输出电压最低。
第十七参考电压VV2优选等于第一至第十六输出电压中最低的第十六输出电压。第十八参考电压VV3可以等于或低于第十五输出电压并高于第十六输出电压。第十九参考电压VV4可以高于第十五输出电压并低于或等于第十四输出电压。第二十参考电压VV5可以高于第十四输出电压并低于或等于第十三输出电压VV6。第二十一参考电压VV6高于第十三输出电压并且低于或等于第十二输出电压。第二十二参考电压VV7高于第十二输出电压并且低于或等于第十一输出电压。第二十三参考电压VV8高于第十一输出电压并且低于或等于第十输出电压。第二十四参考电压VV9高于第十输出电压并且低于或等于第九输出电压。第二十五参考电压VV10高于第九输出电压并且低于或等于第八输出电压。第二十六参考电压VV11高于第八输出电压并且低于或等于第七输出电压。第二十七参考电压VV12高于第七输出电压并且低于或等于第六输出电压。第二十八参考电压VV13高于第六输出电压并且低于或等于第五输出电压。第二十九参考电压VV14高于第五输出电压并且低于或等于第四输出电压。第三十参考电压VV15高于第四输出电压并且低于或等于第三输出电压。第三十一参考电压VV16高于第三输出电压并且低于或等于第二输出电压。第三十二参考电压VV17高于第二输出电压并且低于或等于第一输出电压。
因此，当第一，第二，...，或第十六输出电压被施加给第三电压比较器VP333时，从第三电压比较器VP333输出的16个16位信号分别不同。因此，能够被写入在4位第二非易失性存储器8Mb中的16个多位数据能够与16个16位信号一一对应。这样，通过分析从第三电压比较器VP333输出的信号，即16位信号，就能够读出写入在4位第二非易失性存储器8Mb中的4位多位数据。
例如，假设从第三电压比较器VP333输出的16个16位信号中的3个16位信号为“1111111111111111”，“0111111111111111”以及“0011111111111111”，并且能够被写入在4位第二非易失性存储器8Mb中的16个多位数据中对应于所述3个16位信号的3个多位数据为“1111”，“1110”以及“1101”，当从第三电压比较器VP333输出的16位信号为“0111111111111111”时，就可以知道4位多位数据“1110”被从4位第二非易失性存储器8Mb中读出。
第二编码器EC22对从第三电压比较器VP333输出的16位信号进行编码，并输出对应于该信号的4位信号。
第三编码器OU3将从第一编码器EC2中输入的4位数据以及从第二编码器EC22中输入的4位数据组合并输出8位数据。从第三编码器OU3中输出的8位数据是写入在8位第一存储器件8M中的多位数据。
接着，将对根据本发明的包括上面第一存储器件(M，4M或8M)的逻辑器件进行说明。
1.NAND型逻辑器件参看图28，根据本发明一个实施例的NAND型逻辑器件(下文中称为本发明的NAND器件)包括n型第一非易失性存储器60，p型第一非易失性存储器62，p型第二非易失性存储器64，以及n型第二非易失性存储器66，它们被顺序的堆叠。p型第一非易失性存储器62以及n型第二非易失性存储器66被翻转并堆叠使得p型第一非易失性存储器的栅堆叠结构62g面对n型第一非易失性存储器60的栅堆叠结构60g，并且p型第二非易失性存储器64的栅堆叠结构64g面对n型第二非易失性存储器66的栅堆叠结构66g。
n型第一非易失性存储器60包括第一衬底60a，设置在第一衬底60a上的绝缘层60b，设置在绝缘层60b上的STI层60c1、第一杂质区60cs、第二杂质区60cd以及沟道区60cc，设置在沟道区60cc上的栅堆叠结构60g以及第一接触垫层60e1和第二接触垫层60e2，第一接触垫层60e1和第二接触垫层60e2分别与第一和第二杂质区60cs和60cd相连并在STI层60c1上方延伸。沟道区60cc设置在第一和第二杂质区60cs和60cd之间。栅堆叠结构60g包括顺序堆叠的第一绝缘层g1，数据存储层g2，第二绝缘层g3以及控制栅g4。可以任意确定STI层60c1上方第一和第二接触垫层60e1和60e2的延伸长度。但是，如图28中所示，当n型第一和第二非易失性存储器60和66以及p型第一和第二非易失性存储器62和64的接触垫层60e1，60e2，62e1，62e2，64e1，64e2，66e1以及66e2被设置在相同的垂直面上时，n型第一非易失性存储器60的第一和第二接触垫层60e1和60e2中每一个的延伸部分可以长于其他非易失性存储器62，64和66的接触垫层62e1，62e2，64e1，64e2，66e1以及66e2中每一个的延伸部分。如果第一杂质区60cs为源极区，则第二杂质区60cd为漏极区，并且相反的情况也可以。用具有平坦表面的第一ILD 60d覆盖栅堆叠结构60g以及第一和第二接触垫层60e1和60e2。
p型第一非易失性存储器62包括绝缘层62b，STI层62c1，沟道区62cd，第一杂质区62cd，第二杂质区62cs，第一接触垫层62e1，第二接触垫层62e2，以及栅堆叠结构62g。该STI层62c1以及沟道区62cc被设置在绝缘层62b的一个表面上，该表面面对n型第一非易失性存储器60。沟道区62cc设置在STI层62c1之间。栅堆叠结构62g设置在沟道区62cc上。该栅堆叠结构62g包括顺序堆叠的第一绝缘层62g1，数据存储层62g2，第二绝缘层62g3以及控制栅62g4。第一和第二接触垫层62e1和62e2分别与第一和第二杂质区62cd和62cs相连，并且在STI层62c1上方延伸。如图28中所示，当n和p型第一非易失性存储器60和62的第一接触垫层60e1和62e1以及第二接触垫层60e2和62e2被设置在相同的垂直面上时，STI层62c1上方p型第一非易失性存储器62的第一和第二接触垫层62e1和62e2的延伸长度可以短于STI层60c1上方n型第一非易失性存储器60的第一和第二接触垫层60e1和60e2的延伸长度。但是，如果n型第一非易失性存储器60的第一和第二接触垫层60e1和60e2设置在与其上设置p型第一非易失性存储器62的第一和第二接触垫层62e1和62e2的垂直面不同的垂直面上，就可以任意确定STI层62c1上方p型第一非易失性存储器62的第一和第二接触垫层62e1和62e2的延伸长度。因此，第一和第二接触垫层62e1和62e2的延伸长度可以等于或短于设置在其下的第一和第二接触垫层60e1和60e2的延伸长度。用具有平坦表面的第二ILD 62d覆盖第一和第二接触垫层62e1和62e2以及栅堆叠结构62g。第一ILD 60d的表面结合到第二ILD 62d的表面。
p型第二非易失性存储器64包括绝缘层64b，设置在绝缘层64b上并包括沟道区64cc、第一杂质区64cs和第二杂质区64cd的半导体衬底(未示出)，以及设置在沟道区64cc上的栅堆叠结构64g。该p型第二非易失性存储器64还包括第一接触垫层64e1和第二接触垫层64e2，这些垫层的一端分别与第一和第二杂质区64cs和64cd相连，而另一端分别在STI层64c1上方延伸。该第一和第二杂质区64cs和64cd掺杂有具有预定浓度的p型导电杂质。STI层64c1上方第一和第二接触垫层64e1和64e2的延伸长度可以短于STI层62c1上方n型第一非易失性存储器62的第一和第二接触垫层62e1和62e2的延伸长度。如果p型第二非易失性存储器64的第一和第二接触垫层64e1和64e2设置在与其上设置n型第一非易失性存储器62的第一和第二接触垫层62e1和62e2的垂直面不同的垂直面上，则第一和第二接触垫层64e1和64e2的延伸长度可以等于或长于第一和第二接触垫层62e1和62e2的延伸长度。栅堆叠结构64g包括顺序堆叠的第一绝缘层64g1，数据存储层64g2，第二绝缘层64g3以及接触栅64g4。用具有平坦表面的第三层间电介质64d覆盖第一和第二接触垫层64e1和64e2以及栅堆叠结构64g。
n型第二非易失性存储器66包括绝缘层66b。在绝缘层66b上设置有半导体衬底(未示出)，该衬底包括沟道区66cc，第一杂质区66cd，以及第二杂质区66cs。第一和第二杂质区66cs和66cd掺杂有具有预定浓度的n型导电杂质。STI层66c1被设置在半导体衬底周围的绝缘层66b上。栅堆叠结构66g设置在沟道区66cc上。该栅堆叠结构66g包括顺序堆叠的作为隧穿层的第一绝缘层66g1，数据存储层66g2，第二绝缘层66g3以及控制栅66g4。第一和第二接触垫层66e1和66e2的一端分别与第一和第二杂质区66cd和66cs相连。第一和第二接触垫层66e1和66e2的另一端在相邻的STI层66c1上方延伸。STI层66c1上方第一和第二接触垫层66e1和66e2的延伸长度可以短于p型第二非易失性存储器64的第一和第二接触垫层64e1和64e2在相邻的STI层64c1上方的延伸长度。与图28中所示的不同，如果n型第二非易失性存储器66的第一和第二接触垫层66e1和66e2设置在与其上设置p型第二非易失性存储器64的第一和第二接触垫层64e1和64e2的垂直面不同的垂直面上，则第一和第二接触垫层66e1和66e2的延伸长度可以等于或长于第一和第二接触垫层64e1和64e2的延伸长度。用具有平坦表面的第四ILD 66d覆盖第一和第二接触垫层64e1和64e2以及栅堆叠结构66g。第四ILD 66d的表面结合到第三ILD 64d的表面。
同时，在一堆叠结构中形成第一通孔H5a和第二通孔H5b，其中该堆叠结构(下文中称为第一堆叠结构)包括n型第二非易失性存储器66的绝缘层66b，STI层66c1和第四ILD 66d，p型第二非易失性存储器64的第三ILD 64d，STI层64c1和绝缘层64b，p型第一非易失性存储器62的绝缘层62b，STI层62c1和第二ILD 62d，以及n型第一非易失性存储器60的第一ILD 60d。第一通孔H5a和第二通孔H5b分别暴露了第一和第二接触垫层60e1和60e2，并分别用第一导电插塞P5a和第二导电插塞P5b填充。并且，在一堆叠结构中形成了第三通孔H6a和第四通孔H6b，其中该堆叠结构(下文中称为第二堆叠结构)包括n型第二非易失性存储器66的绝缘层66b，STI层66c1和第四ILD 66d，p型第二非易失性存储器64的第三ILD 64d，STI层64c1和绝缘层64b，以及p型第一非易失性存储器62的绝缘层62b，STI层62c1和第二ILD 62d。该第三和第四通孔H6a和H6b分别暴露了第一和第二接触垫层62e1和62e2，并分别用第三导电插塞P6a和第四导电插塞P6b填充。并且，在一堆叠结构中形成了第五通孔H7a和第六通孔H7b，其中该堆叠结构(下文中称为第三堆叠结构)包括n型第二非易失性存储器66的绝缘层66b，STI层66c1和第四ILD 66d，以及p型第二非易失性存储器64的第三ILD 64d。该第五和第六通孔H7a和H7b分别暴露了第一和第二接触垫层64e1和64e2，并分别用第五和第六导电插塞P7a和P7b填充。并且，在一堆叠结构中形成了第七通孔H8a和第八通孔H8b，其中该堆叠结构(下文中称为第四堆叠结构)包括n型第二非易失性存储器66的绝缘层66b，STI层66c1和第四ILD 66d。该第七和第八通孔H8a和H8b分别暴露了第一和第二接触垫层66e1和66e2，并分别用第七导电插塞P8a和第八导电插塞P8b填充。在n型第二非易失性存储器66的绝缘层66b上设置有第一垫层70，第二垫层74，以及第三垫层76。该第一垫层70连接第一，第三，第五以及第七导电插塞P5a，P6a，P7a以及P8a，并且第二垫层74连接第四和第六导电插塞P6b和P7b。并且，第三垫层76连接第二和第八导电插塞P5b和P8b。第三垫层76设置在第二垫层74周围。第二和第三垫层74和76彼此不接触。
第一栅垫层72a和第二栅垫层72b设置在n型第二非易失性存储器66的绝缘层66b上。第一和第二栅垫层72a和72b彼此不相连。该第一栅垫层72a与n型第一非易失性存储器60的栅堆叠结构60g以及p型第一非易失性存储器62的栅堆叠结构62g相连。并且，该第二栅垫层72b与p型第二非易失性存储器64的栅堆叠结构64g以及n型第二非易失性存储器66的栅堆叠结构66g相连。
虽然在图28中没有示出，但是为了连接第一栅垫层72a和栅堆叠结构60g和62g以及连接第二栅垫层72b和栅堆叠结构64g和66g，在第一堆叠结构中形成第一栅通孔并且其暴露n型第一非易失性存储器60的栅堆叠结构60g的控制栅60g4。在第二堆叠结构中形成第二栅通孔并且其暴露栅堆叠结构62g的控制栅62g4，在第三堆叠结构中形成第三栅通孔并且其暴露栅堆叠结构64g的控制栅64g4，在第四堆叠结构中形成第四栅通孔并且其暴露栅堆叠结构66g的控制栅66g4。该第一至第四栅通孔分别用第一至第四栅导电插塞(未示出)填充。第一和第二栅导电插塞与第一栅垫层72a相连，并且第三和第四栅导电插塞与第二栅垫层72b相连。第一至第四栅导电插塞彼此不接触。因此，优选的是栅堆叠结构60g，62g，64g以及66g分别具有不同的长度。例如，栅堆叠结构60g可具有最小长度并且栅堆叠结构66g可具有最大长度。
图29示出了上述NAND器件的等效电路。
2.NOR型逻辑器件下面，将参照图30对根据本发明一实施例的NOR型逻辑器件进行说明，但是这里将不对与图28所示的NAND器件中相同部分进行说明。相同的附图标记用于表示相同的部件。
参看图30，与NAND器件类似，根据本发明实施例的NOR型逻辑器件(下文中称为本发明的NOR器件)包括n型第一非易失性存储器60，p型第一非易失性存储器62，p型第二非易失性存储器64，以及n型第二非易失性存储器66，它们被顺序的堆叠。此外，该NOR器件包括第一至第八导电插塞P5a，P5b，P6a，P6b，P7a，P7b，P8a以及P8b。第四垫层80以及第五垫层82设置在绝缘层66b上。第四垫层80与第一，第三和第七导电插塞P5a，P6a，和P8a相连，并且第五垫层82与第五导电插塞P7a相连。第四垫层80设置在第五垫层82周围并与其不接触。NOR器件的其余结构特征与上述NAND器件的相同。
图31为图30所示NOR器件的等效电路。
同时，在图28和图30中分别示出的NAND器件以及NOR器件中，至少一第一接触垫层60e1，62e1，64e1和66e1和第二接触垫层60e2，62e2，64e2，66e2可具有不同的形式。
例如，第一和第二接触垫层60e1和60e2可以延伸到STI层60b上，而不是与STI层60b分开设置。
并且，n型第二非易失性存储器66的第一和第二接触垫层66e1和66e2可以被去除。取而代之，与图2中所示的第三和第四导电插塞PL33以及PL44类似，可以在绝缘层66b中形成通孔，从而暴露出第一和第二杂质区66cd以及66cs，并且可以将导电插塞填充到该通孔中。
下面，将参照图32至40对如图1所示第一存储器件的制造方法(下文中称为第一制造方法)进行说明。
参看图32，在第一半导体衬底10上形成绝缘层11。该第一半导体衬底10可以为n型<110>硅衬底。在绝缘层11的预定区域形成STI层12。在STI层12之间的绝缘层11上形成半导体层10a。在半导体层10a中形成第一杂质区10s和第二杂质区10d，并且在第一和第二杂质区10s和10d之间形成沟道区10c。通过将具有预定浓度的p型导电杂质注入到半导体层10a的给定区域中来形成第一和第二杂质区10s和10d。第一和第二杂质区10s和10d中的一个用作源极区，另一个用作漏极区。在沟道区10c上形成第一栅堆叠结构G11。为了形成第一栅堆叠结构G11，第一绝缘层17，数据存储层18，第二绝缘层19以及控制栅20与沟道区10c对准而顺序的堆叠在半导体层10a和STI层12的整个表面上并按相反的顺序被构图。该第一和第二绝缘层17和19可以由氧化硅(SiO2)或其他等效的绝缘材料形成。该数据存储层18为能够俘获预定载流子例如空穴的俘获层，例如氮化硅(Si3N4)层或高k层。控制栅20可以由多晶硅形成，但是也可以使用其他导电材料。在数据存储层18中俘获的空穴保持被俘获，直到从外部施加一预定的发射电压。也就是说，该数据存储层18保持非易失性直到发射电压被施加到其上。
在形成第一栅堆叠结构G11之后，在半导体层10a和STI层12上形成第一ILD 16a以覆盖第一栅堆叠结构G11。接着，在第一ILD 16a中形成第一接触孔h1和第二接触孔h2并且其分别暴露第一和第二杂质区10s和10d。
之后，如图33中所示，分别用第一导电插塞P1a和第二导电插塞P2a填充该第一和第二接触孔h1和h2。在第一ILD 16a上形成第一导电层P1b和第二导电层P2b，使得它们分别与第一和第二导电插塞P1a和P2a相连。该第一和第二导电层P1b和P2b被用作垫层。第一导电插塞P1a和第一导电层P1b对应于图1中所示的第一接触垫层P1，并且第二导电插塞P2a和第二导电层P2b对应于图1中所示的第二接触垫层P2。
之后，在第一ILD 16a上形成第二ILD 16b，以覆盖第一和第二导电层P1b和P2b。在第二ILD 16b上执行平坦化工艺，使得第二ILD 16b具有平坦表面。
结果，就完成了图1中所示的p型第一非易失性存储器M1。
接着，为了形成图1中所示的n型第二非易失性存储器M2，如图34所示，在第一衬底31上形成绝缘层32。在绝缘层32的预定区域形成STI层22。在STI层22之间的绝缘层32上形成半导体层30a。在半导体层30a的给定区域中形成第一杂质区30d和第二杂质区30s。在第一和第二杂质区30d和30s之间的半导体层30a中形成沟道区30c。通过将具有预定浓度的n型导电杂质注入到半导体层30a的给定区域中来形成第一和第二杂质区30d和30s。第一和第二杂质区30s和30d中的一个用作源极区，另一个用作漏极区。
接着，在沟道区30c上形成第二栅堆叠结构G22。可以按照与形成第一栅堆叠结构G11的方法相同的方法形成第二栅堆叠结构G22。在这种情况下，第二栅堆叠结构G22的数据存储层28是具有预定陷阱点(trap site)的俘获层，在该俘获层中能够俘获预定的载流子，例如电子。例如，该数据存储层28为氮化硅层，但是也可以是其中能够俘获电子的具有陷阱点的其他电介质层，例如高k层。在数据存储层28中俘获的电子保持被俘获，直到从外部施加一预定的发射电压。也就是说，所俘获的电子保持非易失性直到施加发射电压。
在形成第二栅堆叠结构G22之后，在半导体层30a和STI层22上形成第一ILD 26a以覆盖第二栅堆叠结构G22。在第一ILD 26a中形成第一接触孔h3和第二接触孔h4并且其分别暴露第一和第二杂质区30d和30s。接着，分别用第一导电插塞P3a和第二导电插塞P4a填充该第一和第二接触孔h3和h4。在第一ILD 26a上形成第一导电层P3b和第二导电层P4b，使得它们分别与第一和第二导电插塞P3a和P4a相连。
第一和第二导电层P3b和P4b形成为具有预定长度，优选的，形成为分别小于第一和第二导电层P1b和P2b长度的长度。但是，如果n型第一非易失性存储器M2的第一和第二导电层P3b和P4b与p型第一非易失性存储器M1的第一和第二导电层P1b和P2b没有形成在相同的垂直面上，则第一和第二导电层P1b和P2b的长度可以分别等于或长于第一和第二导电层P3b和P4b的长度。
在第一ILD 26a上形成第二ILD 26b，以覆盖第一和第二导电层P3b和P4b。在第二ILD 26b上执行平坦化工艺，使得第二ILD 26b具有平坦表面。
结果，就完成了图1中所示的n型第一非易失性存储器M2。
如图35所示，在形成p型第一非易失性存储器M1和n型第一非易失性存储器M2之后，该n型第一非易失性存储器M2被翻转并对准在p型第一非易失性存储器M1上方。之后，n型第一非易失性存储器M2被对准地放在p型第一非易失性存储器M1上。这样，如图36所示，n型非易失性存储器M2的第二ILD 26b与p型非易失性存储器M1的第二ILD 16b接触。在这种状态下，p型第一非易失性存储器M1和n型第一非易失性存储器M2被压紧并彼此结合。
结果，n型第一非易失性存储器M2的第一衬底31的底表面朝上。但是，为了方便起见，在假设n型第一非易失性存储器M2没有被翻转的前提下对n型第一非易失性存储器M2进行说明。换句话说，虽然在图36和37中示出了n型第一非易失性存储器M2的其他部件被设置在第一衬底31下方，但是也可以在假设它们被设置在第一衬底31上的前提下对n型第一非易失性存储器M2的部件进行说明。
参看图36，在结合工艺之后，在n型第一非易失性存储器M2的第一衬底31上涂敷预定厚度的光致抗蚀剂层PR1。接着，为了暴露p型第一非易失性存储器M1的第一和第二导电层P1b和P2b，进行光刻工艺和显影工艺，由此暴露n型第一非易失性存储器M2的预定区域。通过使用光致抗蚀剂层PR1作为蚀刻掩模，顺序的蚀刻构成堆叠结构(下文中称为第五堆叠结构)的n型第一非易失性存储器M2的第一衬底31，绝缘层32，STI层22以及第一和第二ILD 26a和26b，以及p型第一非易失性存储器M1的第二ILD 16b。
结果，如图37中所示，在第五堆叠结构中形成第一通孔H1和第二通孔H2，使得它们暴露p型第一非易失性存储器M1的第一和第二导电层P1b和P2b。通过灰化和剥离去除光致抗蚀剂层PR1。之后，分别用第一和第二导电插塞PL1和PL2填充第一和第二通孔H1和H2。
参看图38，在n型第一非易失性存储器M2的第一衬底31上涂敷预定厚度的新光致抗蚀剂层PR2。在该光致抗蚀剂层PR2上进行光刻工艺和显影工艺，由此暴露出对应于n型第一非易失性存储器M2的第一和第二导电层P3b和P4b的第一衬底31的预定区域。通过使用光致抗蚀剂层PR2作为蚀刻掩模，顺序的蚀刻构成堆叠结构(下文中称为第六堆叠结构)的n型第一非易失性存储器M2的第一衬底31，绝缘层32，STI层22以及第一ILD26a。
这样，如图39所示，在第六堆叠结构中形成第三通孔H3和第四通孔H4，使得它们分别暴露第一和第二导电层P3b和P4b。之后，光致抗蚀剂层PR2被去除。
之后，如图40所示，分别用第三导电插塞PL3和第四导电插塞PL4填充第三和第四通孔H3和H4。接着在n型第一非易失性存储器M2的第一衬底31上形成第一至第四接触垫CP1，CP2，CP3和CP4，其分别覆盖第一至第四导电插塞PL1，PL2，PL3和PL4的整个表面。在这种情况下，第一至第四接触垫CP1，CP2，CP3和CP4彼此分离。之后，进行暴露第一和第二栅堆叠结构G11和G22的工艺，更具体而言，是暴露第一和第二栅堆叠结构G11和G22的控制栅20和24的工艺。
同时，如图40所示，因为第一和第二非易失性存储器M1和M2彼此结合，因此第二栅堆叠结构G22设置在第一栅堆叠结构G11上。因此，为了有助于暴露第一和第二栅堆叠结构G11和G22的控制栅20和24的工艺，优选将第二栅堆叠结构G22形成为低于第一栅堆叠结构G11的高度。
通过将第二栅堆叠结构G22形成为低于第一栅堆叠结构G11的高度，可以分开进行暴露第一栅堆叠结构G11的控制栅20的工艺(下文中称为第一工艺)以及暴露第二栅堆叠结构G22的控制栅24的工艺(下文中称为第二工艺)。这样，就可以防止第一工艺对于第二栅堆叠结构G22的影响。例如，能够防止由于第一工艺而暴露第二栅堆叠结构G22。类似的，也能够防止第二工艺对于第一栅堆叠结构G11的影响。
虽然图40中没有示出，但是作为第一工艺的结果，在一堆叠结构(下文中称为第七堆叠结构)中形成了第一栅通孔，其中该堆叠结构包括n型第一非易失性存储器M2的第一衬底31，绝缘层32，STI层22以及第一和第二ILD 26a和26b，以及p型第一非易失性存储器M1的第一和第二ILD16a和16b。并且，作为第二工艺的结果，在第六堆叠结构中形成了第二栅通孔。在形成第一和第二栅通孔之后，它们被导电插塞填充。接着，在第一衬底31上形成第一栅接触垫GP1和第二栅接触垫GP2，使得它们覆盖填充在第一和第二栅通孔中的导电插塞。该第一和第二栅接触垫GP1和GP2彼此分离。但是，在使用如图40所示的存储器件时，如果需要的话，用户可以将第一和第二栅接触垫GP1和GP2整体连接。
同时，在将p型第一非易失性存储器M1和n型第一非易失性存储器M2结合之前，可以将n型第一非易失性存储器M2的第一衬底31去除或使其变薄。在形成第一和第二栅堆叠结构G11和G22之后，可以不形成第一和第二接触孔h1和h2以及第一和第二导电插塞P1a和P1a，而只形成第一和第二导电层P1b和P2b。类似的，可以按照相同的方式形成第一非易失性存储器M2的第一和第二导电层P3b和P4b。
并且，可以使用单一半导体衬底(single semiconductor substrate)例如n型硅衬底来代替第一非易失性存储器M1的第一衬底10和绝缘层11。在这种情况下，在n型硅衬底中形成STI层12以及第一和第二杂质区10s和10d。可以用单一半导体衬底例如p型<100>硅衬底来代替第二非易失性存储器M2的第一衬底31和绝缘层32。在这种情况下，在p型硅衬底中形成STI层22以及第一和第二杂质区30s和30d。
当使用p型硅衬底来代替第二非易失性存储器M2中的第一衬底31和绝缘层32时，在第一和第二非易失性存储器M1和M2被结合之前，应该使第一衬底31变薄。
为了使第一衬底31更薄，当制备p型单一硅衬底(single siliconsubstrate)时，在p型单一硅衬底中形成预定厚度的杂质层。在这种情况下，在p型单一硅衬底中的杂质层之上形成STI层22以及第一和第二杂质区30d和30s。在结合工艺之前，p型单一硅衬底在形成杂质层的位置分开。该杂质层可以为H层或He和B的混合层，其可以通过将杂质离子注入到p型单一硅衬底中形成。
根据本发明的非易失性存储器件及其制造方法能够应用于CMOSFET，并且图41示出了应用了本发明的CMOSFET的一个实例。图41中所示的CMOSFET被设置在SOI衬底上，但是也可以被设置在单一硅衬底上。参看图41，本发明的CMOSFET包括P-MOSFET PM1和N-MOSFET NM1，它们被顺序的堆叠。该P-MOSFET PM1和N-MOSFET NM1彼此结合使得栅电极208和211相互接触。
P-MOSFET PM1包括设置在第一衬底200上的绝缘层202。半导体层204设置在绝缘层202上。半导体层204包括STI层204a以及设置在STI层204a之间的第一杂质区204s，第二杂质区204d和沟道区204c。沟道区204c被设置在第一和第二杂质区204s和204d之间。第一和第二杂质区204s和204d之一为源极区，另一个为漏极区。该第一和第二杂质区204s和204d掺杂有具有预定浓度的p型导电杂质。栅绝缘层206和栅电极208被顺序的堆叠在沟道区204c上。该栅电极208可以为单层或多层。第一接触垫层212a和第二接触垫层212b分别被设置在第一和第二杂质区204s和204d上。该第一和第二接触垫层212a和212b在半导体层204上方延伸。
如图41中所示，第一和第二接触垫层212a和212b在相邻STI层204a上延伸，但是它们中的任何一个可以在除了STI层204a以外的其他构件上延伸。也就是说，第一和第二接触垫层212a和212b之间的角度优选为180度，但是也可以大于或小于180度。第一和第二接触垫层212a和212b以及栅电极208和栅绝缘层206的侧面被第一ILD 213覆盖。栅电极208和第一ILD 213的顶表面形成了平坦表面。
N-MOSFET NM1被翻转并结合到第一ILD 213上。但是，为了方便起见，下面将在假设N-MOSFET NM1没有被翻转的前提下进行说明。
参看图41，N-MOSFET PM1包括设置在第二衬底220上的绝缘层218。半导体层216设置在绝缘层218上并包括STI层216a，第一杂质区216s和第二杂质区216d以及沟道区216c，其中该第一和第二杂质区216s和216d掺杂有具有预定浓度的n型导电杂质。第一和第二杂质区216s和216d设置在STI层216a之间，并且沟道区216c设置在第一和第二杂质区216s和216d之间。栅绝缘层210和栅电极211被顺序的堆叠在沟道区216c上。第一接触垫层214a和第二接触垫层214b分别被设置在第一和第二杂质区216s和216d上。该第一和第二接触垫层214a和214b在相邻的STI层216a上方延伸。对于P-MOSFET PM1的第一和第二接触垫层212a和212b的说明能够类似应用于N-MOSFET NM1的第一和第二接触垫层214a和214b。如果P-MOSFET PM1的第一和第二接触垫层212a和212b以及N-MOSFETNM1的第一和第二接触垫层214a和214b设置在如图41所示相同的垂直面上，则STI层216a上方第一和第二接触垫层214a和214b的延伸长度可以小于STI层204a上方第一和第二接触垫层212a和212b的延伸长度。在N-MOSFET NM1中，第一和第二接触垫层214a和214b以及栅绝缘层210和栅电极211的侧面被第二ILD 215覆盖。栅电极211和第二ILD 215的顶表面形成了平坦表面。由栅电极211和第二ILD 215形成的平坦表面结合到由P-MOSFET PM1的栅电极208和第一ILD 213形成的平坦表面。栅电极211的顶表面结合到栅电极208的顶表面。在一堆叠结构中形成第一通孔H10和第二通孔H11，其中该堆叠结构包括N-MOSFET NM1的第二衬底220，绝缘层218，STI层216a和第二ILD 215，以及P-MOSFET PM1的第一ILD 213。第一和第二通孔H10和H11分别暴露第一和第二接触垫层212a和212b，并分别由第一导电插塞P10和第二导电插塞P11填充。在一堆叠结构中形成第三通孔H12和第四通孔H13，其中该堆叠结构包括N-MOSFETNM1的第二衬底220，绝缘层218，STI层216a和第二ILD 215。该第三和第四通孔H12和H13分别暴露第一和第二接触垫层214a和214b，并分别由第三导电插塞P12和第四导电插塞P13填充。
假设其上形成有绝缘层218的第二衬底220的表面被称为第一表面，并且与第一表面相对的、即其上没有形成绝缘层的第二衬底220的表面被称为第二表面，则第一接触垫C10被设置在第二衬底220的第二表面上使得其覆盖了第一导电插塞P10的整个表面。并且，第二接触垫C11被设置在第二表面上使得其覆盖了第二和第四导电插塞P11和P13的整个表面。并且，第三接触垫C12被设置在第二表面上使得其覆盖了第三导电插塞P12的整个表面。
同时，可以用n型单一硅衬底代替P-MOSFET PM1的第一衬底200和绝缘层202。在这种情况下，STI层204a以及第一和第二杂质区204s和204d被设置在n型单一硅衬底上。类似的，可以用p型单一硅衬底代替N-MOSFETNM1的第二衬底220和绝缘层218，并且STI层216a以及第一和第二杂质区216s和216d可以被设置在p型单一硅衬底上。
在图41中所示的CMOSFET中，可以以任意的顺序堆叠N-MOSFETNM1和P-MOSFET PM1。因此，P-MOSFET PM1可以被堆叠在N-MOSFETNM1上。
通过垂直的堆叠N-MOSFET NM1和P-MOSFET PM1，能够降低存储器件中CMOSFET所占据的面积。并且，在本发明中，N-MOSFET NM1和P-MOSFET PM1形成在不同的衬底上，然后将衬底彼此结合，由此完成CMOSFET。在该过程中，与N-MOSFET和P-MOSFET形成在一个平面的不同位置相比，能够缩短制造过程。
并且，如果CMOSFET包括如图41所示被垂直堆叠的N-MOSFETNM1和P-MOSFET PM1，则CMOSFET和具有预定功能的其他半导体元件例如CPU、存储器、数字和模拟块等可以被垂直的堆叠。图42示出了这种半导体器件的一个实例，其中该半导体器件包括顺序堆叠的图41所示的CMOSFET和其他半导体元件。
参看图42，半导体器件包括CMOSFET 350，其与图41所示的CMOSFET相同。在CMOSFET 350之下，输入/输出(I/O)和控制块400，射频(RF)专用集成电路(ASIC)块410以及模拟ASIC块420被顺序的堆叠。在模拟ASIC 420之上，CPU 430，高速缓冲存储器440，主存储器450以及数字信号处理芯片460被顺序的堆叠。
如上所述，本发明的非易失性CMOS存储器件包括p型非易失性存储器和n型非易失性存储器，它们被三维的堆叠。为了形成该非易失性CMOS存储器件，p和n型非易失性存储器被形成在分开的衬底上，然后将所述衬底彼此结合。
因此，能够改进该存储器件的迁移率，在单一衬底上形成两个非易失性存储器所需的阱工艺能够被省略从而简化整个工艺，并且与将两个非易失性存储器设置在不同的位置相比，能够增加该存储器件的集成密度。
并且，由于单位存储器单元为包括非易失性PMOS和NMOS存储器的CMOS存储器，因此在每个单元中可以存储至少两位，并且一个芯片可以由CMOS存储器和CMOS逻辑构成。
并且，基于使用非易失性PMOS和NMOS存储器之间的互补作用的输出电压检测方法来读取数据，从而能够克服位按比例扩大的限制。
并且，在非易失性PMOS和NMOS存储器中任何一个的数据状态被读出之后，能够使用表示它们之间互补关系的曲线来读出另一个的数据状态。这样，就能够缩短读操作。
此外，不是以块为单位而是以单元为单位进行写和擦除操作，因此改进了操作速度并降低了功耗。
尽管已经参照其优选实施例对本发明进行了具体表示和描述，但应理解的是，本发明的范围不限于仅仅是示例性的对于本发明的以上详细描述，而是由所附权利要求中公开的主题所限定。例如，本领域普通技术人员可以使用附加的结合部件将第一和第二非易失性存储器结合。并且，数据存储层可以由多层形成。此外，可以使用倒装芯片键合法将P和N型非易失性存储器或P-MOSFET和N-MOSFET彼此结合。
权利要求
1.一种非易失性存储器件，其包括第一非易失性存储器和第二非易失性存储器，所述第一非易失性存储器和第二非易失性存储器被顺序地堆叠并具有彼此互补的关系，其中所述第二非易失性存储器被翻转。
2.根据权利要求1的器件，还包括设置在所述第一和第二非易失性存储器之间的结合部件。
3.根据权利要求1的器件，其中所述第一非易失性存储器包括第一衬底，所述第一衬底包括第一隔离层、设置在所述第一隔离层之间的p型第一杂质区和p型第二杂质区以及设置在所述p型第一和第二杂质区之间的第一沟道区；以及设置在所述第一沟道区上的第一栅堆叠结构，其中所述第一栅堆叠结构包括顺序堆叠的第一绝缘层，第一数据存储层，第二绝缘层以及第一控制栅。
4.根据权利要求1的器件，其中所述第二非易失性存储器包括衬底，该衬底包括隔离层，设置在所述隔离层之间的n型第一杂质区和n型第二杂质区，以及设置在所述n型第一和第二杂质区之间的沟道区；以及设置在所述沟道区上的栅堆叠结构，其中所述栅堆叠结构包括顺序堆叠的第一绝缘层，数据存储层，第二绝缘层以及控制栅。
5.根据权利要求4的器件，还包括分别设置在所述n型第一和第二杂质区上并分别延伸到所述n型第一和第二杂质区外部的第一接触垫层和第二接触垫层。
6.根据权利要求3的器件，其中所述第二非易失性存储器包括第二衬底，该第二衬底包括第二隔离层，设置在所述第二隔离层之间的n型第一杂质区和n型第二杂质区，以及设置在所述n型第一和第二杂质区之间的第二沟道区；以及设置在所述n型第一和第二杂质区之间的第二沟道区上的第二栅堆叠结构，其中所述第二栅堆叠结构包括顺序堆叠的第三绝缘层，第二数据存储层，第四绝缘层以及第二控制栅。
7.根据权利要求6的器件，其中所述p型第二杂质区和所述n型第二杂质区彼此相连。
8.根据权利要求3的器件，还包括分别设置在所述p型第一和第二杂质区上并延伸到所述p型第一和第二杂质区外部的第一接触垫层和第二接触垫层。
9.根据权利要求6的器件，还包括分别设置在所述p型第一和第二杂质区上并延伸到所述p型第一和第二杂质区外部的第一接触垫层和第二接触垫层；以及覆盖所述第一和第二接触垫层以及所述第一栅堆叠结构的第一层间电介质。
10.根据权利要求9的器件，还包括分别设置在所述n型第一和第二杂质区上并延伸到所述n型第一和第二杂质区外部的第三接触垫层和第四接触垫层；以及覆盖所述第三和第四接触垫层以及所述第二栅堆叠结构并且结合到所述第一层间电介质的第二层间电介质。
11.根据权利要求10的器件，其中所述第三和第四接触垫层的延伸长度比所述第一和第二接触垫层的延伸长度短。
12.根据权利要求3的器件，其中所述第一衬底为SOI衬底或硅衬底。
13.根据权利要求3的器件，其中所述第一数据存储层为氮化硅层、纳米点层和高k层中的一种。
14.根据权利要求4的器件，其中所述数据存储层为氮化硅层、纳米点层和高k层中的一种。
15.根据权利要求10的器件，还包括设置在一堆叠结构中并分别与所述第一和第二接触垫层相连的第一导电插塞和第二导电插塞，所述堆叠结构包括所述第二衬底、所述第二隔离层、所述第二层间电介质和所述第一层间电介质；设置在一堆叠结构中并分别与所述第三和第四接触垫层相连的第三导电插塞和第四导电插塞，所述堆叠结构包括所述第二衬底、所述第二隔离层；设置在一堆叠结构中并与所述第一栅堆叠结构相连的第一栅导电插塞，所述堆叠结构包括所述第二衬底、所述第二隔离层、所述第二层间电介质和所述第一层间电介质；设置在所述第二衬底中并与所述第二栅堆叠结构相连的第二栅导电插塞；分别设置在所述第二衬底的所述第一至第四导电插塞周围并分别覆盖所述第一至第四导电插塞的整个表面的第一至第四接触垫；以及分别设置在所述第一和第二栅导电插塞周围并分别覆盖所述第一和第二栅导电插塞的整个表面的第一栅接触垫和第二栅接触垫。
16.根据权利要求9的器件，其中所述第一层间电介质设置为使得所述第一栅堆叠结构的顶表面被暴露出来。
17.根据权利要求10的器件，其中所述第二层间电介质设置为使得所述第二栅堆叠结构的顶表面被暴露出来。
18.根据权利要求17的器件，其中所述第一层间电介质设置为使得所述第一栅堆叠结构的顶表面被暴露出来。
19.根据权利要求9的器件，其中所述第一和第二接触垫层延伸到所述第一隔离层上或其上方。
20.根据权利要求10的器件，其中所述第三和第四接触垫层延伸到所述第二隔离层上或其上方。
21.根据权利要求9的器件，还包括覆盖所述第二栅堆叠结构并结合到所述第一层间电介质的第二层间电介质。
22.根据权利要求21的器件，还包括设置在一堆叠结构中并分别与所述第一和第二接触垫层相连的第一导电插塞和第二导电插塞，所述堆叠结构包括所述第二衬底，所述第二隔离层，所述第二层间电介质以及所述第一层间电介质；设置在所述第二衬底中并分别与所述n型第一和第二杂质区相连的第三导电插塞和第四导电插塞；设置在一堆叠结构中并与所述第一栅堆叠结构相连的第一栅导电插塞，所述堆叠结构包括所述第二衬底，所述第二隔离层，所述第二层间电介质以及所述第一层间电介质；设置在所述第二衬底中并与所述第二栅堆叠结构相连的第二栅导电插塞；分别设置在所述第二衬底的所述第一至第四导电插塞周围并分别覆盖所述第一至第四导电插塞的整个表面的第一至第四接触垫；以及分别设置在所述第一和第二栅导电插塞周围并分别覆盖所述第一和第二栅导电插塞的整个表面的第一栅接触垫和第二栅接触垫。
23.根据权利要求4的器件，其中所述衬底为SOI衬底或硅衬底。
24.一种非易失性存储器件的操作方法，所述非易失性存储器件包括第一非易失性存储器，该第一非易失性存储器包括具有p型第一杂质区、p型第二杂质区和第一沟道区的第一衬底以及设置在所述第一沟道区上的第一栅堆叠结构；以及，第二非易失性存储器，该第二非易失性存储器包括具有n型第一杂质区、n型第二杂质区和第二沟道区的第二衬底以及设置在所述第二沟道区上的第二栅堆叠结构，所述第一和第二非易失性存储器具有互补关系并被顺序的堆叠，所述方法包括读取写入在所述第一和第二非易失性存储器中的数据；以及将已读取的数据(下文中称为第一数据)和将要被写入的数据(下文中称为第二数据)进行比较。
25.根据权利要求24的方法，其中当比较结果为所述第一数据与所述第二数据相同时，所述写入在所述第一和第二非易失性存储器中的数据保持被存储。
26.根据权利要求24的方法，当比较结果为所述第一数据与所述第二数据完全不同时，进一步包括在所述p型第一和第二杂质区之间施加电压，从而在其间产生电势差；将第一写电压施加到所述第一栅堆叠结构；在所述n型第一和第二杂质区之间施加电压，从而在其间产生电势差；以及将第二写电压施加到所述第二栅堆叠结构。
27.根据权利要求24的方法，其中当比较结果为所述第一数据与所述第二数据部分地不同时，写入在所述第一和第二非易失性存储器之一中的数据保持被存储，并且写入在所述第一和第二非易失性存储器中的另一个中的数据被改变。
28.根据权利要求27的方法，其中通过将0V施加到所述n型第一和第二杂质区以及所述第二栅堆叠结构而使写入在所述第二非易失性存储器中的数据保持被存储。
29.根据权利要求27的方法，其中通过在所述n型第一和第二杂质区之间施加电压从而在其间产生电势差并将写电压施加到所述第二栅堆叠结构，数据被写入在所述第二非易失性存储器中。
30.一种非易失性存储器件的擦除方法，所述非易失性存储器件包括第一非易失性存储器，该第一非易失性存储器包括具有p型第一杂质区、p型第二杂质区和第一沟道区的第一衬底以及设置在所述第一沟道区上的第一栅堆叠结构；以及，第二非易失性存储器，该第二非易失性存储器包括具有n型第一杂质区、n型第二杂质区和第二沟道区的第二衬底以及设置在所述第二沟道区上的第二栅堆叠结构，所述第一和第二非易失性存储器具有互补关系并被顺序的堆叠，所述方法包括在所述n型第一和第二杂质区之间施加电压从而在其间产生电势差；以及通过将擦除电压施加到所述第二堆叠结构来擦除写入在所述第二非易失性存储器中的数据。
31.根据权利要求30的方法，还包括在所述p型第一和第二杂质区之间施加电压从而在其间产生电势差；以及通过将擦除电压施加到所述第一栅堆叠结构来擦除写入在所述第一非易失性存储器中的数据。
32.根据权利要求30的方法，在擦除所述数据之前，读取并确认写入在所述第一和第二非易失性存储器中的数据。
33.根据权利要求31的方法，在擦除所述写入在所述第一非易失性存储器中的数据之前，读取并确认写入在所述第一和第二非易失性存储器中的数据。
34.一种非易失性存储器件的擦除方法，所述非易失性存储器件包括第一非易失性存储器，该第一非易失性存储器包括具有p型第一杂质区、p型第二杂质区和第一沟道区的第一衬底以及设置在所述第一沟道区上的第一栅堆叠结构；以及，第二非易失性存储器，该第二非易失性存储器包括具有n型第一杂质区、n型第二杂质区和第二沟道区的第二衬底以及设置在所述第二沟道区上的第二栅堆叠结构，所述第一和第二非易失性存储器具有互补关系并被顺序的堆叠，所述方法包括在所述p型第一和第二杂质区之间施加电压从而在其间产生电势差；以及通过将擦除电压施加到所述第一栅堆叠结构来擦除写入在所述第一非易失性存储器中的数据。
35.根据权利要求34的方法，在擦除所述数据之前，读取并确认写入在所述第一和第二非易失性存储器中的数据。
36.一种非易失性存储器件的读取方法，所述非易失性存储器件包括第一非易失性存储器，该第一非易失性存储器包括具有p型第一杂质区、p型第二杂质区和第一沟道区的第一衬底以及设置在所述第一沟道区上的第一栅堆叠结构；以及，第二非易失性存储器，该第二非易失性存储器包括具有n型第一杂质区、n型第二杂质区和第二沟道区的第二衬底以及设置在所述第二沟道区上的第二栅堆叠结构，所述第一和第二非易失性存储器具有互补关系并被顺序的堆叠，所述n型第二杂质区和所述p型第二杂质区彼此相连，所述方法包括将电压施加到所述第一和第二栅堆叠结构并缓慢降低该电压，直至从所述非易失性存储器件检测到输出电压；当从所述非易失性存储器件检测到第一输出电压时，通过感知施加到所述第一和第二栅堆叠结构的电压来读取写入在所述第一非易失性存储器中的第一数据；在从所述非易失性存储器件检测到所述第一输出电压的同时切断施加到所述第一和第二栅堆叠结构的电压；基于表示所述第一和第二非易失性存储器的输入电压-输出电压特性的互补特性曲线，一旦所述电压被切断之后而将能够读取写入在所述第二非易失性存储器中的数据的电压施加到所述第一和第二栅堆叠结构时，测量所述非易失性存储器件的第二输出电压；通过将检测到所述第一输出电压时施加到所述第一和第二栅堆叠结构的电压与所述第二输出电压进行比较，来读取写入在所述第二非易失性存储器中的第二数据；以及组合并输出所述第一和第二数据。
37.根据权利要求36的方法，其中读取写入在所述第一非易失性存储器中的所述第一数据包括在电压被施加到所述第一和第二栅堆叠结构时，将从所述非易失性存储器件输出的电压与第一参考电压进行比较；在所述从非易失性存储器件输出的电压变成所述第一输出电压的时刻，将施加到所述第一和第二栅堆叠结构的电压与第二参考电压进行比较；以及在所述从非易失性存储器件输出的电压变成所述第一输出电压的时刻所述施加到所述第一和第二栅堆叠结构的电压高于所述第二参考电压时，输出对应于写入在所述第一非易失性存储器中的数据的位数据。
38.根据权利要求36的方法，其中使用与所述第一和第二非易失性存储器的输出端相连的电压比较电路来测量所述第二输出电压。
39.根据权利要求36的方法，其中测量所述非易失性存储器件的所述第二输出电压包括一旦切断电压之后就将0V电压施加到所述第一和第二栅堆叠结构。
40.根据权利要求39的方法，其中从晶体管来施加所述0V电压，所述晶体管在所述电压被切断的同时导通并具有一个接地的端子和连接在电源与所述非易失性存储器件的第一和第二栅堆叠结构之间的另一端子。
41.根据权利要求36的方法，还包括在读取写入在所述非易失性存储器件中的数据之后，部分或全部地改变所读取的数据。
42.根据权利要求36的方法，其中在所述第一和第二非易失性存储器中的每一个中写入至少1位数据。
43.一种非易失性存储器件的读取方法，所述非易失性存储器件包括第一非易失性存储器，该第一非易失性存储器包括具有p型第一杂质区、p型第二杂质区和第一沟道区的第一衬底以及设置在所述第一沟道区上的第一栅堆叠结构；以及，第二非易失性存储器，该第二非易失性存储器包括具有n型第一杂质区、n型第二杂质区和第二沟道区的第二衬底以及设置在所述第二沟道区上的第二栅堆叠结构，所述第一和第二非易失性存储器具有互补关系并被顺序的堆叠，所述n型第二杂质区和所述p型第二杂质区彼此相连，所述方法包括读取写入在所述第一非易失性存储器中的第一数据；读取写入在所述第二非易失性存储器中的第二数据；以及组合所述第一和第二数据并输出至少2位数据。
44.根据权利要求43的方法，其中读取写入在所述第一非易失性存储器中的第一数据包括将电压施加到所述第一和第二栅堆叠结构并降低该电压，直至从所述非易失性存储器件检测到输出电压；检测来自所述非易失性存储器件的第一输出电压；在检测到所述第一输出电压之后，切断施加到所述第一和第二栅堆叠结构的电压；在检测到所述第一输出电压的时刻，将施加到所述第一和第二栅堆叠结构的电压与参考电压进行比较；以及通过对比较结果进行编码来输出位数据。
45.根据权利要求43的方法，其中读取写入在所述第二非易失性存储器中的第二数据包括将电压施加到所述第一和第二栅堆叠结构并缓慢降低该电压，直至从所述非易失性存储器件检测到输出电压；检测来自所述非易失性存储器件的第一输出电压；在检测到所述第一输出电压之后，切断被施加到所述第一和第二栅堆叠结构的电压；根据表示所述第一和第二非易失性存储器的输入电压-输出电压特性的互补特性曲线，将能够读取写入在所述第二非易失性存储器中的数据的电压施加到所述第一和第二栅堆叠结构；当所述能够读取写入在所述第二非易失性存储器中的数据的电压被施加到所述第一和第二栅堆叠结构时，测量所述非易失性存储器件的第二输出电压；将所述第二输出电压与参考电压进行比较；以及通过对比较结果进行编码来输出位数据。
46.根据权利要求45的方法，还包括一旦切断施加到所述第一和第二栅堆叠结构的电压之后，就将0V电压施加到所述第一和第二栅堆叠结构。
47.根据权利要求46的方法，其中使用晶体管来施加所述0V电压，所述晶体管在施加到所述第一和第二栅堆叠结构的电压被切断的同时导通并具有一个接地的端子和连接在电源与所述非易失性存储器件的第一和第二栅堆叠结构之间的另一端子。
48.根据权利要求43的方法，还包括在读取写入在所述非易失性存储器件中的数据之后，部分或全部地将所读取的数据改变为其他数据。
49.一种非易失性存储器件的制造方法，所述方法包括在第一衬底上形成第一非易失性存储器；在第二衬底上形成第二非易失性存储器，所述第二非易失性存储器具有与所述第一非易失性存储器互补的关系；以及将所述第一和第二衬底结合从而使所述第一和第二非易失性存储器彼此相对。
50.根据权利要求49的方法，其中形成所述第一非易失性存储器包括在所述第一衬底的预定区域形成第一隔离层，在所述第一隔离层之间的第一衬底中形成彼此分开的p型第一和第二杂质区，并在所述p型第一和第二杂质区之间形成第一沟道区；在所述第一沟道区上形成第一栅堆叠结构，所述第一栅堆叠结构包括至少一个数据存储层；分别在所述p型第一和第二杂质区上形成第一接触垫层和第二接触垫层；在所述第一衬底上形成第一层间电介质，所述第一层间电介质覆盖所述第一栅堆叠结构和所述第一和第二接触垫层；以及平坦化所述第一层间电介质的表面。
51.根据权利要求50的方法，其中形成所述第一栅堆叠结构包括在所述第一衬底上顺序的形成第一绝缘层，第一数据存储层，第二绝缘层以及第一控制栅；在所述第一控制栅上形成光致抗蚀剂图案，所述光致抗蚀剂图案限定了所述第一沟道区；以及使用所述光致抗蚀剂图案作为蚀刻掩模，顺序的蚀刻所述第一控制栅，所述第二绝缘层，所述第一数据存储层以及所述第一绝缘层。
52.根据权利要求50的方法，其中所述第一和第二接触垫层形成为使得它们延伸到所述第一隔离层上或所述第一隔离层上方。
53.根据权利要求49的方法，其中所述第一衬底为n型硅衬底和SOI衬底之一。
54.根据权利要求49的方法，其中所述第二衬底为p型硅衬底和SOI衬底之一。
55.根据权利要求49的方法，其中形成所述第二非易失性存储器包括在所述第二衬底上形成第二隔离层，在所述第二隔离层之间的第二衬底中形成n型第一和第二杂质区，并在所述n型第一和第二杂质区之间形成第二沟道区；在所述第二沟道区上形成第二栅堆叠结构，所述第二栅堆叠结构包括至少一个数据存储层；分别在所述n型第一和第二杂质区上形成第三接触垫层和第四接触垫层；在所述第二衬底上形成第二层间电介质，所述第二层间电介质覆盖所述第二栅堆叠结构以及所述第三和第四接触垫层；以及平坦化所述第二层间电介质的表面。
56.根据权利要求50的方法，其中平坦化所述第一层间电介质的表面，直至暴露出所述第一栅堆叠结构。
57.根据权利要求55的方法，其中平坦化所述第二层间电介质的表面，直至暴露出所述第二栅堆叠结构。
58.根据权利要求50的方法，其中形成所述第二非易失性存储器包括在所述第二衬底上形成第二隔离层，在所述第二隔离层之间的第二衬底中形成n型第一和第二杂质区，并在所述n型第一和第二杂质区之间形成第二沟道区；在所述第二沟道区上形成第二栅堆叠结构，所述第二栅堆叠结构包括至少一个数据存储层；分别在所述n型第一和第二杂质区上形成第三接触垫层和第四接触垫层；在所述第二衬底上形成第二层间电介质，所述第二层间电介质覆盖所述第二栅堆叠结构以及所述第三和第四接触垫层；以及平坦化所述第二层间电介质的表面。
59.根据权利要求55的方法，其中形成所述第二栅堆叠结构包括在所述第二衬底上顺序形成第三绝缘层，第二数据存储层，第四绝缘层以及第二控制栅；在所述第二控制栅上形成光致抗蚀剂图案，所述光致抗蚀剂图案限定了所述第二沟道区；以及使用所述光致抗蚀剂图案作为蚀刻掩模，顺序地蚀刻所述第二控制栅，所述第三绝缘层，所述第二数据存储层以及所述第四绝缘层。
60.根据权利要求55的方法，其中所述第三和第四接触垫层形成为使得它们延伸到所述第二隔离层上或者所述第二隔离层上方。
61.根据权利要求49的方法，其中形成所述第二非易失性存储器包括在所述第二衬底上形成第二隔离层，在所述第二隔离层之间的第二衬底中形成n型第一和第二杂质区，并在所述n型第一和第二杂质区之间形成第二沟道区；在所述第二沟道区上形成第二栅堆叠结构，所述第二栅堆叠结构包括至少一个数据存储层；在所述第二衬底上形成第二层间电介质，所述第二层间电介质覆盖所述第二栅堆叠结构；以及平坦化所述第二层间电介质的表面。
62.根据权利要求50的方法，其中形成所述第二非易失性存储器包括在所述第二衬底上形成第二隔离层，在所述第二隔离层之间的第二衬底中形成n型第一和第二杂质区，并在所述n型第一和第二杂质区之间形成第二沟道区；在所述第二沟道区上形成第二栅堆叠结构，所述第二栅堆叠结构包括至少一个数据存储层；在所述第二衬底上形成第二层间电介质，所述第二层间电介质覆盖所述第二栅堆叠结构；以及平坦化所述第二层间电介质的表面。
63.根据权利要求58的方法，在将所述第一和第二衬底结合之后，还包括在包括所述第二衬底、所述第二隔离层、所述第二层间电介质以及所述第一层间电介质的堆叠结构中形成第一通孔和第二通孔，所述第一和第二通孔分别暴露所述第一和第二接触垫层；分别用第一导电插塞和第二导电插塞填充所述第一和第二通孔；在包括所述第二衬底、所述第二隔离层以及所述第二层间电介质的堆叠结构中形成第三通孔和第四通孔，所述第三和第四通孔分别暴露所述第三和第四接触垫层；分别用第三导电插塞和第四导电插塞填充所述第三和第四通孔；在包括所述第二通孔、所述第二隔离层、所述第二层间电介质以及所述第一层间电介质的堆叠结构中形成第一栅通孔，所述第一栅通孔暴露所述第一栅堆叠结构；用第一栅导电插塞填充所述第一栅通孔；在所述第二衬底中形成第二栅通孔，所述第二栅通孔暴露所述第二栅堆叠结构；用第二栅导电插塞填充所述第二栅通孔；以及分别在所述第一和第二栅通孔周围形成第一栅垫和第二栅垫，以分别覆盖所述第一和第二栅导电插塞的整个表面，同时分别在所述第一至第四通孔周围形成第一至第四接触垫，以分别覆盖所述第一至第四导电插塞的整个表面。
64.根据权利要求58的方法，在将所述第一和第二衬底结合之后，还包括在包括所述第二衬底、所述第二隔离层、所述第二层间电介质以及所述第一层间电介质的堆叠结构中形成第一通孔和第二通孔，所述第一和第二通孔分别暴露所述第一和第二接触垫层；分别用第一导电插塞和第二导电插塞填充所述第一和第二通孔；在包括所述第二衬底以及所述第二隔离层的堆叠结构中形成第三通孔和第四通孔，所述第三和第四通孔分别暴露所述第三和第四接触垫层；分别用第三导电插塞和第四导电插塞填充所述第三和第四通孔；在包括所述第二通孔、所述第二隔离层、所述第二层间电介质以及所述第一层间电介质的堆叠结构中形成第一栅通孔，所述第一栅通孔暴露所述第一栅堆叠结构；用第一栅导电插塞填充所述第一栅通孔；在所述第二衬底中形成第二栅通孔，所述第二栅通孔暴露所述第二栅堆叠结构；用第二栅导电插塞填充所述第二栅通孔；以及分别在所述第一和第二栅通孔周围形成第一栅垫和第二栅垫，以分别覆盖所述第一和第二栅导电插塞的整个表面，同时分别在所述第一至第四通孔周围形成第一至第四接触垫，以分别覆盖所述第一至第四导电插塞的整个表面。
65.根据权利要求62的方法，在将所述第一和第二衬底结合之后，还包括在包括所述第二衬底、所述第二隔离层、所述第二层间电介质以及所述第一层间电介质的堆叠结构中形成第一通孔和第二通孔，所述第一和第二通孔分别暴露所述第一和第二接触垫层；分别用第一导电插塞和第二导电插塞填充所述第一和第二通孔；在所述第二衬底中形成第三通孔和第四通孔，所述第三和第四通孔分别暴露所述n型第一和第二杂质区；分别用第三导电插塞和第四导电插塞填充所述第三和第四通孔；在包括所述第二通孔、所述第二隔离层、所述第二层间电介质以及所述第一层间电介质的堆叠结构中形成第一栅通孔，所述第一栅通孔暴露所述第一栅堆叠结构；用第一栅导电插塞填充所述第一栅通孔；在所述第二衬底中形成第二栅通孔，所述第二栅通孔暴露所述第二栅堆叠结构；用第二栅导电插塞填充所述第二栅通孔；以及分别在所述第一和第二栅通孔周围形成第一栅垫和第二栅垫，以分别覆盖所述第一和第二栅导电插塞的整个表面，同时分别在所述第一至第四通孔周围形成第一至第四接触垫，以分别覆盖所述第一至第四导电插塞的整个表面。
66.根据权利要求55的方法，在形成所述n型第一和第二杂质区之前，还包括在比其中设置所述n型第一和第二杂质区的位置更深的位置形成杂质层，所述杂质层将所述第二衬底划分为两个部分。
67.根据权利要求66的方法，在将所述第一和第二衬底结合之前，还包括移除被所述杂质层划分的部分所述第二衬底，其中没有形成所述n型第一和第二杂质区。
68.一种逻辑器件，包括第一非易失性存储器；第二非易失性存储器，其具有与所述第一非易失性存储器互补的关系；第三非易失性存储器；以及第四非易失性存储器，其具有与所述第三非易失性存储器互补的关系，其中所述第一至第四非易失性存储器被顺序堆叠，并且所述第二和第四非易失性存储器被翻转并堆叠。
69.根据权利要求68的器件，其中所述第一和第四非易失性存储器是相同的n型非易失性存储器，并且所述第二和第三非易失性存储器是相同的p型非易失性存储器。
70.根据权利要求68的器件，其中所述第一非易失性存储器包括第一衬底，该第一衬底包括第一隔离层，设置在所述第一隔离层之间的第一和第二杂质区，以及设置在所述第一和第二杂质区之间的第一沟道区；设置在所述第一沟道区上的第一栅堆叠结构；分别设置在所述第一和第二杂质区上的第一接触垫层和第二接触垫层；以及覆盖所述第一和第二接触垫层和所述第一栅堆叠结构的第一层间电介质。
71.根据权利要求70的器件，其中所述第二非易失性存储器包括第二衬底，该第二衬底包括第二隔离层，设置在所述第二隔离层之间的第三和第四杂质区，以及设置在所述第三和第四杂质区之间的第二沟道区；设置在所述第二沟道区上的第二栅堆叠结构；分别设置在所述第三和第四杂质区上的第三接触垫层和第四接触垫层；以及覆盖所述第三和第四接触垫层以及所述第二栅堆叠结构并结合到所述第一层间电介质的第二层间电介质。
72.根据权利要求71的器件，其中所述第三非易失性存储器包括第三衬底，该第三衬底包括第三隔离层，设置在所述第三隔离层之间的第五和第六杂质区，以及设置在所述第五和第六杂质区之间的第三沟道区，所述第三衬底结合到所述第二衬底；设置在所述第三沟道区上的第三栅堆叠结构；分别设置在所述第五和第六杂质区上的第五接触垫层和第六接触垫层；以及覆盖所述第五和第六接触垫层以及所述第三栅堆叠结构的第三层间电介质。
73.根据权利要求72的器件，其中所述第四非易失性存储器包括第四衬底，该第四衬底包括第四隔离层，设置在所述第四隔离层之间的第七和第八杂质区，以及设置在所述第七和第八杂质区之间的第四沟道区；设置在所述第四沟道区上的第四栅堆叠结构；分别设置在所述第七和第八杂质区上的第七接触垫层和第八接触垫层；以及覆盖所述第七和第八接触垫层以及所述第四栅堆叠结构并结合到所述第三层间电介质的第四层间电介质。
74.根据权利要求72的器件，其中所述第四非易失性存储器包括第四衬底，该第四衬底包括第四隔离层，设置在所述第四隔离层之间的第七和第八杂质区，以及设置在所述第七和第八杂质区之间的第四沟道区；设置在所述第四沟道区上的第四栅堆叠结构；以及覆盖所述第四栅堆叠结构并结合到所述第三层间电介质的第四层间电介质。
75.根据权利要求73的器件，其中所述第一至第四衬底中的每一个为SOI衬底和硅衬底之一。
76.根据权利要求73的器件，其中所述第一至第八接触垫层中的每一个延伸到相邻的隔离层。
77.根据权利要求73的器件，其中所述第一至第八接触垫层中一些接触垫层中的每一个延伸到相邻的隔离层上方，而所述第一至第八接触垫层中其他接触垫层中的每一个延伸到相邻的隔离层上。
78.根据权利要求73的器件，还包括在设置于所述第一和第二接触垫层上的堆叠结构上分别设置的第一导电插塞和第二导电插塞，使得所述第一导电插塞和第二导电插塞分别与所述第一和第二接触垫层相连；在设置于所述第三和第四接触垫层上的堆叠结构上分别设置的第三导电插塞和第四导电插塞，使得所述第三导电插塞和第四导电插塞分别与所述第三和第四接触垫层相连；在设置于所述第五和第六接触垫层上的堆叠结构上分别设置的第五导电插塞和第六导电插塞，使得所述第五导电插塞和第六导电插塞分别与所述第五和第六接触垫层相连；在设置于所述第七和第八接触垫层上的堆叠结构上分别设置的第七导电插塞和第八导电插塞，使得所述第七导电插塞和第八导电插塞分别与所述第七和第八接触垫层相连；在设置于所述第一栅堆叠结构上的堆叠结构上设置的第一栅导电插塞，使得所述第一栅导电插塞与所述第一栅堆叠结构相连；在设置于所述第二栅堆叠结构上的堆叠结构上设置的第二栅导电插塞，使得所述第二栅导电插塞与所述第二栅堆叠结构相连；在设置于所述第三栅堆叠结构上的堆叠结构上设置的第三栅导电插塞，使得所述第三栅导电插塞与所述第三栅堆叠结构相连；在设置于所述第四栅堆叠结构上的堆叠结构上设置的第四栅导电插塞，使得所述第四栅导电插塞与所述第四栅堆叠结构相连；连接所述第一、第三和第七导电插塞的第一接触垫；连接所述第四和第六导电插塞的第二接触垫；连接所述第二和第八导电插塞的第三接触垫；连接到所述第五导电插塞的第四接触垫；连接所述第一和第二栅导电插塞的第一栅接触垫；以及连接所述第三和第四栅导电插塞的第二栅接触垫。
79.根据权利要求73的器件，还包括在设置于所述第一和第二接触垫层上的堆叠结构上分别设置的第一导电插塞和第二导电插塞，使得所述第一导电插塞和第二导电插塞分别与所述第一和第二接触垫层相连；在设置于所述第三和第四接触垫层上的堆叠结构上分别设置的第三导电插塞和第四导电插塞，使得所述第三导电插塞和第四导电插塞分别与所述第三和第四接触垫层相连；在设置于所述第五和第六接触垫层上的堆叠结构上分别设置的第五导电插塞和第六导电插塞，使得所述第五导电插塞和第六导电插塞分别与所述第五和第六接触垫层相连；在设置于所述第七和第八接触垫层上的堆叠结构上分别设置的第七导电插塞和第八导电插塞，使得所述第七导电插塞和第八导电插塞分别与所述第七和第八接触垫层相连；在设置于所述第一栅堆叠结构上的堆叠结构上设置的第一栅导电插塞，使得所述第一栅导电插塞与所述第一栅堆叠结构相连；在设置于所述第二栅堆叠结构上的堆叠结构上设置的第二栅导电插塞，使得所述第二栅导电插塞与所述第二栅堆叠结构相连；在设置于所述第三栅堆叠结构上的堆叠结构上设置的第三栅导电插塞，使得所述第三栅导电插塞与所述第三栅堆叠结构相连；在设置于所述第四栅堆叠结构上的堆叠结构上设置的第四栅导电插塞，使得所述第四栅导电插塞与所述第四栅堆叠结构相连；连接所述第一、第三、第五和第七导电插塞的第一接触垫；连接所述第四和第六导电插塞的所述第二接触垫；连接所述第二和第八导电插塞的所述第三接触垫；连接所述第一和第二栅导电插塞的第一栅接触垫；以及连接所述第三和第四栅导电插塞的第二栅接触垫。
80.根据权利要求74的器件，还包括在设置于所述第一和第二接触垫层上的堆叠结构上分别设置的第一导电插塞和第二导电插塞，使得所述第一导电插塞和第二导电插塞分别与所述第一和第二接触垫层相连；在设置于所述第三和第四接触垫层上的堆叠结构上分别设置的第三导电插塞和第四导电插塞，使得所述第三导电插塞和第四导电插塞分别与所述第三和第四接触垫层相连；在设置于所述第五和第六接触垫层上的堆叠结构上分别设置的第五导电插塞和第六导电插塞，使得所述第五导电插塞和第六导电插塞分别与所述第五和第六接触垫层相连；在设置于所述第七和第八接触垫层上的堆叠结构上分别设置的第七导电插塞和第八导电插塞，使得所述第七导电插塞和第八导电插塞分别与所述第七和第八接触垫层相连；在设置于所述第一栅堆叠结构上的堆叠结构上设置的第一栅导电插塞，使得所述第一栅导电插塞与所述第一栅堆叠结构相连；在设置于所述第二栅堆叠结构上的堆叠结构上设置的第二栅导电插塞，使得所述第二栅导电插塞与所述第二栅堆叠结构相连；在设置于所述第三栅堆叠结构上的堆叠结构上设置的第三栅导电插塞，使得所述第三栅导电插塞与所述第三栅堆叠结构相连；在设置于所述第四栅堆叠结构上的堆叠结构上设置的第四栅导电插塞，使得所述第四栅导电插塞与所述第四栅堆叠结构相连；连接所述第一、第三和第七导电插塞的第一接触垫；连接所述第四和第六导电插塞的第二接触垫；连接所述第二和第八导电插塞的第三接触垫；连接到所述第五导电插塞的第四接触垫；连接所述第一和第二栅导电插塞的第一栅接触垫；以及连接所述第三和第四栅导电插塞的第二栅接触垫。
81.根据权利要求74的器件，还包括在设置于所述第一和第二接触垫层上的堆叠结构上分别设置的第一导电插塞和第二导电插塞，使得所述第一导电插塞和第二导电插塞分别与所述第一和第二接触垫层相连；在设置于所述第三和第四接触垫层上的堆叠结构上分别设置的第三导电插塞和第四导电插塞，使得所述第三导电插塞和第四导电插塞分别与所述第三和第四接触垫层相连；在设置于所述第五和第六接触垫层上的堆叠结构上分别设置的第五导电插塞和第六导电插塞，使得所述第五导电插塞和第六导电插塞分别与所述第五和第六接触垫层相连；在设置于所述第七和第八接触垫层上的堆叠结构上分别设置的第七导电插塞和第八导电插塞，使得所述第七导电插塞和第八导电插塞分别与所述第七和第八接触垫层相连；在设置于所述第一栅堆叠结构上的堆叠结构上设置的第一栅导电插塞，使得所述第一栅导电插塞与所述第一栅堆叠结构相连；在设置于所述第二栅堆叠结构上的堆叠结构上设置的第二栅导电插塞，使得所述第二栅导电插塞与所述第二栅堆叠结构相连；在设置于所述第三栅堆叠结构上的堆叠结构上设置的第三栅导电插塞，使得所述第三栅导电插塞与所述第三栅堆叠结构相连；在设置于所述第四栅堆叠结构上的堆叠结构上设置的第四栅导电插塞，使得所述第四栅导电插塞与所述第四栅堆叠结构相连；连接所述第一、第三、第五和第七导电插塞的第一接触垫；连接所述第四和第六导电插塞的所述第二接触垫；连接所述第二和第八导电插塞的所述第三接触垫；连接所述第一和第二栅导电插塞的第一栅接触垫；以及连接所述第三和第四栅导电插塞的第二栅接触垫。
82.根据权利要求73的器件，其中所述第一至第四栅堆叠结构中的每一个包括顺序堆叠的第一绝缘层，一个或多个数据存储层，第二绝缘层以及控制栅。
83.根据权利要求73的器件，其中所述第一至第八接触垫层具有相同的延伸长度。
84.根据权利要求73的器件，其中所述第一至第八接触垫层中的一些接触垫层具有与所述第一至第八接触垫层中的其他接触垫层不同的延伸长度。
85.根据权利要求77的器件，其中在所述第一、第三、第五和第七接触垫层中，所述第一接触垫层具有最长的延伸长度，所述第三接触垫层具有第二长的延伸长度，所述第五接触垫层具有第三长的延伸长度，并且所述第七接触垫层具有最短的延伸长度。
86.根据权利要求73的器件，其中所述第一至第八接触垫层中的至少一些接触垫层在不同的方向上延伸。
87.根据权利要求74的器件，其中所述第一至第六接触垫层延伸相同的长度。
88.根据权利要求74的器件，其中所述第一至第六接触垫层中的至少一些接触垫层在不同的方向上延伸。
89.根据权利要求88的器件，其中在所述第一、第三和第五接触垫层中，所述第一接触垫层具有最长的延伸长度，所述第三接触垫层具有第二长的延伸长度，并且所述第五接触垫层具有最短的延伸长度。
90.根据权利要求84的器件，其中在所述第一、第三、第五和第七接触垫层中，所述第一接触垫层具有最长的延伸长度，所述第三接触垫层具有第二长的延伸长度，所述第五接触垫层具有第三长的延伸长度，并且所述第七接触垫层具有最短的延伸长度。
91.根据权利要求74的器件，其中所述第一至第四栅堆叠结构中的每一个包括顺序堆叠的第一绝缘层，一个或多个数据存储层，第二绝缘层以及控制栅。
92.一种包括CMOSFET的半导体器件，所述CMOSFET包括第一晶体管以及与所述第一晶体管具有互补关系的第二晶体管，其中所述第一和第二晶体管彼此结合，使得所述第一和第二晶体管的栅彼此面对。
93.根据权利要求92的器件，还包括其上设置有所述CMOSFET的第一半导体器件。
94.根据权利要求93的器件，还包括设置在所述CMOSFET上的第二半导体器件。
95.根据权利要求93的器件，其中所述第一半导体器件包括输入/输出和控制器件、射频专用集成电路器件以及模拟专用集成电路器件中的至少一个。
96.根据权利要求94的器件，其中所述第二半导体器件包括中央处理器、高速缓冲存储器、主存储器以及数字信号处理器芯片中的至少一个。
97.一种用于非易失性存储器件的读电路，所述电路包括存储器件，该存储器件包括具有互补关系的第一非易失性存储器和第二非易失性存储器；第一电压比较单元，其将所述存储器件的输出电压与第一参考电压进行比较；第一电源单元，其将具有预定范围的扫描电压提供给所述存储器件；第二电压比较单元，其响应所述第一电压比较单元的输出信号而操作并将施加到所述存储器件输入端的电压与第二参考电压进行比较；编码器，其对所述第二电压比较单元的输出信号进行编码；第一调节单元，其调节从所述第一电源单元施加到所述存储器件的扫描电压；第二调节单元，其响应所述第一电压比较单元的输出信号而将所述存储器件与所述第二电压比较单元之间断开；控制单元，其响应所述第一电压比较单元的输出信号而控制所述第一和第二调节单元的操作；第二电源单元，其响应所述第一电压比较单元的输出信号而向所述存储器件施加预定电压；以及电压比较电路，其在所述预定电压从所述第二电源单元施加到所述存储器件时，将所述存储器件的输出电压与对应于所述编码器的输出信号的电压进行比较并输出预定的位数据。
98.根据权利要求97的电路，其中所述第一和第二非易失性存储器分别为p型非易失性存储器和n型非易失性存储器，所述第一和第二非易失性存储器的每一个中写入至少1位数据，所述p和n型非易失性存储器被顺序的堆叠。
99.根据权利要求97的电路，其中所述第二电压比较单元包括一个或多个比较器。
100.根据权利要求97的电路，其中所述第一调节单元是位于所述第一电源单元和所述存储器件之间的第一通路晶体管。
101.根据权利要求97的电路，其中所述第二调节单元是位于所述存储器件和所述第二电压比较单元之间的第二通路晶体管。
102.根据权利要求97的电路，其中所述控制单元是反相器，其对所述第一电压比较单元的输出信号反相并将反相后的信号施加到所述第一和第二调节单元。
103.根据权利要求97的电路，其中所述第二电源单元是接地晶体管，其将0V电压施加到所述存储器件。
104.一种非易失性存储器的读电路，所述电路包括存储器件，其包括具有互补关系的第一非易失性存储器和第二非易失性存储器；第一电压比较单元，其将所述存储器件的输出电压与第一参考电压进行比较；第一电源单元，其将具有预定范围的扫描电压提供给所述存储器件；第二电压比较单元，其响应所述第一电压比较单元的输出信号而操作并将施加到所述存储器件输入端的电压与第二参考电压进行比较；第一编码器，其对所述第二电压比较单元的输出信号进行编码；第一调节单元，其调节从所述第一电源单元施加到所述存储器件的扫描电压；第二调节单元，其响应所述第一电压比较单元的输出信号而将所述存储器件与所述第二电压比较单元之间断开；控制单元，其响应所述第一电压比较单元的输出信号而控制所述第一和第二调节单元的操作；第二电源单元，其响应所述第一电压比较单元的输出信号而向所述存储器件施加预定电压；第三电压比较单元，其随着将所述预定电压从所述第二电源单元施加到所述存储器件而开始操作，然后将所述存储器件的输出电压与第三参考电压进行比较；第二编码器，其对所述第三电压比较单元的输出信号进行编码；以及第三编码器，其对所述第一和第二编码器的输出信号进行编码并输出预定的位数据。
105.根据权利要求104的电路，其中所述第三电压比较单元包括一个或多个比较器。
106.根据权利要求104的电路，其中所述第一和第二非易失性存储器分别为p型非易失性存储器和n型非易失性存储器，所述第一和第二非易失性存储器中的每一个写入至少1位数据，所述p和n型非易失性存储器被顺序的堆叠。
107.根据权利要求104的电路，其中所述第二电压比较单元包括一个或多个比较器。
108.根据权利要求104的电路，其中所述第一调节单元是位于所述第一电源单元和所述存储器件之间的第一通路晶体管。
109.根据权利要求104的电路，其中所述第二调节单元是位于所述存储器件和所述第二电压比较单元之间的第二通路晶体管。
110.根据权利要求104的电路，其中所述控制单元是反相器，其对所述第一电压比较单元的输出信号反相并将反相后的信号施加到所述第一和第二调节单元。
111.根据权利要求104的电路，其中所述第二电源单元为接地晶体管，其将0V电压施加到所述存储器件。
全文摘要
提供了一种互补非易失性存储器件及其操作和制造方法，包括该器件的逻辑器件和半导体器件，以及用于该器件的读电路。所述互补非易失性存储器件包括第一非易失性存储器和第二非易失性存储器，它们被顺序的堆叠并具有互补关系。
文档编号H01L21/8247GK1734773SQ20051009228
公开日2006年2月15日 申请日期2005年6月17日 优先权日2004年6月17日
发明者朴允童, 李兆远, 金桢雨, 李殷洪, 徐顺爱, 金元柱, 蔡熙顺, 蔡洙杜, 宋利宪 申请人:三星电子株式会社