专利名称：三维薄膜晶体管式纳米晶粒存储器元件及其制法的制作方法
技术领域：
本发明是关于一种半导体元件的结构及其制法，特别是关于一种薄膜晶体管式纳米晶粒存储器元件的结构及其制法。
背景技术：
由于电子产品及计算机相关产品的普及化，使得半导体存储元件的需求急速增加。因此，近年来半导体存储器制程的一研发重点在于如何在基材上配置及堆栈多层存储单元的三维存储器。三维存储器即在基材上有多层存储元件，无需使所有存储单元均位于基材的单一层上，存储单元也能够垂直堆栈，然而，该制程存具有一定的复杂度及难度。
以现有技术，三维堆栈式存储器存在的困难在于并非所有存储元件均适合于制做三维存储器元件，一方面对被动存储器元件而言，可借由联机(interconnect)方式连接到基板的晶体管，执行选择及开关的方式堆栈存储元件。然而，以此方式堆栈存储元件，每层记忆层所需的光罩成本以及后续制程调整的复杂度皆不利于制作三维堆栈式存储器，即便已有以数组方式堆栈存储单元、以使存储数组区的每个存储层可共享相同光罩，因此可不需处理存储数组区内每个存储层的光罩及后续调整，然而，处理存储数组区的每层存储单元至基板的联机所需的光罩设计及后续制程调整仍是面临的一大问题。
另一方面，存储元件的制程温度也介另一问题，当制程一层存储层时，高温施加在该存储层的存储元件中，使该存储元件需要承受一定的热预算(thermal budget)。若需要向上垂直再堆栈一层存储层时，制程温度不单加在该再堆栈层的存储元件上，也施加于最下层的存储层的存储元件，因此最下层的存储层的存储元件与该堆栈的存储层所感受的热预算并不相同，以此方式向上堆栈，会发生一不可避免的问题，即每个存储层所感受的热预算均不相同，因而每个存储层的存储元件的特性将不会相同，因此不适合制作三维堆栈式存储器。
有鉴于此，A.J.Walker等人于2003VLSI提出了TFT-SONOS的架构作为三维式存储器的存储元件，以薄膜晶体管(thin-film transistor，简称TFT)方式改善传统闪存等将晶体管置于硅基板上而制程温度高的缺点。如图1所示，以掺杂磷的N型多晶硅(in-situ-doped N type polysilicon)的埋线作为源极11及汲极12，使磷可扩散到通道(channel)20，再在源极11及汲极12间填上氧化层13，其中通道20为掺杂磷的P型多晶硅。之后再以穿隧氧化层(tunnel oxide)、氮化硅及包覆氧化层(blockingoxide)形成ONO，即图中所示的21，不同于传统以多晶硅作为浮动栅(floating gate)材料的存储器是将电荷储存在浮动栅里，ONO是将电荷储存在氮化硅的不连续捕陷(trap)中。最后再以掺杂磷的P型多晶硅作为闸极22。与现有技术相经，A.J.Walker等人结合现有的硅氧氮氧硅(Silicon Oxide Nitric Oxide Silicon，简称SONOS)以及薄膜晶体管的结构特性设计的存储器元件，因薄膜晶体管中的多晶硅的制程温度较低而降低其存储元件的制程温度，使堆栈存储元件时不会因后面制程温度影响该存储器的效能。
然而，虽然可用薄膜晶体管降低其制程温度，但使用SONOS为结构的存储器的核心的介电层ONO仍需要较高的沉积温度，因此实际进行三维堆栈时，累积的热预算会对下层的薄膜晶体管造成伤害，使其制程也有一定难度。此外，这种以此结构制作三维式存储器的单一层的位密度也不高。
因此，如何制造出适合堆栈三维式存储器的存储元件已成为亟待解决的课题。
发明内容
为克服上述现有技术的问题，本发明的主要目的在于提供一种能降低存储器元件的制程温度，使三维存储器在垂直方向堆栈时，各存储器元件不会因每层承受不同的热预算而使各层的存储器元件特性不同的三维式存储器元件的结构、制法及其操作方式。
本发明的另一目的在于提供一种可供三维式存储器在堆栈每层存储器元件时，不需要额外处理各层存储器元件向外延伸到基板上晶体管的联机问题，也就是提供一种主动式存储元件以垂直堆栈该存储元件。
本发明的再一目的在于进一步提高三维存储器的位密度并简化其制程的复杂度。
为达上述及其它目的，本发明提供一种三维薄膜晶体管式纳米晶粒存储器元件的制法，该制法包括下列步骤(a)在基材上成长一第一掺杂的多晶硅层；(b)在该第一掺杂的多晶硅层定义出位线的图形，在位线间填上氧化层；(c)在该位线及氧化层上形成一与第一掺杂多晶硅层相反极性第二掺杂的多晶硅层作为该存储元件的通道；(d)在该第二掺杂多晶硅层上形成一穿隧氧化层；(e)在该穿隧氧化层上形成一纳米晶粒层；(f)在该纳米晶粒层上形成一控制介电层；(g)在该控制介电层上形成一层字符线层；(h)在该字符线层上依上述步骤(f)至(b)依序形成控制介电层、纳米晶粒层、穿隧氧化层、另一作为该存储元件通道的第二掺杂的多晶硅层、第一掺杂的多晶硅层；(i)在该第一掺杂的多晶硅层定义出位线的图形；以及(j)在该位线间填上氧化层。
也就是在硅基材上成长一第一掺杂的多晶硅层，定义出位线的图形，接着在位线间填上氧化层再以化学机械研磨法(ChemicalMechanical Polishing，CMP)予以平坦化；在该位线及氧化层上沉积一与第一掺杂多晶硅层相反极性第二掺杂的多晶硅层；在该第二掺杂的的多晶硅层上沉积穿隧氧化层、纳米晶粒层、控制介电层；在该控制介电层上沉积字符线层(闸极层)；在该字符线层(闸极层)上沉积控制介电层、纳米晶粒层、穿隧氧化层；在该穿隧氧化层上沉积一第二掺杂的多晶硅层；在该第二掺杂的多晶硅层上成长一第一掺杂的多晶硅层，也定义出位线图形。
本发明的三维薄膜晶体管式纳米晶粒存储器元件的制法是利用纳米晶粒层的纳米晶粒作为电荷储存，且利用上下二个薄膜晶体管以降低制程温度，以一个该薄膜晶体管及形成于其中的纳米晶粒构成存储单元，上下二个存储单元能够共同为穿过其中的字符线控制，从而能提高存储器的位密度及降低制程温度。
本发明还提供一种三维薄膜晶体管式纳米晶粒存储器元件，该存储器包括形成于该基材上的一薄膜晶体管；该薄膜晶体管闸极介电层中的一纳米晶粒层；形成于薄膜晶体管上的另一薄膜晶体管；以及该另一薄膜晶体管闸极介电层中的另一纳米晶粒层，这二个薄膜晶体管是共享一字符线(闸极)。
本发明也提供一种三维薄膜晶体管式纳米晶粒存储器元件的操作方式，闸极的字符线可控制上下二个薄膜晶体管，读取或写入/擦除的存储单元则由选择相邻的位线所达成，也就是分别对各个位线及字符线施加不同电压以达成写入、读取以及擦除。
本发明还提供一种三维薄膜晶体管式纳米晶粒存储器，该存储器包括由多个上述三维薄膜晶体管式纳米晶粒存储器元件组成的存储器数组；以及连接该存储器数组的位线与字符线的选择晶体管。利用该存储器数组的位线与字符线的选择晶体管而选择所要进行写入、读取及擦除操作的存储器元件。选择所要进行写入、读取及擦除操作的存储器元件后，利用上述操作方式，对该存储器元件实现写入、读取以及擦除。
综上所述，本发明的三维薄膜晶体管式纳米晶粒存储器元件及其制法提供了一种降低存储器元件的制程温度的制法，三维存储器在垂直方向堆栈时，各存储器元件不会因每层承受不同的热预算，使各层的存储器元件特性不同的三维式存储器元件的结构、制法及其操作方式。本发明的三维式存储器在堆栈每层存储器元件时，不需要额外处理各层存储器元件向外延伸到基板上晶体管的联机问题，也就是提供一种主动式存储元件以垂直堆栈该存储元件，再有本发明可进一步提高三维存储器的位密度并简化其制程的复杂度。
图1为现有TFT-SONOS结构示意图；图2A为在基材上定义位线的示意图；图2B为位在线成长第二掺杂的多晶硅层的示意图；图2C为在该第二掺杂的多晶硅层上沉积穿隧氧化层、纳米晶粒层及控制介电层的示意图；图2D为在该控制介电层上沉积字符线层(闸极层)的示意图；图2E为在该字符线层(闸极层)上沉积控制介电层、纳米晶粒层、穿隧氧化层及第二掺杂的多晶硅层的示意图；图2F为在穿隧氧化层上定义字符线图形的示意图；图2G为在该穿隧氧化层上沉积第一掺杂的多晶硅层，也定义出位线图形；图3A为对纳米晶粒群组302a”写入的示意图；图3B为对纳米晶粒群组502a’写入的示意图；图4A为对纳米晶粒群组502a’进行读取的示意图；图4B为对纳米晶粒群组302a”进行读取的示意图；以及图5为对图中所有纳米晶粒完成擦除(erase)操作的示意图。
具体实施例方式
实施例以下以实施例配合附图，详述本发明的作为三维堆栈的薄膜晶体管式纳米晶粒存储器元件的结构、制法及其操作方式。
图2A至图2G是说明本发明的作为三维堆栈的薄膜晶体管式纳米晶粒存储器元件的制法。
如图2A所示，首先，在硅基材上成长一第一掺杂的多晶硅层，用现有技术涂布光阻、曝光及蚀刻等方式，定义出位线图形111及112，接着在位线间填上氧化层113，再用诸如化学机械研磨法(ChemicalMechanical Polishing，CMP)等适合方式予以平坦化。
再而，如图2B所示，在该位线111、112及氧化层113上沉积一与第一掺杂多晶硅层相反极性第二掺杂的多晶硅层200，作为该存储器元件的信道，可形成薄膜晶体管，其含有信道200、位线(汲极及源极)111及112。
如图2C所示，在该第二掺杂的多晶硅层200上沉积一穿隧氧化层301，再在该穿隧氧化层301形成一层纳米晶粒层302，在该纳米晶粒层302上形成控制介电层303，形成于纳米晶粒层302的纳米晶粒302a可以是现有的硅纳米晶粒、锗纳米晶粒、也或诸如镍等的制程温度低的金属纳米晶粒任取二个纳米晶粒群组302a′、302a″。
接着，如图2D所示，在该控制介电层上沉积一层字符线层(闸极层)400，其中，该字符线层(闸极层)可以是具有掺杂多晶硅、钨(tungsten)或钽(tantalum)等现有的适合材质。
如图2E所示，在该字符线层(闸极层)上沉积一控制介电层503，在该控制介电层503上形成纳米晶粒层502，再在该纳米晶粒层502上沉积一穿隧氧化层501。其中，形成于该纳米晶粒层502的纳米晶粒502a也可以是现有的硅纳米晶粒、锗纳米晶粒、也或诸如镍等的制程温度低的金属纳米晶粒任取二个纳米晶粒群组502a′、502a″。接着，在该穿隧氧化层上沉积一第二掺杂的多晶硅层600，作为该存储器元件的信道。
如图2F所示，利用上光罩、蚀刻及去光阻等现有技术定义字符线图形，并在各该字符线间填上氧化层(由于图中只显示单一存储器元件，未显示所有存储数组区的存储单元，故在图中并无显示该字符线与其它未显示于图中的存储器元件的字符线所填的氧化层)，而后再采用诸如化学机械研磨法等适合方式予以平坦化。
最后，如图2G所示，在该穿隧氧化层上沉积一第一掺杂的多晶硅层，也定义出位线图形711及712，可形成薄膜晶体管，其含有信道600、位线(汲极及源极)711及712。再在该位线间填上氧化层713，即完成本发明的存储器元件的制程。
图3至图5是说明本发明的作为三维堆栈的薄膜晶体管式纳米晶粒存储器的操作方式。
在说明该操作方式前，先行叙述图3至图5所示的相关元件及标号，位线BL1、BL3、BL5及BL7是图2G所示的最上层位线，BL3及BL5分别对应于图2G所示的711及712，BL1及BL7即对应于图2G所示的该存储器元件的上层位线711及712的邻近位线。位线BL2、BL4、BL6及BL8是图2G所示的最下层位线，BL4及BL6分别对应于图2G所示的下层位线111及112，BL2及BL8即对应于图2G所示的该存储器元件的下层位线111及112的邻近位线。字符线WL1、WL2、WL3及WL4分别是由本发明的存储元件组成的存储数组区的字符线，字符线WL2即对应于图2G的400。纳米晶粒群组502a’及502a”是位于图2G所示的上层纳米晶粒层502中的电性上可分辨的二个纳米晶粒群组，纳米晶粒群组302a’及302a”则是位于图2G所示的下层纳米晶粒层302中的电性上可分辨的二个纳米晶粒群组。
如图3A所示，施加一单位电压至字符线WL2，且为避免对不必要的纳米晶粒写入，对BL1、BL3、BL5、BL7、BL2及BL8施加1/2单位的电压作为背景电压，而对BL6施加1单位的电压，不对BL4加压，即可对纳米晶粒群组302a”执行写入操作。图3B则是施加一单位电压至字符线WL2，对BL2、BL4、BL6、BL8、BL1及BL7施加1/2单位的电压作为背景电压，对BL3施加1单位的电压，不对BL5加压，即可对纳米晶粒群组502a’执行写入操作。在本实施例中，如图所示，所施加的电压纯为比较电压，而非特定电压，可视所需，调整所施加的电压大小。以上述的操作方式可写入任一要写入的纳米晶粒。
如图4A所示，以反向读取(reverse read)的方式为例，对BL5施加1/2单位的电压，不对其他位线加压，字符线部份施加1/2单位电压至字符线WL2，即可读取(read)纳米晶粒群组502a’。图4B则是对BL4施加1/2单位的电压，不对其他位线加压，字符线部份施加1/2单位电压至字符线WL2，即可读取纳米晶粒群组302a”。与图3A及图3B比较，图4A及图4B施加较低电压给位线WL2，其原因是图4A及图4B是对纳米晶粒作读取的操作，而非写入操作，因此不需施加过高电压，也就是施加较低电压给位线WL2使其开启通道，但避免吸引电荷到纳米晶粒。也如前文所述，所施加的电压纯为比较电压，而非特定电压，可视所需，调整所施加的电压大小。以上述的操作方式可读取任一要读取的纳米晶粒。
如图5所示，对图中的所有位线接地，对所有字符线皆施加负偏压即可对图中的所有纳米晶粒完成擦除(erase)操作。
权利要求
1.一种三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，该制法包括下列步骤(a)在基材上成长一第一掺杂的多晶硅层；(b)在该第一掺杂的多晶硅层定义出位线的图形，在位线间填上氧化层；(c)在该位线及氧化层上形成一与第一掺杂多晶硅层相反极性第二掺杂的多晶硅层作为该存储元件的通道；(d)在该第二掺杂多晶硅层上形成一穿隧氧化层；(e)在该穿隧氧化层上形成一纳米晶粒层；(f)在该纳米晶粒层上形成一控制介电层；(g)在该控制介电层上形成一层字符线层；(h)在该字符线层上依上述步骤(f)至(b)依序形成控制介电层、纳米晶粒层、穿隧氧化层、另一作为该存储元件通道的第二掺杂的多晶硅层、第一掺杂的多晶硅层；(i)在该第一掺杂的多晶硅层定义出位线的图形；以及(j)在该位线间填上氧化层。
2.如权利要求1所述的三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，该位线间以氧化层填上后是采用化学机械研磨法予以平坦化。
3.如权利要求1所述的三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，由第一掺杂的多晶硅层形成的位线、形成于该位在线的第二掺杂的多晶硅层以及字符线层组成一薄膜晶体管。
4.如权利要求1所述的三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，纳米晶粒层的纳米晶粒是硅纳米晶粒。
5.如权利要求1所述的三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，纳米晶粒层的纳米晶粒是锗纳米晶粒。
6.如权利要求1所述的三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，纳米晶粒层的纳米晶粒是制程温度低的金属纳米晶粒。
7.如权利要求6所述的三维薄膜晶体管式纳米晶粒存储器元件的制法，其特征在于，制程温度低的金属纳米晶粒是镍纳米晶粒。
8.一种三维薄膜晶体管式纳米晶粒存储器元件，其特征在于，该存储器元件包括形成于该基材上的一薄膜晶体管；该薄膜晶体管闸极介电层中的一纳米晶粒层；形成于薄膜晶体管上的另一薄膜晶体管；这二个薄膜晶体管是共享一字符线。
9.如权利要求8所述的三维薄膜晶体管式纳米晶粒存储器元件，其特征在于，任一该二个薄膜晶体管与嵌于纳米晶粒层中的纳米晶粒组成一存储单元。
10.如权利要求9所述的三维薄膜晶体管式纳米晶粒存储器元件，其特征在于，该存储器元件包括上下二个存储单元。
11.如权利要求10所述的三维薄膜晶体管式纳米晶粒存储器元件，其特征在于，该上下二个存储单元共同为一穿过其中的字符线所控制。
12.一种三维薄膜晶体管式纳米晶粒存储器，其特征在于，该存储器包括存储器数组，该存储器数组是由多个如权利要求8所述的三维薄膜晶体管式纳米晶粒存储器元件组成；以及连接该存储器数组的位线与字符线的选择晶体管。
13.如权利要求12所述的三维薄膜晶体管式纳米晶粒存储器，其特征在于，该存储器是由该存储器数组的位线的选择晶体管与字符线的选择晶体管而选择要进行写入、读取及擦除操作的存储器元件。
14.如权利要求13所述的三维薄膜晶体管式纳米晶粒存储器，其特征在于，进行存储器元件的写入、读取及擦除操作是由该存储器元件的薄膜晶体管的字符线与位线的施加电压所决定。
全文摘要
本发明公开一种三维薄膜晶体管式纳米晶粒存储器元件及其制法，该存储器元件包括形成于该基材上的一薄膜晶体管；该薄膜晶体管闸极介电层中的一纳米晶粒层；形成于薄膜晶体管上的另一薄膜晶体管；这二个薄膜晶体管是共享一字符线。本发明提供了一种降低存储器元件的制程温度的制法，在垂直方向堆栈时，各存储器元件不会因每层承受不同的热预算，使各层的存储器元件特性不同的，本发明的三维式存储器在堆栈每层存储器元件时，不需要额外处理各层存储器元件向外延伸到基板上晶体管的联机问题，也就是提供一种主动式存储元件以垂直堆栈该存储元件，再有本发明可进一步提高三维存储器的位密度并简化其制程的复杂度。
文档编号H01L27/105GK1992229SQ20051009757
公开日2007年7月4日 申请日期2005年12月30日 优先权日2005年12月30日
发明者郑培仁 申请人:财团法人工业技术研究院