专利名称：具有欧米加栅的半导体器件及制造半导体器件的方法
技术领域：
本发明的一个实施例涉及制造半导体器件的技术；并且更具体地，涉及具有凹陷栅的半导体器件及其制造方法。
背景技术：
典型地，在具有平面型N-沟道金属氧化物半导体场效应晶体管(NMOSFET)的动态随机访问存储器(DRAM)中，由于因沟道的硼浓度的增加而造成的增加的电场，而难以控制刷新时间，对此设计规则已减少。
因此，提出了具有阶梯型有源区的阶梯栅非对称凹陷(STAR)单元。该STAR单元具有阶梯型有源区，其通过使有源区的中心部分即位线部分保留原状而通过仅使有源区的边缘部分即存储节点部分凹陷约若干nm，而使有源区的中心部分的高度与有源区的边缘部分的高度不同。
如果STAR单元如上述制造，有可能保证沟道长度比由于器件集成而已减小的沟道长度长。
图1是截面视图，图示了常规平面型标准DRAM单元结构。
参考图1，器件隔离层12在基板11中形成，并且然后多个栅氧化物层14在由器件隔离层12所限定的有源区13的上部上形成。随后，多个栅电极15在栅氧化物层14上形成。
此外，每个通过使用氧化物层间隔物16和氮化物层间隔物17而形成的多个双栅间隔物在每个栅电极15的两侧壁上形成。
源/漏结18通过离子注入工艺在栅电极15之间的有源区13中形成。这里，源/漏结18被称为存储节点(SN)结，存储节点将连接到该结。
图2是图示常规STAR单元结构的截面视图。
参考图2，器件隔离层22在基板21中形成。多个栅氧化物层24在由器件隔离层22所限定的有源区23的上部上形成，并且然后多个栅电极25在栅氧化物层24上形成。
每个通过使用氧化物层间隔物26和氮化物层间隔物27而形成的多个双栅间隔物在栅电极25的每个的两个侧壁上形成。
多个源/漏结28和29通过离子注入工艺在栅电极25之间的有源区23中形成。这里，在相应栅电极25的一侧中形成的所述源/漏结28被称为存储节点(SN)结28，存储节点将连接到该结；而在相应栅电极25的另一侧中形成的另一源/漏结29被称为位线(BL)结29，位线将连接到该结。
如图2所示，有源区23具有阶梯型结构。即SN结28在具有高度差的平坦化凹陷区上形成，并且因此SN结28在比BL结29所处位置低的部分中形成。
根据图2所示的常规STAR单元结构，由于限定于栅电极25之下的有效沟道长度与图1所示的平面型标准DRAM单元结构相比变得显著减小，刷新特性可得到改善。
然而，在常规平面型标准DRAM单元结构中，由于沟道的硼扩散而难以确保在亚100nm器件中的tREF。
由于图2所示的STAR单元结构使用线/空间(L/S)型光掩模用于形成凹陷区，具有高度差的平坦化凹陷区得以形成。因此，STAR单元结构提供与如图1所示的标准DRAM单元结构相同的接触面积，在其上SN结28和器件隔离层22彼此接触。因此，图2仅提供通过单元大倾角注入(C-halo)工艺改善沟道长度的效果。
图3A是顶视图，图示了用于形成图2所示的STAR单元中的凹陷区的多个凹陷掩模(RM)。在此，图2中所使用的相同的参考数字用来表示相同的组成元件。该线/空间(L/S)型凹陷掩模(RM)不仅在栅电极25之间形成多个SN结28的位置处开口，而且在相邻于SN结28的器件隔离层22的预定部分处开口。
图3B是截面视图，图示了将通过如图3A所示的凹陷掩模(RM)而凹陷的部分。在此，图2中所使用的相同参考数字也被用于表示相同的组成元件。通过使用线/空间(L/S)型凹陷掩模(RM)所凹陷的区R不仅包括SN结28将形成的有源区23，还包括相邻于有源区23的器件隔离层22的预定部分。
此外，在STAR单元结构中的栅图案的两侧中有尺寸约500的高度差。由于该高度差，可在此后深形成SN结。因此，深形成的SN结相对于图案形成而变弱，且引起退化的电特性。因此，该局限性可引起存储节点中的电阻问题。
发明内容
本发明的一个实施例是能够通过增加存储节点的沟道长度以及电阻特性而改善刷新特性的半导体器件。还描述了用于制造该器件的制造方法。
根据本发明的一个方面，提供了一种半导体器件，包括基板，包括分成多个存储节点接触结区、多个沟道区以及位线接触结区的有源区；多个器件隔离层，在所述基板中形成且将所述有源区从相邻有源区隔离；多个凹陷图案，每个在沟槽结构中形成且从存储节点接触结区延伸到沟道区；多个线型栅图案，每个填充单独凹陷图案的沟槽的预定部分，且在与单独沟道区的上部中的有源区的主轴交叉的方向上形成；以及多个存储节点结，在存储节点接触结区中形成。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括在基板的预定部分中形成多个器件隔离层；通过蚀刻有源区的预定部分来形成多个沟道型凹陷图案，所述有源区由器件隔离层分成多个存储节点接触结区、多个沟道区以及一位线接触结区，其中多个凹陷图案中的每个从对应的存储节点接触结区延伸到对应的沟道区；在基板的整个表面上形成栅氧化物层；在栅氧化物层上形成多个栅图案，所述栅氧化物层设置于由于凹陷图案而具有阶梯结构的多个沟道区的上部中；以及通过对由于凹陷图案而具有阶梯结构的存储节点接触结区执行离子注入而形成多个存储节点接触结。
根据本发明的另一方面，提供了一种半导体器件，包括基板，包括分成多个存储节点接触结区、多个沟道区以及一位线接触结区的有源区；多个器件隔离层，在所述基板上形成且将所述有源区从相邻有源区隔离；多个凹陷图案，每个在凹陷结构中形成且自存储节点接触结区延伸到沟道区；以及多个线型栅图案，每个填充单独凹陷图案的沟槽的预定部分，且在与单独沟道区的上部中的有源区的主轴交叉的方向上形成。
相对于结合附图给出的对本发明的具体实施例的以下描述，以上特征将变得更好理解，其中图1是截面视图，图示了常规平面型标准动态随机访问存储器(DRAM)单元结构；图2是截面视图，图示了常规阶梯栅不对称凹陷(STAR)单元结构；图3A是顶视图，图示了用于形成图2中所示的STAR单元结构中的凹陷区的多个光掩模(PM)；图3B是截面视图，图示了将通过图3A所示的光掩模(RM)而凹陷的区；图4A至4E是截面视图，图示了根据本发明的第一实施例的用于制造半导体器件的方法；图5A至5D是顶视图，图示了根据本发明第一实施例的用于制造半导体器件的方法；图6是顶视图，图示了根据本发明的第二实施例的半导体器件结构；图7是顶视图，图示了根据本发明的第三实施例的半导体器件结构；图8是顶视图，图示了根据本发明的第四实施例的半导体器件结构；
图9是显示了每个单元结构的刷新特性的比较结果的图；图10A至10C是比较不同单元结构的电场分布的仿真结果；图11是顶视图，图示了根据本发明的第五实施例的半导体器件；图12是图示根据本发明第五实施例的单个欧米加(omega)栅结构的电场分布的仿真结果。
具体实施例方式
此后，将参考附图提供对本发明的某些实施例的详细描述。应注意即使在不同的图中相似的参考数字表示相似的元件。
图4A至4E是图示根据本发明的第一实施例的用于制造半导体器件的方法的截面视图，而图5A至5D是图示根据本发明第一实施例的用于制造半导体器件的方法的顶视图。在此，图4A至图4D是沿图5A至5D所示的线X-X’的方向所获得的截面视图。
如图4A和5A所示，通过使用浅沟槽隔离(STI)工艺在基板31的预定部分中形成了多个器件隔离层32。有源区33由器件隔离层32限定，且有源区33分成多个存储节点(SN)结区、一位线(BL)结区以及多个沟道区。在此，如图5A所示，器件隔离层32起到将相邻有源区33彼此隔离的作用，且有源区33具有主轴(major axis)和次轴(minor axis)。
如图4B和5B所示，光刻胶(photoresist)层沉积在由器件隔离层32所限定的有源区33的上部上，且随后该光刻胶层通过曝光工艺和显影工艺而图案化。从而形成多个凹陷掩模34。
此时，凹陷掩模(RM)34是蚀刻掩模，用于通过使有源区33的预定部分凹陷而形成阶梯型有源区结构，且凹陷掩模34具有多个沟槽型开口34A。
更具体地，凹陷掩模(RM)34完全覆盖器件隔离层32，而开口34A开放待形成的SN结区和沟道区的预定部分。
因此，沟槽型开口34A不会使器件隔离层32凹陷，且因此，具有沟槽型开口34A的凹陷掩模(RM)34不同于线/空间(L/S)型凹陷掩模(RM)，该凹陷掩模(RM)凹陷达到形成器件隔离层的部分。
如图4C和5C所示，使用凹陷掩模(RM)34作为蚀刻阻挡，由开口34A所暴露的基板31以预定深度被蚀刻，由此形成多个沟槽型凹陷图案35。
此时，单独凹陷图案35的深度范围从约30到约500，且蚀刻单独凹陷图案35的角度α阿尔法被控制在约10°和约90°之间的范围内。
如上所述，如果形成沟槽型凹陷图案35，则以阱/沟槽类型提供随后的存储节点结区，从而增加将后来形成的单独栅电极和单独SN结区之间的接触面积。
如图4D和5D所示，去除凹陷掩模(RM)34，且之后，在所得到的结构的表面上形成栅氧化物层36。然后，栅电极材料和栅硬掩模材料沉积于栅氧化物层36上。此后，执行栅图案化，且因此多个栅图案通过顺序堆叠栅电极37和栅硬掩模38而形成。
此时，栅电极37与凹陷图案35的一些部分重叠且以一个高度差延伸到凹陷图案35的其它部分中。
更详细地，单独栅电极37的一侧形成于有源区33的较高表面上；单独栅电极37的另一侧形成于单独栅图案35的底侧；并且单独栅电极37的另一侧的一边缘位于单独沟槽型凹陷图案35的中心。
如图5D所示，如果假设单独凹陷图案35的直径是W1；有源区33的次轴宽度是W2；单独栅电极37的次轴宽度是W3；并且相邻栅电极37之间的宽度是W4，单独凹陷图案35的直径W1大于有源区33的次轴宽度W2。例如，单独凹陷图案35的次轴宽度W2可具有约95nm的尺寸；然而，单独凹陷图案35的直径W1可具有约115nm的尺寸。同时，单独栅电极37的次轴宽度W3可具有约105nm的尺寸，且相邻栅电极37之间的宽度被设置在约95nm的尺寸，且单独凹陷图案35的半径小于单独栅电极37的次轴宽度W3。
单独栅电极37的边缘被置于单独沟槽型凹陷图案35的中心。
接着，如图4E所示，形成与通过堆叠栅电极37和栅硬掩模38而形成的单独栅图案35的两个侧壁相接触的氧化物层间隔物39和氮化物层间隔物40的多个双栅间隔物。
接着，通过离子注入工艺，形成多个源/漏结，即存储节点(SN)结41和位线(BL)结42。
图6是顶视图，图示了根据本发明的第二实施例的半导体器件结构。
参考图6，有源区33由基板31的预定部分上的多个器件隔离层32所限定，且如本发明的第一实施例所示，形成用于增加有效沟道长度的多个凹陷图案35A。
此时，本发明第二实施例的单独凹陷图案35A的直径W11与本发明的第一实施例单独凹陷图案35的直径W1相比较小。例如，本发明的第一实施例的单独凹陷图案35的直径W1可为约115nm。然而，本发明的第二实施例的单独凹陷图案35A的直径W11在该情况下是约95nm。因此，单独凹陷图案35A的直径W11与本发明的第一实施例的有源区33的次轴的宽度W2相同，该次轴的宽度在该情况下具有约95nm的尺寸。
本发明的第二实施例的凹陷图案35A通过仅使有源区33凹陷而形成，并且因此多个器件隔离层32在任何方向不凹陷。同时，根据本发明的第一实施例的凹陷图案35在单独栅电极37的主轴方向上不使器件隔离层32凹陷；然而，通过在单独栅电极37的次轴方向上凹陷达到器件隔离层32而形成凹陷图案35。
图7是顶视图，图示了根据本发明的第三实施例的半导体器件结构。
参考图7，有源区33在基板31的预定部分上由多个器件隔离层32所限定，且如本发明第一实施例所示，形成用于增加有效沟道长度的多个凹陷图案35A。
此时，单独凹陷图案35B的直径W21小于本发明的第一和第二实施例的单独凹陷图案35和35A的直径W1和W11。例如，根据本发明的第一实施例，单独凹陷图案35的直径W1为约115nm，而根据本发明的第二实施例，单独凹陷图案35A的直径W11为约95nm。然而，根据本发明的第三实施例，该实例中的单独凹陷图案35B的直径W21的直径为约60nm。因此，单独凹陷图案35B的直径W21小于单独有源区33的次轴的宽度W2，所示次轴宽度在该实例中大小为约95nm。
根据本发明的第三实施例，凹陷图案35B以比有源区33的次轴宽度W2小的尺寸形成，并且器件隔离层32在任何方向不凹陷。
如上所述，在本发明的第一至第三实施例中所示的每个栅电极37形成为直型。然而，本发明的第一至第三实施例可应用于具有波浪型栅电极的半导体器件。
图8是顶视图，图示了根据本发明的第四实施例的半导体器件。
参考图8，类似于本发明的第一实施例，有源区33在基板31的预定部分上由多个器件隔离层32所限定，并且形成用于增加有效沟道长度的多个凹陷图案35C。
此时，单独凹陷图案35C的类型和直径W31与本发明的第一实施例的单独凹陷图案35相同。例如，单独凹陷图案35的直径W1可以是约115nm而单独凹陷图案35C的直径W31在该情况下是约115nm。
与本发明的第一至第三实施例不同，本发明的第四实施例的多个栅电极37A不是形成为直的而是以波浪的形式形成。即，栅电极37A为波浪形的，以便在栅电极37A基本上与凹陷图案35C重合或重叠的部分具有成圆形突出的结构。
如上所述，如果栅电极以波浪型形成，则通常产生于器件隔离层形成的区中的拓扑高度差得以去除。有可能解决使用成圆形突出的波浪型栅电极时的难题。
即，由于常称作通过栅图案(passing gate pattern)的波浪型栅图案的特性，在用于形成波浪型掩模的图案化工艺和曝光条件期间由于栅图案底部的拓朴结构所引起的光反射，而造成顶部光刻胶层树脂图案或槽(notch)的破坏。此外，先前在沟槽型凹陷图案上所采用的栅蚀刻比在其它区上所采用的另外的栅蚀刻执行得更慢，因为这里栅多晶硅层在下陷区(depressed region)中更深地形成。因此，在通过栅图案的相对侧的栅线宽得以延展，从而改善栅的电特性。
根据本发明的第一至第四实施例，举例说明了其中通过在BL结区的两侧形成栅图案而获得凹陷图案的双欧米加(Ω)栅型单元。即，该双欧米加(Ω)栅型单元通过使有源区凹陷而形成，其中在BL结的两侧所形成的SN结区以沟槽型来形成。此时，每个沟槽型凹陷图案的中心部分被置于单独栅电极的边缘上。
图9是比较在约0.9V、即tREF＠Vt＝0.9V的阈电压所测量的每个单元结构的刷新特性的图。
参考图9，根据本发明的第一至第四实施例的双欧米加栅型单元结构显示出比常规平面型单元结构更好的特性。
图10A至10C是分别比较每个单元结构的电场分布的仿真结果。图10A示出常规平面型单元结构的电场分布。图10B示出常规STAR单元结构的电场分布。图10C示出根据本发明的第一至第四实施例的双欧米加栅型单元结构的电场分布。
参考图10A至10C，常规平面单元结构显示出非常高的电场，即6.83×105V的Emax。然而，本发明的双欧米加栅型单元结构显示出相对低的电场，即6.6×105V的Emax。同时常规STAR单元结构的电场低于常规平面单元结构的电场而高于本发明的双欧米加栅型单元结构的电场。
如上所述，尽管常规STAR单元结构具有比本发明的双欧米加栅型单元结构的电场低的电场分布，但常规STAR单元结构与本发明的双欧米加栅型单元结构相比提供了较低的工艺裕度。例如，对于本发明的双欧米加栅型单元结构，凹陷图案以沟槽型形成且因此有可能降低存储节点接触的接触电阻。常规STAR单元结构以线/空间(L/S)型形成且因此产生栅倾斜(leaning)现象。由于双欧米加栅型单元结构是一种其中栅电极的预定部分被置入凹陷图案中的结构，该双欧米加栅型单元结构不产生栅倾斜现象。
图11是顶视图，图示了根据本发明的第五实施例的半导体器件结构。
参考图11，有源区33在基板31的预定部分上由多个器件隔离层32来限定。凹陷图案35D以沟槽型沟槽结构形成，其中所述凹陷图案35D在BL结区和BL结区两侧上的沟道区之上形成。
即，凹陷图案35D的沟槽延伸到置于凹陷图案35D的两侧上的栅电极37。更详细地，凹陷图案35D的一侧与栅电极37在一侧重叠，而凹陷图案35D的另一侧与栅电极37在另一侧重叠。
如上所述，仅在栅电极37之间的BL结区形成凹陷图案35D的器件(此后称作单欧米加栅结构)比双欧米加栅结构更容易经受光刻图案化。
图12是图示根据本发明的第五实施例的单欧米加(omega)栅结构的电场分布的仿真结果。
参考图12，单欧米加栅结构的电场约为5.65×105V，且因此显示出单个欧米加栅结构的电场低于双欧米加栅型单元结构的电场。
在如上所述的本发明的不同实施例的基础上，凹陷图案以沟槽型而形成，由此在存储节点(SN)结区和位线(BL)结区之间形成不对称结结构。因此，使硅以半圆型凹陷的单元晶体管结构在栅图案的底部上形成。因此，有可能确保沟道长度且由于减小沟道硼浓度而造成的降低的电场而使得易于确保tREF。此外，在制造沟槽型半导体器件期间，本发明的实施例相对于薄层中的应力非常有效。另外，本发明的实施例提供了具有比光刻工艺更有利的拓朴结构的基板，并且因此有可能增加光刻工艺(photolithography)的裕度和栅的宽度。因此，有可能改善栅的电特性。
本发明包含与2005年1月31日在韩国专利局提交的韩国专利申请No.KR 2005-0008741相关的主题，所述申请的整个内容通过引用结合于此。
尽管本发明已相对于某些具体实施例得到描述，对本领域技术人员将明显的是，可进行各种修改和改型而不背离如以下权利要求中所限定的本发明的精神和范围。
权利要求
1.一种半导体器件，包括基板，包括分成多个存储节点接触结区、多个沟道区以及一位线接触结区的有源区；多个器件隔离层，在所述基板中形成且将所述有源区从相邻有源区隔离；多个凹陷图案，每个以沟槽结构形成且自所述存储节点接触结区之一延伸到所述沟道区之一；多个线型栅图案，每个填充所述凹陷图案之一的沟槽结构的预定部分，并且在与所述有源区的主轴交叉的方向上形成；以及多个存储节点结，在所述存储节点接触结区中形成。
2.权利要求1的半导体器件，其中所述多个凹陷图案在离所述器件隔离层的预定距离内形成。
3.权利要求1的半导体器件，其中所述凹陷图案之一的中心部分位于所述单独栅图案的边缘部分。
4.权利要求1的半导体器件，其中所述凹陷图案之一的直径大于所述有源区的此轴的长度，且所述凹陷图案之一的半径小于所述栅图案之一的线宽。
5.权利要求1的半导体器件，其中所述凹陷图案之一的直径与所述有源区的次轴的长度相同，且所述凹陷图案之一的半径小于所述栅图案之一的线宽。
6.权利要求1的半导体器件，其中所述凹陷图案之一的直径小于所述有源区的次轴的长度，且所述凹陷图案之一的半径小于所述栅图案之一的线宽。
7.权利要求6的半导体器件，其中所述栅图案是波浪形的，使得所述单独栅图案的侧表面在所述单独凹陷图案侧成圆形突出，且所述栅图案在其余区是直的。
8.一种用于制造半导体器件的方法，包括在围绕有源区的基板的预定部分中形成多个器件隔离层；通过蚀刻所述有源区的预定部分而形成多个沟槽型凹陷图案，其中所述凹陷图案被分成每个具有归因于凹陷图案的阶梯结构的多个存储节点接触结区、多个沟道区以及位线接触结区，其中所述多个凹陷图案的每个从对应的存储节点接触结区延伸到对应的沟道区；在所述基板的整个表面上形成栅氧化物层；在所述栅氧化物层上形成多个栅图案，其中所述栅氧化物层设置于所述多个沟道区的上部中且具有归因于所述凹陷图案的阶梯结构；以及通过执行到所述存储节点接触结区的离子注入而形成多个存储节点接触结。
9.权利要求8的方法，其中所述多个凹陷图案在离所述器件隔离层预定距离内形成，以便以阶梯结构形成所述多个存储节点接触结区。
10.权利要求8的方法，其中所述沟槽型凹陷图案之一的中心部分被置于所述栅图案之一的边缘部分上。
11.根据权利要求8的方法，其中所述凹陷图案之一的直径大于所述有源区的次轴的长度，而所述凹陷图案之一的半径小于所述栅图案之一的线宽。
12.权利要求8的方法，其中所述凹陷图案之一的直径与所述有源区的次轴的长度相同，且所述凹陷图案之一的半径小于所述栅图案之一的线宽。
13.权利要求8的方法，其中所述凹陷图案之一的直径小于所述有源区的次轴的长度，且所述凹陷图案之一的半径小于所述栅图案之一的线宽。
14.权利要求13的方法，其中所述栅图案是这样的，使得所述栅图案之一的侧表面在所述凹陷图案之一处成圆形突出，且所述栅图案的相对侧表面是直的。
15.一种半导体器件，包括基板，包括分成多个存储节点接触结区、多个沟道区以及位线接触结区的有源区；多个器件隔离层，在所述基板中形成且将所述有源区自相邻有源区隔离；多个凹陷图案，每个以沟槽结构形成且自所述存储节点接触结区之一延伸到所述沟道区之一；以及多个线型栅图案，每个填充所述凹陷图案相应的一个的沟槽的预定部分，并且在与所述有源区的主轴交叉的方向上形成。
16.权利要求15的方法，其中所述相应凹陷图案的一侧与所述栅图案相应的一个重叠。
全文摘要
一种具有有源区的基板，所述有源区分成存储节点接触结区、沟道区以及位线接触结区。器件隔离层在所述基板中形成，将所述有源区自相邻有源区隔离。凹陷图案每个以沟槽结构形成，且自存储节点接触结区延伸到沟道区。线型栅图案，每个填充单独凹陷图案的沟槽的预定部分，在与单独沟道区的上部中的有源区的主轴交叉的方向上形成。
文档编号H01L21/8242GK1822371SQ20051009753
公开日2006年8月23日 申请日期2005年12月30日 优先权日2005年1月31日
发明者裵相满 申请人:海力士半导体有限公司