专利名称：用于制造半导体装置的方法
技术领域：
本发明涉及一种用于制造半导体装置的方法；更具体地，涉及一种制造用于芯片上系统(SOC)的半导体装置的方法，用于在一个芯片中实施用于逻辑装置的晶体管，电可擦除可编程只读存储器(EEPROM)单元和闪存单元。
背景技术：
近来，在一个卡中包括身份卡，信用卡和电子货币的多种功能的智能卡被广泛使用。该智能卡不仅存储用户信息和交易信息，还承载适用于其中用途的程序。因此，用于写入和存储用户信息和交易信息的非易失性存储器装置和用于编码预定程序的掩模ROM装置在智能卡中被构建为单芯片类型。例如，在集成电路(IC)卡，如智能卡的情况下，掩模ROM装置被用作系统存储器，并且作为非易失性存储器装置的EEPROM装置被用作应用存储器。
掩模ROM装置连续保留曾经被编程在单元中的信息，即使没有电源。在掩模ROM装置中存储了保密和重要的信息，如用户的唯一信息，并且因此，掩模ROM装置应当具有严格的安全性以对抗攻击。为了对掩模ROM装置编程，在制造过程中，杂质被选择性地注入到经历编码的单元的沟道区内，因而改变该单元的阈电压。编码的单元的晶体管被称为耗尽晶体管。掩模ROM装置包括耗尽晶体管，不经历编码的晶体管，和隔离上述两个晶体管的场区，即装置隔离区。
掩模ROM装置所提供的优点在于，仅通过简单的过程，掩模ROM装置就具有相对于逻辑装置和EEPROM过程的良好兼容性，并且具有存储器的高可靠性。但是，因为该过程通过在接收来自客户的指令之后写入信息而执行，要花费长的从客户指令到产品交付的处理时间。此外，曾经被编码的芯片不能卖给另一个客户，导致了处置存量(inventory)的困难。为解决前述限制，建议了应用闪存单元的用于智能卡的ROM装置，闪存单元在完成晶片过程以后可自由编码。
如上所述，在通过使用闪存单元来实施掩模ROM装置的情况下，应将闪存单元的预定块如EEPROM存储器单元的操作来操作。例如，为了将闪存单元的预定块如EEPROM的操作那样来操作，应以字节单位实施去除操作。但是，因为其特性，闪存单元不得不以扇区单位执行去除操作。因此，为使闪存单元以字节单位执行去除操作，应将扇区分成较小的子扇区。在此情况下，因为用于操作装置的外围电路变得复杂，不能将经划分的扇区应用于需要闪存单元和EEPROM的独立操作的产品。
为此，已经建议了通过使用EEPROM单元来实施掩模ROM装置的方法。然而，因为EEPROM单元比常规掩模ROM装置大得多，不仅不能内置所需容量，而且通常增加芯片尺寸。因此，通过使用EEPROM单元来实施掩模ROM装置的方法不能应用于需要高存储器集成度的产品。
发明内容
因而，本发明的目的是提供一种用于制造半导体装置的方法，其能够在一个芯片内稳定地实施用于逻辑装置的低压晶体管，电可擦除可编程只读存储器(EEPROM)单元和闪存单元。
根据本发明的一个方面，提供了一种用于制造半导体装置的方法，包括制备限定为第一区，第二区和第三区的衬底；在该衬底上形成堆叠结构；通过蚀刻该堆叠结构暴露所述第一区的衬底，并同时在所述第二区上形成多个第一浮动栅；在该第一浮动栅的侧壁和所述第三区上所保留的所述堆叠结构的侧壁上形成第二多晶硅间电介质层(inter-polydielectric layer)；在被暴露于所述第一浮动栅的两侧的第二区的衬底上和所述第一区的衬底上形成栅氧化物层；在所述栅氧化物层，第一浮动栅和堆叠结构上形成第二多晶硅层；通过蚀刻所述第二多晶硅层和栅氧化物层，在所述第一区的衬底上形成栅电极，并同时在存在于第二区的衬底上的所述第二多晶硅间电介质层的两个侧壁上形成控制栅；以及通过蚀刻所述第三区的衬底上的第二多晶硅层，第二多晶硅间电介质层，堆叠结构来形成第二浮动栅和第二控制栅。
参照以下结合附图给出的优选实施例的描述，将对本发明的以上和其它目的和特征有更好的理解，在附图中图1至图11是说明根据本发明特定实施例用于制造半导体装置的方法的横截面图。
具体实施例方式
此下将参照附图提供对本发明优选实施例的详细描述。
图1至图11是说明根据本发明特定实施例用于制造半导体装置的方法的横截面图。
首先，如图1所示，提供衬底10，其被限定为外围电路区，其中将形成逻辑装置(以下称为“第一区A”)；电可擦除可编程只读存储器(EEPROM)单元区，其中将形成EEPROM单元(以下称为“第二区B”)；和快闪区，其中将形成闪存单元(以下称为“第三区C”)。
接着，形成多个装置隔离层11以使第一区A，第二区B和第三区C相互隔离。此时，装置隔离层11通过硅的局部氧化(LOCOS)过程或修改的LOCOS过程形成。此外，在需要大规模集成的装置中，如亚四分之一微米半导体装置中，优选地通过浅沟槽隔离(STI)过程形成装置隔离层11。
接着，形成预定屏蔽氧化物层(screen oxide layer)(未示出)。之后，将该屏蔽氧化物层(未示出)用作掩模来执行阱离子注入过程，并因此分别在第一区A，第二区B，和第三区C的衬底10上形成多个阱区(未示出)。
接着，通过执行氧化过程在衬底10上形成隧道氧化物层12。此时，该氧化过程可使用湿氧化过程或干氧化过程。优选地，通过热氧化过程形成隧道氧化物层12。这里，可通过使用包含氮的氧氮化物(oxynitride)层来形成隧道氧化物层12以防止隧道氧化物层12在半导体装置操作期间容易地降级。而且，因为隧道氧化物层12不应有晶格缺陷，并应有均匀厚度，优选地，隧道氧化物层12以范围从约50到约200的厚度形成。
接着，如图2所示，在隧道氧化物层12上形成用于浮动栅的多晶硅层13(以后称为“第一多晶硅层”)。此时，第一多晶硅层13借助低压化学气相沉积(LPCVD)方法通过使用掺杂或未掺杂多晶硅层以范围从约500到约5,000的厚度形成。例如，在使用掺杂多晶硅层的情况下，第一多晶硅层13通过使用亚甲硅烷(silylene)(SiH2)气体和膦(phosphine)(PH3)气体，或二硅烷(disilane)(Si2H6)气体和PH3气体形成。另一方面，在使用未掺杂多晶硅层的情况下，通过在作为后续过程执行的轻微掺杂漏(LDD)离子注入过程或源/漏离子注入过程期间添加杂质来掺杂多晶硅层。
接着，在第一多晶硅层13上沉积第一多晶硅间电介质层14。此时，第一多晶硅间电介质层14以氧化物/氮化物/氧化物(ONO)结构形成。
接着，在第一多晶硅间电介质层14上形成硬掩模15。此时，通过使用从由氧化物层，氮化物层，氧氮化物层和其堆叠层组成的组中选择的材料来形成硬掩模15。
接着，如图3所示，在硬掩模15上形成第一光刻胶层(未示出)。之后，通过使用光刻胶层(未示出)执行曝光过程和显影过程形成第一光刻胶图案16。此时，第一光刻胶图案16覆盖第二区B。
接着，执行将第一光刻胶图案16用作掩模的第一蚀刻过程17。这样，除第二区B以外在第一区A和第三区C上存在的硬掩模15被蚀刻。
接着，如图4所示，执行剥离过程，由此去除第一光刻胶图案16(参照图3)。
接着，第二光刻胶层(未示出)形成于所得到的结构上，其中在第一区A和第三区C上存在的硬掩模15被去除。之后，执行使用第二光刻胶层(未示出)的曝光过程和显影过程，从而形成第二光刻胶图案18。此时，第二光刻胶图案18覆盖第三区C并敞开第二区B的预定部分。
接着，执行将第二光刻胶图案18用作掩模的第二蚀刻过程19，从而顺序蚀刻在第一区A上存在的硬掩模15，第一多晶硅间电介质层14，第一多晶硅层13，和隧道氧化物层12。因此，在第二区B的衬底10上形成了用于EEPROM单元的多个浮动栅20(以后称为“第一浮动栅”)。
同时，可通过两种方法形成第一浮动栅20。例如，第一方法如下。执行将该第二光刻胶图案18用作掩模的蚀刻过程，从而顺序蚀刻硬掩模15，第一多晶硅间电介质层14，第一多晶硅层13，和隧道氧化物层12。第二方法如下。执行将该第二光刻胶图案18用作掩模的蚀刻过程，从而预先蚀刻硬掩模15和第一多晶硅间电介质层14。之后，去除第二光刻胶图案18。然后，执行将经蚀刻的硬掩模15用作蚀刻掩模的另一个蚀刻过程，从而蚀刻第一多晶硅层13和隧道氧化物层12。
以下为方便起见，仅说明对于仅使用第一方法的情况下的后续过程。
接着，如图5所示，执行剥离过程，从而去除第二光刻胶图案18(参照图4)。
接着，第三光刻胶层(未示出)沉积于所得到的结构上，其中第二光刻胶图案18被去除。此后，执行使用光掩模(未示出)的曝光过程和显影过程，从而形成多个第三光刻胶图案21。此时，第三光刻胶图案21完全覆盖第一区A和第二区B，并且覆盖第三区C的预定部分。
接着，通过将第三光刻胶图案21用作掩模来执行第三蚀刻过程22，并因而，以线类型顺序蚀刻在所暴露的第三区C的预定部分的衬底10上形成的第一多晶硅间电介质层14，第一多晶硅层13，该隧道氧化物层12。
接着，如图6所示，采用剥离过程，从而去除第三光刻胶图案21(参照图5)。
接着，在去除了第三光刻胶图案21的以上得到的结构的高度差上沉积第二多晶硅间电介质层23。此时，可以以ONO结构形成该第二多晶硅间电介质层23。
接着，执行干蚀刻过程，并因而，第二多晶硅间电介质层23保留在第一浮动栅20的两个侧壁和在第三区C的衬底上形成的所得到的结构的侧壁上。这里，第二多晶硅间电介质层23充当第一浮动栅20和多个第一控制栅26A之间的电介质层(参照图8)。
接着，第一栅氧化物层25A和多个第二栅氧化物层25B分别在第一区A和第二区B的衬底10上形成。此时，第一栅氧化物层25A和第二栅氧化物层25B可以根据各个区的特性以不同的厚度形成。
更详细地，第二栅氧化物层25B通过执行第一氧化过程在第一区A和第二区B的衬底10上形成。接着，执行掩模过程和蚀刻过程，并因而，去除在第一区A上存在的第二栅氧化物层25B。此后，执行第二蚀刻过程，从而在第一区A的衬底10上形成第一栅氧化物层25A。
这里，第一栅氧化物层25A以适合于逻辑装置工作电压的厚度形成，且因而，优选地，第一栅氧化物层25A以范围从约15到约200的厚度形成。同时，第二栅氧化物层25B以容许EEPROM单元编程和去除工作电压的厚度形成，且因此，优选地，第二栅氧化物层25B以范围从约50到约500的厚度形成。
接着，如图7所示，在被提供有第二多晶硅间电介质层23的所得到的结构的高度差上沉积用于控制栅和栅电极的第二多晶硅层26(以后称为“第二多晶硅层”)。此时，通过使用借助LPCVD方法的掺杂或未掺杂多晶硅层，如第一多晶硅层13，以范围从约500到约5,000的厚度形成第二多晶硅层26。
接着，如图8所示，在第二多晶硅层26上形成第四光刻胶层(未示出)。此后，通过使用第四光刻胶层(未示出)执行曝光过程和显影过程，从而形成第四光刻胶图案27。
接着，通过将第四光刻胶图案27用作掩模来采用第四蚀刻过程28。因而，在第一区A的衬底10上形成逻辑装置的栅电极29，以及在第二多晶硅间电介质层23的侧壁上形成多个第一控制栅26A。此时，第一控制栅26A通过所述多个第二栅氧化物层25B与衬底10隔离。
接着，如图9所示，执行剥离过程，从而去除第四光刻胶图案27(参照图8)。
接着，沉积第五光刻胶层(未示出)。此后，通过使用光掩模(未示出)执行曝光过程和显影过程，从而形成第五光刻胶图案30。此时，该第五光刻胶图案30覆盖第一区A和第二区B，并敞开第三区C的预定部分。
接着，通过将第五光刻胶图案30用作掩模来执行第五蚀刻过程31，并且然后，在第三区C的衬底10上形成多个第二控制栅26B和多个第二浮动栅32。此时，所述多个第一多晶硅间电介质层14被插入在第二控制栅26B和第二浮动栅32之间。这里，第一多晶硅间电介质层14可作为快闪单元的电介质层起作用，因为该第一多晶硅间电介质层14被插入在第二控制栅26B和第二浮动栅32之间。
接着，如图10所示，执行剥离过程，从而去除第五光刻胶图案30(参照图9)。
接着，将低掺杂漏(LDD)离子注入过程33执行到去除了第五光刻胶图案30的所得到的结构上。因而，分别在第一区A，第二区B和第三区C的衬底10上形成了多个低掺杂结区34A到34C。
这里，低掺杂结区34A到34C以N类型或P类型形成。在以N类型形成低掺杂结区34A到34C的情况下，使用从由作为五族元素的砷(As)，磷(P)，和铟(In)组成的组中选择的杂质离子。同时，在以P类型形成低掺杂结区34A到34C的情况下，使用从由作为三族元素的硼(B)，BF2，和锑(Sb)组成的组中选择的杂质离子。
接着，如图11所示，在被提供有栅电极29，第一控制栅26A和第二控制栅26B的所得到的结构上沉积绝缘层(未示出)。此时，通过使用从由氧化物层，氮化物层和其组合组成的组中所选的材料来形成所述绝缘层。
接着，执行干蚀刻过程，从而在第一区A的栅电极29和第二区B的第一控制栅26A的侧壁上形成多个间隔物35。同时，在形成于第三区C的衬底10上的所得到的结构的侧壁上也形成所述多个间隔物35。
接着，执行将该间隔物35用作掩模的高掺杂源/漏离子注入过程，并因而，分别在暴露于间隔物35之间的从第一区A到第三区C的衬底10上形成多个高掺杂结区36A到36C。相应地，形成第一源/漏区到第三源/漏区37A到37C。这里，所述第一源/漏区到第三源/漏区37A到37C是以N类型或P类型形成的。
通过上述制造方法，逻辑装置在第一区A上形成；EEPROM单元在第二区B上形成；并且闪存单元在第三区C上形成。
就是说，根据该特定实施例，第一多晶硅层13充当EEPROM单元的浮动栅，还充当闪存单元的浮动栅。此外，第二多晶硅层26充当逻辑装置的栅电极，还充当EEPROM单元的控制栅和闪存的控制栅。
因此，有可能不但同时在仅一个芯片内形成EEPROM单元和闪存单元，而且同时在仅一个芯片内形成逻辑装置，EEPROM单元和闪存单元。
如以上所述，根据该特定实施例，EEPROM单元和闪存单元的浮动栅通过使用第一多晶硅层形成；且逻辑装置的栅电极以及EEPROM单元和闪存单元的控制栅通过使用第二多晶硅层形成。因而，有可能在一个芯片内稳定地形成逻辑装置，EEPROM单元和闪存单元。
此外，根据该特定实施例，可减小存储器单元面积，且适合于EEPROM单元和闪存单元的特性的去除操作可独立执行。因而，有可能在一个芯片内最好地维持EEPROM单元和闪存单元的能力。
结果，本发明可变化地应用于诸如CPU卡，IC卡和智能卡的产品。尤其有可能通过以闪存替换智能卡的掩模ROM使开发产品所需的时间最小，且减小了存量管理中的负担，其是掩模ROM的关键缺陷。
本发明所包含的主题涉及2005年4月26日向韩国专利局提交的韩国专利申请No.KR 2005-0034713，其全部内容在此引入作为参考。
尽管已针对某些优选实施例对本发明给予了描述，但对于本领域的技术人员将显而易见的是，可在所附权利要求中限定的本发明的精神和范围内进行各种变化和修改。
权利要求
1.一种用于制造半导体装置的方法，包括制备限定为第一区，第二区和第三区的衬底；在该衬底上形成堆叠结构；通过蚀刻该堆叠结构暴露所述第一区的衬底，并同时在所述第二区上形成多个第一浮动栅；在该第一浮动栅的侧壁和在所述第三区上所保留的堆叠结构的侧壁上形成第二多晶硅间电介质层；在被暴露于所述第一浮动栅的两侧的所述第二区的衬底上和所述第一区的衬底上形成栅氧化物层；在所述栅氧化物层，所述第一浮动栅和所述堆叠结构上形成第二多晶硅层；通过蚀刻所述第二多晶硅层和所述栅氧化物层，在所述第一区的衬底上形成栅电极，并同时在存在于所述第二区的衬底上的第二多晶硅间电介质层的两个侧壁上形成控制栅；和通过蚀刻所述第三区的衬底上的第二多晶硅层，第二多晶硅间电介质层，堆叠结构来形成第二浮动栅和第二控制栅。
2.如权利要求1所述的方法，其中所述堆叠结构包括第一绝缘层，第一多晶硅层和第一多晶硅间电介质层。
3.如权利要求1所述的方法，其中所述第一区是将形成用于逻辑装置的晶体管的地方，第二区是将形成电可擦除可编程只读存储器(EEPROM)单元的地方，并且第三区是将形成闪存单元的地方。
4.如权利要求1所述的方法，在形成所述多个第二浮动栅和所述第二控制栅之后，进一步包括在通过所述栅电极，所述第一控制栅和所述第二控制栅所暴露的衬底上形成多个源/漏区。
5.如权利要求2所述的方法，其中所述第一绝缘层是包括氮的氧氮化物。
6.如权利要求2所述的方法，其中所述第一绝缘层以范围从约50至约200的厚度形成。
7.如权利要求2所述的方法，其中所述第一多晶硅层以范围从约500至约5,000的厚度形成。
8.如权利要求2所述的方法，其中所述第一多晶硅间电介质层以氧化物层，氮化物和氧化物层(ONO)的结构形成。
9.如权利要求2所述的方法，在沉积所述第一多晶硅间电介质层之后，还包括在该第一多晶硅间电介质层上形成第二绝缘层。
10.如权利要求9所述的方法，其中所述第二绝缘层包括从由氧化物层，氮化物层，氧氮化物层和其堆叠层组成的组中选择的一个。
11.如权利要求9所述的方法，其中形成所述多个第一浮动栅包括通过使用掩模来蚀刻所述第二绝缘层和所述第一多晶硅间电介质层；去除该掩模；以及通过使用经蚀刻的第二绝缘层作为蚀刻掩模的蚀刻过程来蚀刻所述第一多晶硅层和所述第一绝缘层。
12.如权利要求1所述的方法，其中所述第二多晶硅间电介质层以氧化物层，氮化物层和氧化物层(ONO)的结构形成。
13.如权利要求1所述的方法，其中栅氧化物层在所述第一区的衬底上比在所述第二区的衬底上更厚地形成。
14.如权利要求13所述的方法，其中在所述第一区的衬底上形成的栅氧化物层具有范围从约15至约200的厚度。
15.如权利要求13所述的方法，其中在所述第二区的衬底上形成的栅氧化物层具有范围从约50至约500的厚度。
16.如权利要求13所述的方法，其中在所述第二区的衬底上形成的栅氧化物层在相应的第一控制栅和衬底之间形成。
17.如权利要求1所述的方法，其中所述第二多晶硅层以范围从约500至约5,000的厚度形成。
18.如权利要求1所述的方法，在形成所述多个第二控制栅之后还包括在所述第一控制栅，所述第二浮动栅和所述第二控制栅的侧壁上形成多个间隔物。
19.如权利要求1所述的方法，其中形成所述多个源/漏区包括通过执行轻微掺杂漏(LDD)离子注入过程，在所述第一区到所述第三区的衬底中形成多个低掺杂结区；在所述栅电极，所述第一控制栅，和所述第二控制栅上形成第三绝缘层；在所述栅电极，所述第一控制栅，所述第二浮动栅和所述第二控制栅的侧壁上形成多个间隔物；和通过将所述间隔物用作掩模来执行高掺杂源/漏离子注入过程，在从所述第一区到所述第三区的衬底中的所述间隔物的两侧形成多个高掺杂结区。
20.如权利要求19所述的方法，其中如果低掺杂结区以N类型形成，则使用从由砷(As)，磷(P)，和铟(In)组成的组中所选的杂质离子。
21.如权利要求19所述的方法，其中如果低掺杂结区以P类型形成，则使用从由硼(B)，BF2，和锑(Sb)组成的组中所选的杂质离子。
22.如权利要求19所述的方法，其中所述第三绝缘层包括从由氧化物层，氮化物层和其组合组成的组中所选的一个。
全文摘要
提供了一种制造用于芯片上系统(SOC)的半导体装置的方法，用于在一个芯片内实施用于逻辑装置的晶体管，电可擦除可编程只读存储器(EEPROM)单元和闪存单元。通过使用第一多晶硅层来形成EEPROM单元和闪存单元的浮动栅；并且，通过使用第二多晶硅层来形成逻辑装置的栅电极以及EEPROM单元和闪存单元的控制栅。这样，有可能在一个芯片内稳定地形成逻辑装置，EEPROM单元和闪存单元。
文档编号H01L21/8247GK1855425SQ20051009753
公开日2006年11月1日 申请日期2005年12月30日 优先权日2005年4月26日
发明者郑涌植 申请人:美格纳半导体有限会社