专利名称：具有高耦合比的自对准沟槽填充的制作方法
技术领域：
本发明的实施例针对于例如非易失性存储器的高密度半导体装置，以及用于隔离高密度半导体装置中的活性区和组件的系统和方法。
背景技术：
通过电连接共享共同衬底的多个隔离装置来建构集成电路。当在共同衬底上或在共同衬底中形成多个装置时，必须使用隔离技术来隔离个别装置。随着集成电路的密度持续增加，可用于隔离装置的空间趋于减小。随着装置尺寸的减小，装置间的寄生电流和电荷可能更成为问题，从而使隔离技术成为集成电路制造的关键部分。
举例来说，在例如快闪存储器的非易失性半导体存储器装置中，由共同衬底建构许多个别的存储元件以形成存储器阵列。必须使用隔离技术使这些个别的存储元件彼此隔离。在快闪存储器系统的一个实例中，使用NAND结构。NAND结构包含串联排列的、夹在两个选择栅极之间的多个晶体管，所述串联的晶体管和所述选择栅极被称作NAND串。通常在装置制造过程期间使用隔离技术来提供共享共同衬底的相邻NAND串之间的电隔离。
存在许多技术用于隔离NAND快闪存储器中的装置和其它类型的半导体装置。在硅的局部氧化(LOCOS)技术中，在衬底的表面上生长或沉积氧化物，随后在所述氧化物层上沉积氮化物层。在对这些层进行图案化以暴露所需的隔离区域并覆盖所需的活性区域之后，在这些层和衬底的一部分中蚀刻出沟槽。接着在所暴露的区上生长氧化物。所生长的氧化物通常在所沉积的氮化物下方生长，从而使氧化物侵入活性区中(常被称作鸟嘴)。这种侵入可能引起应力，并最终引起硅中的缺陷。此外，所述侵入减小了可用于建构装置的活性区域，这限制了可在集成电路中达成的密度。另外，因为在形成例如用于制造装置的浮动栅极的导电层的层之前形成沟槽，所以LOCOS技术可引起对准问题。举例来说，随后形成的浮动栅极材料在两个预先界定的沟槽之间可能不会适当对准。
已通过使用例如侧壁遮蔽隔离(SWAMI)的技术来对这些工艺进行改进，以减少对活性区域的侵入。在SWAMI中，在形成氧化物之前在沟槽壁上形成氮化物以减少氧化物的侵入和鸟嘴的形成。虽然这种工艺提供对常规LOCOS的改进，但沟槽中的氮化物在氧化期间上升，从而导致对活性区域的侵入。由于氧化物在那个区的生长受到约束，所以这种技术还在沟槽的隅角处产生过多的应力。另外，在装置制造之前形成沟槽导致上述对准问题。
因此，需要一种隔离技术，其可有效地隔离高密度半导体集成电路中的装置，同时解决上文指出的现有技术的缺点。
发明内容
本发明提供隔离高密度集成电路中的活性区的自对准沟槽填充。在活性区之间的衬底中蚀刻出深且窄的沟槽。所述深且窄的沟槽可在活性区之间形成有效的隔离区，而不占据例如浅沟槽隔离的其它技术所需的那样多的侧部衬底区域。通过生长例如二氧化硅的合适电介质来填充所述沟槽。电介质从所述衬底生长以填充所述沟槽，并进入所述衬底中以提供宽度和深度比所述沟槽大的电介质。例如，可通过在蚀刻形成NAND串活性区域之后或作为其一部分，蚀刻所述衬底以形成所述沟槽，来制造NAND型快闪存储器系统的存储元件。与在例如NAND串活性区域的装置活性区域之前形成沟槽的现有技术(例如，LOCOS)相比，这种技术比较有效。这可确保隔离沟槽之间的NAND串活性区域的对准。因为电介质生长过程是自行限制的，所以可在所述堆叠之间维持由所述蚀刻过程产生的开放区域。随后形成的栅极间介电层和控制栅极层可填充所述开放区域，以在控制栅极与浮动栅极之间提供侧壁耦合。在使用沉积来填充沟槽的现有技术中，用为沟槽沉积的电介质来填充NAND串活性区域之间的区域，使得控制栅极仅在垂直方向上位于浮动栅极上方。在这种现有技术配置中可不存在侧壁耦合。
在一个实施例中，提供一种制造非易失性存储器装置的方法，其包含在衬底上形成第一介电层，和在所述第一介电层上形成第一导电层。在形成这些层之后，所述方法继续蚀刻穿过所述第一导电层、所述第一介电层和所述衬底的至少一部分，以在所述第一导电层的第一部分与所述导电层的第二部分之间的衬底中界定沟槽。通过生长介电材料来填充所述沟槽。所述方法接着继续在所述第一导电层上形成第二介电层，并在所述第二介电层上形成第二导电层。
在另一实施例中，提供一种非易失性存储器装置，所述非易失性存储器装置包含衬底；第一介电层，其形成在所述衬底上；第一导电层，其具有第一部分，所述第一部分经再分以形成集成电路的第一组存储元件的浮动栅极，且具有第二部分，所述第二部分经再分以形成集成电路的第二组存储元件的浮动栅极；和沟槽，其在所述第一导电层的第一部分与第二部分之间的衬底中被蚀刻出。用生长的电介质填充所述沟槽。所述电路进一步包含形成在所述第一导电层的第一部分和第二部分上的第二介电层，以及形成在所述第二介电层上的第二导电层。所述第二导电层形成所述第一组存储元件和所述第二组存储元件的控制栅极。所述第二层经再分以形成集成电路的字线。
在另一实施例中，提供一种制造非易失性存储器的方法，其包含在第一NAND串活性区域与第二NAND串活性区域之间的衬底中形成隔离沟槽。所述第一NAND串活性区域和第二NAND串活性区域各包含第一介电部分和第一导电部分。在形成隔离沟槽之前形成所述第一NAND串活性区域和所述第二NAND串活性区域的第一介电部分和第一导电部分。所述方法进一步包含用生长的介电材料来填充所述沟槽，以将所述第一NAND串活性区域与所述第二NAND串活性区域隔离。
通过阅读说明书、附图和权利要求书可获得本发明的其它特征、方面和目的。
图1是NAND串的俯视2是图1中所描绘的NAND串的等效电路图。
图3是描绘三个NAND串的电路图。
图4是可根据一个实施例制造的快闪存储器单元的一个实施例的二维方框图。
图5是可根据一个实施例制造的两个NAND串的一对四个字线长部分的三维图式。
图6A-6H描绘在根据一个实施例的制造过程的各个阶段中根据一个实施例的NAND串堆叠。
图7是根据一个实施例制造快闪存储器单元的方法的流程图。
图8是可用于实施本发明的存储器系统的一个实例的方框图。
图9是说明存储器阵列的组织的实例。
图10是描述用于编程非易失性存储器装置的过程的一个实施例的流程图。
图11是描述用于读取非易失性存储器装置的过程的一个实施例的流程图。
具体实施例方式
图1是展示一个NAND串的俯视图。图2是其等效电路。出于阐释目的，针对非易失性快闪存储器和NAND型存储器来呈现根据实施例的沟槽隔离技术。然而，所属领域的技术人员将了解，所陈述的技术并不限于此，且可用于许多制造过程中来制造各种类型的集成电路。
图1和2中描绘的NAND串包含串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。晶体管100、102、104和106中的每一者包含控制栅极和浮动栅极。举例来说，晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。
应注意，尽管图1和2展示NAND串中的四个存储器单元，但使用四个晶体管仅用作实例。NAND串可具有少于四个存储器单元或四个以上存储器单元。举例来说，某些NAND串将包含八个存储器单元、16个存储器单元、32个存储器单元等。
使用NAND结构的快闪存储器系统的典型架构将包含若干NAND串。举例来说，图3展示具有更多NAND串的存储器阵列的三个NAND串202、204和206。图3的NAND串中的每一者包含两个选择晶体管和四个存储器单元。每一串通过其选择晶体管(例如，选择晶体管230和选择晶体管250)连接到源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串通过选择晶体管220、240等连接到各自的位线，所述选择晶体管由选择线SGD控制。每一字线(WL3、WL2、WL1和WL0)连接到形成一行单元的每一NAND串上的一个存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元224、244和252的控制栅极。如可看到，每一位线和各自的NAND串包括存储器单元阵列的列。在NAND结构中，必须使用隔离技术使个别的NAND串以及相关联的存储元件彼此隔离。
图4是可根据实施例制造的例如图1-3中所描绘的那些快闪存储器单元的快闪存储器单元的一个实施例的二维方框图。图4的存储器单元包含包括P衬底、N阱和P阱的三阱。为了简化图式，图4中未描绘P衬底和N阱。在P阱320内的是N+掺杂区324，其用作存储器单元的源极/漏极区。将N+掺杂区324标记为源极区还是漏极区在一定程度上是任意的。因此，可认为N+掺杂的源极/漏极区324是源极区、漏极区或两者。
在N+掺杂区324之间的是沟道322。沟道322上方是第一介电区域或层330。介电层330上方是导电区域或层332，其形成存储器单元的浮动栅极。通过第一介电层330使在与读取或分路操作相关联的低电压操作条件下的浮动栅极与沟道322电绝缘/隔离。浮动栅极332上方是第二介电区域或层334。介电层334上方是第二导电层336，其形成存储器单元的控制栅极。在其它实施例中，各层可散布在所说明的层中或添加到所说明的层。举例来说，可将例如硬遮罩的额外层放置在控制栅极336上方。电介质330、浮动栅极332、电介质332和控制栅极336一起包括堆叠。存储器单元阵列将具有许多这种堆叠。
当编程基于穿隧的电可擦除可编程只读存储器(EEPROM)或快闪存储器装置时，通常将编程电压施加到控制栅极，且将位线接地。将来自沟道的电子注射到浮动栅极中作为越过电介质330的电子隧道。电介质330常被称作隧道电介质或隧道氧化物。当电子在浮动栅极332中积聚时，浮动栅极变为带负电，且将存储器单元的阈值电压升高到经预先界定以表示一个或一个以上数据位的存储的阈值电压分布中的一者。通常，将施加到控制栅极的编程电压施加为一系列脉冲。脉冲的量值随着每一连续脉冲而增加预定的步长。
如先前所述，当建构基于半导体的集成电路时，必须在个别装置之间提供隔离。在快闪存储器的实例中，必须使选择存储器单元(例如，图4中所描绘的选择存储器单元)与存储阵列的其它存储器单元电隔离。图5是可被制造成较大快闪存储器阵列的一部分的两个典型NAND串302和304的三维方框图。图5描绘串302和304上的四个存储器单元。然而，可使用四个以上或少于四个存储器单元。NAND串的存储器单元中的每一者具有上文参看图4所描述的堆叠。图5进一步描绘P阱320下方的N阱326、沿着NAND串的位线方向以及垂直于NAND串的字线方向。图5中未展示N阱336下方的P型衬底。在一个实施例中，控制栅极形成字线。形成连续层的导电层336，其在字线上是一致的，以便为所述字线上的每一装置提供共同字线或控制栅极。
当制造基于NAND的非易失性存储器系统(包含图5中描绘的NAND串)时，必须在相邻的串之间提供电隔离。举例来说，必须使NAND串302与NAND串304电隔离，以便提供具有独立电特征的离散装置。通常通过在串之间提供电障壁来实现NAND串302上的存储器单元与NAND串304上的存储器单元的隔离，以便抑制或防止相邻存储器单元之间的寄生电流和电荷。
在图5中所描绘的实施例中，通过开放区域或空隙306使NAND串302与NAND串304分离。在典型的NAND配置中，在相邻的NAND串之间形成介电材料，且所述介电材料将存在于开放区域306的位置处。如先前所述，许多现有技术包含(例如)在为每一存储器单元形成堆叠之前使用LOCOS工艺形成电介质隔离区。
常根据场阈值来测量提供电隔离的能力。场阈值表示特定的隔离技术可承受的电荷或电流量。举例来说，隔离区可提供10伏场阈值，使得其可承受置于其上的10伏电荷。在许多现代非易失性存储器装置中，电路内的电荷电平持续增加。随着装置尺寸的减小，浮动栅极对沟道区的影响可能减小。为了适当地编程具有所述较小尺寸的非易失性快闪存储器装置，将高编程电压施加到控制栅极。举例来说，在许多非易失性快闪存储器装置中，可施加20伏或更高的编程电压。因此，必须在NAND串之间提供等于或大于装置中出现的最大预期电压电平的场阈值电平。除了装置内较高的电荷电平之外，装置尺寸的减小还使其更加难以提供装置之间的电隔离，因为更少量的区域用于隔离装置。参看图5，随着将NAND串302和304逐步制造得越来越靠近在一起，更加难以在其间提供有效的隔离。
图6A至6H描绘根据一个实施例用于在集成电路的活性区域之间形成隔离区的循序过程。图7是描绘用于在制造例如图6A-6H中所描绘的非易失性存储器装置的非易失性存储器装置期间形成隔离区的过程的流程图。图6A-6H和图7描绘相对于NAND快闪存储器装置的特定实例。然而，所属领域的技术人员将了解，本文所描述的技术可易于延伸到许多类型的半导体装置，且可与许多类型的制造工艺合并。在图6A-6H中，位线方向相对于页面来说是进入页面并离开页面，而字线方向相对于页面来说是从左到右。
图6A描绘衬底300，在所述衬底300上和所述衬底300中将制造多个非易失性NAND型快闪存储器装置。衬底300一般用于表示衬底，但视各种实施方案的情况而定也可包含形成在其中的P阱和/或N阱。举例来说，可在图4和图5中所描绘的衬底300中形成P阱和N阱。
在图7的步骤402中，执行包含衬底300的三阱的植入和相关联的退火。在对三阱进行植入和退火之后，在步骤404处在衬底300上方形成介电层330。介电层300可形成存储元件的隧道氧化物。在各种实施例中，介电层330可包含氧化物或其它合适的介电材料。可使用已知的化学气相沉积(CVD)工艺、金属有机CVD工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺来沉积介电层330，使用热氧化工艺生长介电层330，或使用另一合适的工艺来形成介电层330。在一个实施例中，电介质330厚度为约70-100埃。然而，可根据各种实施例使用较厚或较薄的层。另外(且视情况)，可在电介质上方沉积其它材料，在电介质下方沉积其它材料，或将其它材料并入电介质内以形成介电层330。
在步骤406处，在隧道氧化物层上沉积第一导电层332(例如，多晶硅)。第一导电层332将包括所制造的串的存储器装置的浮动栅极。在一个实施例中，导电层332是使用上述已知工艺沉积的多晶硅。在其它实施例中，可使用其它导电材料。在一个实施例中，导电层332厚度为约500埃。然而，可根据实施例使用厚于或薄于500埃的导电层。
在沉积浮动栅极层之后，在步骤408处沉积氮化物层340，且在步骤410处沉积氧化物层342。这些氧化物和氮化物层用作牺牲层以用于稍后执行的各个步骤。氧化物层和氮化物层两者均可使用已知的工艺形成，且每一层的厚度可为约400埃。然而，根据各种实施例，这些层中的每一者的厚度可大于400埃或小于400埃。层330、332、340和342是用于形成多个装置的预备的NAND串活性区域层。将把这些层用作起始层来建构多个NAND串。
在已形成层330、332、340和342之后，可在氧化物层342上沉积硬遮罩(步骤412)以开始界定装置的个别NAND串的过程。在将硬遮罩沉积在氧化物层上之后，可使用光刻法在所述区域上形成光阻带，以成为NAND串。在形成光阻带之后，可使用例如各向异性等离子蚀刻来蚀刻暴露的遮罩层。
在步骤414处，使用光阻和遮罩来蚀刻氧化物层、氮化物层和浮动栅极层，以形成个别的NAND串活性区域380、382和384。在图6B中描绘这个过程的结果。图6B描绘在蚀刻形成将成为存储器装置的个别NAND串的三个截然不同的预备的NAND串活性区域之后的浮动栅极层332、氮化物层340和氧化物层342。三个NAND串活性区域在字线方向上彼此邻近。
在界定NAND串活性区域之后，在暴露的表面上沉积氧化物层(步骤416)，以开始形成每一界定的串的侧壁间隔物。在沉积氧化物之后，从衬底300返回进行蚀刻以形成每一NAND串的第一侧壁间隔物层344。电介质330还经蚀刻以暴露衬底300的那些处于间隔物外部和在预备的活性区域之间的区域。图6C描绘在已进行沉积和蚀刻之后的氧化物间隔物层344。
在沉积并蚀刻氧化物间隔物层344之后，类似地沉积并蚀刻氮化物层(步骤418)，以形成第二侧壁间隔物层346。图6C进一步说明在沉积和蚀刻形成氮化物间隔物层346之后的堆叠。层344和346一起在每一NAND串堆叠的每一侧壁上形成侧壁间隔物。所述侧壁间隔物用作遮罩以用于随后的沟槽蚀刻步骤，以便使将形成于存储器装置中的相邻NAND串之间的沟槽的宽度变窄。举例来说，NAND串活性区域380上的侧壁间隔物和NAND串活性区域382上的相邻侧壁间隔物将用于在活性区域380与382之间界定沟槽。
在形成侧壁间隔物之后，在衬底300中蚀刻出窄且深的沟槽(步骤420)，以开始在相邻NAND串之间形成隔离区。图6D描绘在蚀刻形成沟槽350之后的衬底。在相邻的NAND串活性区域之间蚀刻出沟槽350。所述沟槽具有朝沟槽的底部变得越来越窄的倾斜壁。因为在蚀刻之前形成侧壁间隔物(层344和346)，所以与使用现有技术形成的沟槽相比，所述沟槽的宽度可能较窄。在一个实施例中，沟槽230的深度为约2,000埃，且顶部宽度为约300埃。然而，所属领域的技术人员将了解，也可根据各种实施例建构其它尺寸的装置。如图6D中所说明，氧化物层342充当蚀刻过程的牺牲层。氧化物层342的厚度在蚀刻过程期间减小。
形成窄沟槽可通过促成NAND串的较紧密的间隔而使整个装置尺寸能够减小。因为使用非常深的沟槽，所以可获得较高的场阈值，同时仍维持较窄的沟槽宽度。通过使用如图6A至6H中所描绘的沟槽的隔离区而实现的场阈值量取决于由沟槽的宽度/高度比界定的纵横比。根据各实施例，使用深且窄的沟槽以便减小装置尺寸，同时还维持合适的纵横比。因此，可在减小装置大小的同时维持较高的场阈值。使用侧壁间隔物(层344和346)使得能够形成较窄的沟槽，所述侧壁间隔物同时还用作遮罩，如先前所述。氧化物和氮化物层将用于将蚀刻限制在相邻的氮化物间隔物层之间。沟槽的顶部将比相邻的NAND串之间的空间窄一定的量，所述量等于每一氧化物间隔物层和每一氮化物间隔物层的宽度的两倍。
应注意，在蚀刻沟槽350之前形成浮动栅极层332避免了未对准问题，所述问题可能存在于在形成浮动栅极层之前形成隔离区的现有技术中。因为首先形成浮动栅极层，且所述浮动栅极层与衬底一起被蚀刻以形成沟槽，所以所述沟槽将在相邻NAND串上的存储器单元的浮动栅极之间适当对准。在首先形成沟槽的现有技术中，必须小心地在预先界定的隔离区之间适当形成浮动栅极层。生长和沉积过程的不精确可能使浮动栅极在隔离区之间不适当地定位。根据本文的实施例情况并非如此，因为由于在形成浮动栅极之后进行蚀刻的缘故，浮动栅极精确地定位在沟槽之间。
在形成沟槽350之后，通过从沟槽的底部和侧部热生长(和/或沉积)氧化物或其它合适的介电材料(例如，氮化物)以用所生长的氧化物大体上填充所述沟槽来填充沟槽(步骤422)。可使用用于从硅衬底生长氧化物的热生长技术来填充所述沟槽。举例来说，将硅衬底暴露于含氧混合物将导致硅的氧化，以及沟槽内二氧化硅的形成。二氧化硅将从沟槽的底部和沟槽的侧壁中的每一者开始生长。此生长过程是自行限制的。由于沟槽在底部部分宽度较窄的缘故，所以将从底部初始地填充沟槽，且随着氧化物的生长，从底部和侧部逐渐进行填充。这允许所述过程自行限制。因为从底部和侧部填充沟槽，所以随后的生长将在未填充的暴露区域处集中且达到最快。因此，可预期实现沟槽填充氧化物的均匀生长。在一个实施例中，步骤422可包含化学气相沉积与氧化物生长的组合。举例来说，可沿着沟槽的侧壁和底部沉积较小的薄氧化物层，以便在硅衬底与随后生长的氧化物之间形成衬垫。在沿着沟槽的壁和底部形成此薄层之后，可如先前所述生长氧化物以完全填充所述沟槽。
由于沟槽的形状和自行限制的生长过程的使用，所以在沟槽底部附近将不会存在当使用沉积工艺填充沟槽时常会出现的锁眼空隙(keyhole void)(氧化物中的孔)。因为氧化物将首先从底部生长并填充沟槽，所以将不会如现有技术工艺中由于沟槽顶部处的不成比例的氧化物沉积而产生空隙。
图6E说明在沟槽350中热生长氧化物352的结果。氧化物352已填充沟槽350中的每一者，且延伸超出沟槽的顶部，达到大致为第一导电层330的底部的水平。应注意，二氧化硅的最终宽度和深度比初始蚀刻的沟槽350宽且比其深。最终的宽度和深度归因于二氧化硅不仅从沟槽的侧壁和底部生长进入沟槽中，而且二氧化硅从沟槽的侧壁和底部生长进入衬底300本身中。如所说明，这导致比衬底中蚀刻出的初始沟槽宽且深的氧化物。举例来说，每一沟槽顶部处的氧化物的宽度延伸而包含相邻NAND串活性区域之间的大体上全部空间。在蚀刻300埃宽度以界定图6D中所描绘的沟槽的顶部的一个实施例中，在生长氧化物之后位于沟槽顶部处的有效氧化物宽度可达到约600埃。另外，通过氧化物生长，沟槽的2000埃的深度可延伸到约2200埃。
在形成隔离沟槽350并用生长的氧化物填充隔离沟槽350之后，使用湿式蚀刻工艺(步骤424)来移除氮化物层340，氧化物层342的任何剩余部分，以及由氧化物层344和氮化物层346形成的侧壁间隔物。步骤424暴露每一NAND串活性区域的浮动栅极层的顶部和侧部，如图6F中所描绘。
在暴露浮动栅极层332之后，在步骤426处，在浮动栅极层332的被蚀刻部分上方和之间形成第二介电层。第二介电层形成每一串的个别存储装置的栅极间电介质。根据一个实施例，所述第二介电层由多个个别的介电材料层形成。例如，如图6G中所描绘，介电层可由第一氧化物层362、第二氮化物层360以及第三氧化物层364形成(氧化物层364被描绘在氮化物层360外部，但没有在图中所示出任何实质厚度)。包含氧化物/氮化物/氧化物层的电介质常被称作ONO电介质。第二介电层的总深度可为约290埃。举例来说，氧化物层362可为约120埃，氮化物层360为约120埃，且第二氧化物层364为约50埃。在其它实施例中，第二介电层可大于或小于290埃，且个别的层可大于或小于指定的大小，且由替代材料形成。在一个实施例中，通过使用例如化学气相沉积的工艺沉积氧化物层和氮化物层中的每一者而形成介电层。可使用已知的增密技术使介电层增密。120埃氧化物层、120埃氮化物层和50埃氧化物层的组合具有约140埃的有效ONO厚度。
在形成第二介电层之后，在步骤428处，在结构的暴露区上沉积第二导电层370。在一个实施例中，导电层370是多晶硅，且形成多个非易失性存储器单元的控制栅极。在一个实施例中，从第二介电层的顶部将多晶硅层370沉积达到约2000埃的深度。如图6H中所说明，不仅在介电层370上方沉积多晶硅层370，而且在相邻的NAND串活性区域之间沉积多晶硅层370，以填充每一NAND串的浮动栅极之间的区域366。举例来说，多晶硅层370将填充NAND串活性区域380与NAND串活性区域382之间的区域。控制栅极层将在三侧(浮动栅极的顶部和两个侧壁)包围浮动栅极层(且通过第二介电层与控制栅极层分离)。从控制栅极到浮动栅极的最终耦合力将包含三个耦合分量。第一耦合分量由控制栅极层的底部与浮动栅极层的顶部之间的耦合产生。第二和第三分量由控制栅极层的侧壁部分与堆叠的浮动栅极的两个侧壁之间的耦合产生。
因为在形成沟槽之前沉积第一浮动栅极层，所以如先前所述，浮动栅极将在两个沟槽之间对准。因此，第二介电层在每一浮动栅极上自行对准，且因此在每一形成的单元处提供一致的耦合。因为蚀刻穿过浮动栅极层并进入衬底中以形成沟槽，所以实现浮动栅极的一致的间隔和对准。因此，将在每一浮动栅极周围一致地形成控制栅极层，这导致每一装置的一致的耦合特征。在现有技术中，浮动栅极层未对准的情况下，可能不会在每一浮动栅极周围一致地形成随后形成的控制栅极层。这可能导致单元之间的不同的耦合特征。
在这一点上，注意通过使用根据实施例的沟槽隔离技术而实现的若干额外的特征是有益的。如图6G中所说明，在形成第二介电层之后，在NAND串活性区域的每一者之间存在间隙366。在使用化学气相沉积来填充沟槽的现有技术工艺中，氧化物将不仅沉积到沟槽中，而且还将沉积在任何其它暴露的层上。举例来说，如果在用进入沟槽中的经化学沉积的氧化物填充沟槽之前沉积浮动栅极层332，那么氧化物将不仅填充图6E和6F中所描绘的沟槽，而且还将在沟槽的顶部上方以及浮动栅极层332中的每一者上延伸。氧化物将填充例如图6G中所描绘的区域366的间隙区域。这些过程使用化学机械研磨(CMP)工艺来使经沉积的氧化物平坦化，并将其(以及其它任何材料)蚀刻回达到至少浮动栅极层332的高度。化学机械研磨工艺不能在堆叠之间选择性地进行蚀刻。因此，氧化物的顶部将与浮动栅极层332的顶部相称并齐平。因此，在NAND串之间不能产生间隙，如图6G中所描绘。随后的第二介电层(例如，层360、362和364)的沉积将仅在浮动栅极层的上方沉积所述介电层。因此，随后沉积的控制栅极层将仅在浮动栅极上方延伸，而不会在浮动栅极之间延伸，如图6H所描绘。因为控制栅极对各个浮动栅极的影响由所述层的每一者的相对的表面区域控制，所以这限制了可达成的耦合比。从控制栅极到浮动栅极的耦合力将仅在一个方向上延伸——从控制栅极层的底部向浮动栅极层的顶部。因此，这种情况中的耦合比仅与控制栅极的底部表面面积和浮动栅极的顶部表面面积成比例。所述耦合比将不受浮动栅极层的厚度(相对于纸张，顶部到底部)的影响，或受益于浮动栅极层的厚度。
然而，在图6H中所描绘的实施例中，多晶硅层沉积在浮动栅极层上方以及沉积在浮动栅极层的相邻部分之间。因此，控制栅极对浮动栅极的控制由归因于顶部到底部耦合的浮动栅极的顶部的顶部表面面积，以及归因于侧壁耦合的多晶硅层370的厚度控制。
举例来说，如果蚀刻之后浮动栅极层332的每一部分具有宽度λ和厚度T，那么在控制栅极仅在垂直方向上位于浮动栅极上的现有技术中达成的耦合等于某一常数乘以λ。然而，如果使用根据实施例的技术，使得控制栅极层不仅形成于浮动栅极层上方，而且形成于图6H中所描绘的个别NAND串活性区域之间，那么通过侧壁耦合来增强耦合。侧壁耦合也等于同一常数乘以厚度T。因为将存在来自两个侧部的耦合，所以总的侧壁耦合等于所述常数乘以2T。因为总的耦合等于侧壁和顶部耦合值，所以总的耦合比等于所述常数乘以λ+2T，而不是如现有技术中仅乘以λ。
在沉积控制栅极层370之后，可将活性区域再分以形成彼此隔离的字线。在步骤430处，遮罩层可沉积在控制栅极层370上，且使用光刻法形成垂直于NAND串的光阻带(形成于字线方向上)。在步骤432处，可使用等离子蚀刻、离子铣削、作为纯物理蚀刻的离子蚀刻，或其它合适的工艺来蚀刻遮罩的暴露部分和下伏层，以蚀刻各层并通过对控制栅极层、栅极间介电层以及浮动栅极层进行再分而形成个别的字线。控制栅极层的经蚀刻部分形成个别的字线。在一个实施例中，执行蚀刻，直到到达隧道介电层为止。在另一实施例中，蚀刻继续穿过隧道电介质，直到到达衬底为止。
图8是可用于实施本发明的快闪存储器系统的一个实施例的方框图。由列控制电路504、行控制电路506、c源极控制电路510和P阱控制电路508来控制存储器单元阵列502。阵列502可包含根据图6和7中所陈述的实施例而制造的一个或一个以上存储器单元。列控制电路504连接到存储器单元阵列502的位线以用于读取存储在存储器单元中的数据，用于在编程操作期间确定存储器单元的状态，且用于控制位线的电位电平以促进或抑制编程和擦除。行控制电路506连接到字线以选择所述字线中的一者，施加读取电压，施加与由列控制电路504控制的位线电位电平组合的编程电压，且施加擦除电压。C源极控制电路510控制连接到存储器单元的共同源极线(在图6中被标记为“C源极”)。P阱控制电路508控制p阱电压。
通过列控制电路504读出存储在存储器单元中的数据，且经由数据输入/输出缓冲器512将所述数据输出到外部I/O线。经由外部I/O线将待存储在存储器单元中的编程数据输入到数据输入/输出缓冲器512，且传递到列控制电路504。外部I/O线连接到控制器518。
用于控制快闪存储器装置的命令数据被输入到控制器518。命令数据通知快闪存储器请求进行什么操作。输入的命令被传递到控制列控制电路504、行控制电路506、c源极控制510、p阱控制电路508和数据输入/输出缓冲器512的状态机516。状态机516也可输出快闪存储器的例如准备就绪/占用(READY/BUSY)或通过/失败(PASS/FAIL)的状态数据。
控制器518连接到主机系统或可与主机系统连接，所述主机系统例如个人计算机、数码相机或个人数字助理等。控制器518与起始例如将数据存储到存储器阵列502或从存储器阵列502读取数据的命令的主机通信，且提供或接收所述数据。控制器518将所述命令转换为可由命令电路514解译并执行的命令信号，所述命令电路514与状态机516通信。控制器518通常含有用于将用户数据写入到存储器阵列或从存储器阵列读取用户数据的缓冲存储器。
一个示范性存储器系统包括一个集成电路，所述集成电路包含控制器518；以及一个或一个以上集成电路芯片，所述集成电路芯片各自含有存储器阵列和相关联的控制、输入/输出以及状态机电路。存在将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上的趋势。所述存储器系统可被嵌入作为主机系统的一部分，或可包含在可移除地插入主机系统中的存储器卡(或其它封装)中。所述卡可包含整个存储器系统(例如，包含控制器)或仅包含具有相关联的外围电路的存储器阵列(而控制器或控制功能被嵌入主机中)。因此，控制器可嵌在主机中或包含在可移除的存储器系统内。
参看图9，描述存储器单元阵列502的示范性结构。作为一个实例，描述NAND快闪EEPROM，其被分割成1,024个块。可同时擦除存储在每一块中的数据。在一个实施例中，所述块是被同时擦除的单元的最小单位。在此实例中，在每一个块中，存在被划分为偶数列和奇数列的8,512列。位线也被划分为偶数位线(BLe)和奇数位线(BLo)。图9展示串联连接以形成NAND串的四个存储器单元。尽管展示四个单元包含在每一NAND串中，但可使用四个以上或少于四个单元(例如，16、32或另一数目)。NAND串的一个端子经由第一选择晶体管(也称作选择栅极)SGD而连接到相应的位线，且另一端子经由第二选择晶体管SGS而连接到c源极。
在一个实施例的读取和编程操作期间，同时选择4,256个存储器单元。所选择的存储器单元具有相同的字线(例如，WL2-i)，和相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532字节的数据。被同时读取或编程的这些532字节的数据形成逻辑页。因此，在此实例中，一个块可存储至少八个页。当每一存储器单元存储两个数据位(例如，多电平单元)时，一个块存储16个页。
在读取和检验操作中，选定块的选择栅极(SGD和SGS)被升高到一个或一个以上选择电压，且选定块的未选定字线(例如，WL0、WL1和WL3)被升高到读取通过电压(例如，4.5伏)，以使晶体管作为通过栅极而操作。选定块的选定字线(例如，WL2)连接到参考电压，所述参考电压的电平对于每一读取和检验操作来说是指定的，以便确定所关注的存储器单元的阈值电压是高于还是低于所述电平。举例来说，在一位存储器单元的读取操作中，将选定的字线WL2接地，使得检测出阈值电压是否高于0V。在一位存储器单元的检验操作中，选定字线WL2连接到(例如)2.4V，使得随着编程的进行，检验出阈值电压是否已达到2.4V。源极和p阱在读取和检验期间处于零伏。选定位线(BLe)被预充电达到(例如)0.7V的电平。如果阈值电压高于读取或检验电平，那么所关注的位线(BLe)的电位电平因为相关联的非导电存储器单元的缘故而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关注的位线(BLe)的电位电平因为导电存储器单元的缘故而减小到(例如)小于0.5V的低电平。由连接到位线并感测最终的位线电压的读出放大器检测存储器单元的状态。是编程还是擦除存储器单元的差异取决于净负电荷是否存储在浮动栅极中。举例来说，如果负电荷存储在浮动栅极中，那么阈值电压变得较高，且晶体管可能处于增强操作模式中。
当在一个实例中编程存储器单元时，漏极和p阱接收0伏，而控制栅极接收量值不断增加的一系列编程脉冲。在一个实施例中，所述系列中的脉冲的量值范围为7伏到20伏。在其它实施例中，所述系列中的脉冲的范围可以不同，例如具有高于7伏的起始电平。在存储器单元的编程期间，在编程脉冲之间的周期中实行检验操作。也就是说，在每一编程脉冲之间读取被并行编程的一组单元中的每一单元的编程电平，以确定其是否已达到或超过其被编程要达到的检验电平。检验编程的一种方法是在特定比较点处测试导通。通过针对所有随后的编程脉冲将位线电压从0升高到Vdd(例如，2.5伏)以结束对那些单元的编程过程，将被检验为经充分编程的单元锁定在外部(例如，在NAND单元中)。在一些情况下，脉冲的数目将受到限制(例如，20个脉冲)，且如果最后的脉冲未充分编程给定的存储器单元，那么出现错误。在一些实施方案中，在编程之前(以块或其它单位的形式)擦除存储器单元。
图10是描述用于编程非易失性存储器系统的方法的流程图。所属领域的技术人员将了解，可依据特定应用或实施方案而修改、添加或移除各种步骤，同时仍维持在本揭示案的范畴和精神内。在各种实施方案中，在编程之前(以块或其它单位的形式)擦除存储器单元。在图10的步骤650处(且参看图8)，控制器518发出数据加载命令，且将所述数据加载命令输入到命令电路514，从而允许数据被输入到数据输入/输出缓冲器512。输入的数据被识别为命令，且经由输入到命令电路514的命令锁存信号(未图示)由状态机516进行锁存。在步骤652中，将表示页地址的地址数据输入到来自控制器518的行控制器506。输入数据被识别为页地址，且在输入到命令电路514的地址锁存信号的作用下，经由状态机516进行锁存。在步骤654处，532字节的编程数据被输入到数据输入/输出缓冲器512。应注意，532字节的编程数据特定针对所描述的特定实施方案，且其它实施方案将需要或利用各种其它大小的编程数据。所述数据可被锁存在选定位线的寄存器中。在一些实施例中，数据还被锁存在选定位线的第二寄存器中以用于检验操作。在步骤656处，控制器318发出编程命令，且将所述编程命令输入到数据输入/输出缓冲器512。由状态机316经由输入到命令电路514的命令锁存信号来锁存所述命令。
在步骤658处，施加到选定字线的编程脉冲电压电平Vpgm被初始化为起始脉冲(例如，12伏)，且由状态机516维持的编程计数器PC被初始化为0。在步骤660处，将编程电压(Vpgm)脉冲施加到选定字线。包含待编程的存储器单元的位线接地以启用编程，而其它位线连接到Vdd以在施加编程脉冲期间抑制编程。
在步骤662处，检验选定存储器单元的状态。如果检测到选定单元的目标阈值电压已达到适当电平(例如，逻辑0的编程电平或多状态单元的特定状态)，那么将所述选定单元检验为编程到其目标状态。如果检测到阈值电压尚未达到适当电平，那么不将所述选定单元检验为编程到其目标状态。在步骤662处被检验为编程到其目标状态的那些单元将不再进一步编程。在步骤664处，例如通过检查经设计以检测并用信号通知所述状态的适当数据存储寄存器，来确定待编程的所有单元是否已经检验为已被编程到其相应状态。如果是，那么编程过程完成且是成功的，因为所有选定的存储器单元都被编程并检验达到其目标状态。在步骤666中报告通过状态。如果在步骤664处，确定并非所有的存储器单元都已经过如此检验，那么编程过程继续。在步骤668处，相对于编程极限值检查编程计数器PC。编程极限值的一个实例是20。如果编程计数器PC不小于20，那么编程过程被标志为失败，且在步骤670处报告失败状态。如果编程计数器PC小于20，那么在步骤672处Vpgm电平增加步长，且递增编程计数器PC。在步骤672之后，过程循环回到步骤660以施加下一Vpgm编程脉冲。在成功的编程过程结束时，存储器单元的阈值电压应处于经编程的存储器单元的阈值电压的一个或一个以上分布内，或处于经擦除的存储器单元的阈值电压的分布内。
图10的流程图描绘可应用于二元存储的单遍编程(single-pass programming)方法。在可应用于多电平存储的两遍编程方法中，例如，多个编程或检验步骤可用于流程图的单一重复中。可针对每一遍编程操作执行步骤660-672。在第一遍过程中，可施加一个或一个以上编程脉冲，且检验其结果以确定单元是否处于适当的中间状态。在第二遍过程中，可施加一个或一个以上编程脉冲，且检验其结果以确定所述单元是否处于适当的最终状态。
图11是描述用于读取阵列502中的存储器单元的过程的一个实施例的流程图。在步骤702中，从主机接收读取命令，且将所述读取命令存储在状态机中。在步骤704中，接收并存储地址。图11的过程假设四状态存储器单元，其具有一经擦除状态和三个经编程状态。因此，在一个实施例中，执行三个读取操作以便读取存储器单元中存储的数据。如果存储器具有八个状态，那么执行七个读取操作；如果存储器具有十六个状态，那么执行十五个读取操作，等等。在步骤706中，执行第一读取操作。将等效于状态0与状态1之间的阈值电压的第一读取比较点施加到选定字线，且每一位线上的读出放大器作出关于选定字线与相应位线的交叉点处的单元是开启还是关闭的二元决策。如果检测到所述单元开启，那么将其读取为处于状态0，否则单元处于状态1、2或3。换句话说，如果存储器单元的阈值电压大于第一读取比较点，那么认为所述存储器单元处于经擦除状态0。
在步骤708中，执行第二读取操作。将等效于状态2与状态1之间的阈值电压的第二读取比较点施加到选定字线，且每一位线上的读出放大器作出关于选定字线与相应位线的交叉点处的单元是开启还是关闭的二元决策。“关闭”位线指示相应的存储器单元处于状态0或处于状态1。“开启”位线指示相应的存储器单元处于状态2或状态3。
在步骤710中，执行第三读取操作。将等效于状态3与状态2之间的阈值电压的第三读取比较点施加到选定字线，且每一位线上的读出放大器作出关于选定字线与相应位线的交叉点处的单元是开启还是关闭的二元决策。“关闭”位线将指示相应的单元处于状态0、处于状态1或处于状态2。“开启”位线将指示相应的存储器单元处于状态3。将在上文阐释的三个循序步骤期间获得的信息存储在锁存器中。使用解码器组合所述三个读取操作的结果，以便查出每一单元的状态。举例来说，状态1将为以下三个读取结果中的一结果步骤706中开启，步骤708中关闭和步骤710中关闭。以上读取操作的序列可对应于图5中所描绘的检验波形序列而颠倒。应注意，其它读取过程也可与本发明一起使用。
已出于说明和描述的目的呈现了对本发明的以上详细描述。并不期望这是详尽的或将本发明限于所揭示的精确形式。根据上文教示，可能作出许多修改和变化。选择所描述的实施例是为了最佳地阐释本发明的原理及其实践应用，进而使所属领域的其他技术人员能在各种实施例中最佳地利用本发明，且作出适合所预期的特定用途的各种修改。期望本发明的范畴由附于此的权利要求书界定。
权利要求
1.一种制造非易失性存储器装置的方法，其包括在衬底上方形成第一介电层；在所述第一介电层上方形成第一导电层；蚀刻穿过所述第一导电层、所述第一介电层和所述衬底的至少一部分，以在所述第一导电层的第一部分与所述导电层的第二部分之间的所述衬底中界定沟槽，所述蚀刻步骤是在所述形成第一导电层的步骤之后执行的；生长介电材料以填充所述沟槽；在所述第一导电层上方形成第二介电层；和在所述第二介电层上方形成第二导电层。
2.根据权利要求1所述的方法，其中所述第一导电层的所述第一部分包含顶部和两个侧壁；所述第一导电层的所述第二部分包含顶部和两个侧壁；且所述方法进一步包括沿着所述第一导电层的所述第一部分的侧壁形成第一侧壁间隔物，和沿着所述第一导电层的所述第二部分的侧壁形成第二侧壁间隔物，所述第一导电层的所述第一部分的所述侧壁邻近所述第一导电层的所述第二部分的所述侧壁；其中在蚀刻所述第一导电层之后且在蚀刻所述衬底的所述至少一部分之前执行所述形成第一侧壁间隔物和形成第二侧壁间隔物的步骤。
3.根据权利要求2所述的方法，其中所述蚀刻步骤包括在所述第一侧壁间隔物与第二侧壁间隔物之间的位置蚀刻所述衬底。
4.根据权利要求2所述的方法，其中所述形成所述第一和第二侧壁间隔物的步骤包含为所述第一侧壁间隔物和所述第二侧壁间隔物形成氧化物层；蚀刻所述氧化物层；为所述第一侧壁间隔物和所述第二侧壁间隔物形成氮化物层；和蚀刻所述氮化物层。
5.根据权利要求4所述的方法，其中所述蚀刻所述氧化物层的步骤包含蚀刻所述第一介电层。
6.根据权利要求2所述的方法，其进一步包括在所述第一导电层上方形成所述第二介电层之前移除所述第一侧壁间隔物和所述第二侧壁间隔物；和沿着所述第一导电层的所述第一部分和所述第一导电层的所述第二部分的所述侧壁形成所述第二介电层，以界定所述第二介电层的大体垂直部分。
7.根据权利要求6所述的方法，其进一步包括沿着所述第二介电层的所述大体垂直部分形成所述第二导电层，以界定所述第二导电层的大体垂直部分。
8.根据权利要求7所述的方法，其中在不蚀刻所述经生长以填充所述沟槽的介电材料的情况下形成所述第二导电层的所述大体垂直部分。
9.根据权利要求1所述的方法，其中所述生长所述介电材料的步骤包括通过热氧化生长氧化物。
10.根据权利要求1所述的方法，其中所述生长所述介电材料的步骤包括沉积氧化物层以部分填充所述沟槽；和热生长氧化物以完成所述沟槽的填充。
11.根据权利要求1所述的方法，其中所述生长所述介电材料以填充所述沟槽的步骤包含从所述衬底中生长氧化物以填充所述沟槽；和使氧化物生长进入所述衬底中，其中所述生长的氧化物的最终宽度和深度大于所述蚀刻的沟槽的宽度和深度。
12.根据权利要求1所述的方法，其中再分所述第一导电层的所述第一部分以形成所述集成电路的非易失性存储元件的浮动栅极，所述浮动栅极是第一串非易失性存储元件的一部分；再分所述第一导电层的所述第二部分以形成所述集成电路的非易失性存储元件的浮动栅极，所述浮动栅极是第二串非易失性存储元件的一部分；且所述第二导电层的至少一部分形成所述第一串的第一非易失性存储元件和所述第二串的第二非易失性存储元件的控制栅极。
13.根据权利要求12所述的方法，其中所述第一导电层的所述第一部分和所述第一导电层的所述第二部分通过蚀刻穿过所述第一导电层而形成；且所述蚀刻步骤包含蚀刻所述第一介电层以形成所述第一介电层的第一部分和所述第一介电层的第二部分。
14.根据权利要求1所述的方法，其中作为制造非易失性NAND型快闪存储器装置的阵列的一部分来执行所述方法。
15.根据权利要求14所述的方法，其中所述阵列与主机系统通信；且可从所述主机系统移除所述阵列。
16.根据权利要求14所述的方法，其中所述阵列嵌在主机系统中。
17.一种非易失性存储器装置，其包括衬底；第一介电层，其形成在所述衬底上方；第一导电层，其具有经再分以形成所述集成电路的第一组存储元件的浮动栅极的第一部分，以及经再分以形成所述集成电路的第二组存储元件的浮动栅极的第二部分；沟槽，其被蚀刻在所述第一导电层的所述第一部分与所述第二部分之间的所述衬底中，所述沟槽中填充有生长的电介质；第二介电层，其形成在所述第一导电层的所述第一部分和所述第二部分上方；和第二导电层，其形成在所述第二介电层上方，所述第二导电层形成所述第一组存储元件和所述第二组存储元件的控制栅极，所述第二层经再分以形成所述集成电路的字线。
18.根据权利要求17所述的非易失性存储器装置，其中所述第一导电层的所述第一部分包含顶部和至少一个侧壁；所述第一导电层的所述第二部分包含顶部和至少一个侧壁，所述第一部分的所述至少一个侧壁邻近所述第二部分的所述至少一个侧壁；所述第二介电层包含形成在所述第一导电层的所述第一部分的所述顶部上方和所述第一导电层的所述第二部分的所述顶部上方的第一部分；所述第二介电层包含沿着所述第一导电层的所述第一部分的所述至少一个侧壁并沿着所述第一导电层的所述第二部分的所述至少一个侧壁形成的第二部分；且所述第二导电层进一步形成在所述第二介电层的所述第二部分之间的区域中。
19.根据权利要求17所述的非易失性存储器装置，其中所述生长的电介质从所述蚀刻的沟槽延伸进入所述衬底中，使得所述生长的电介质的宽度和深度宽于并深于所述沟槽的宽度和深度。
20.根据权利要求17所述的非易失性存储器装置，其中所述第一组存储元件是非易失性存储元件的第一NAND串；且所述第二组存储元件是非易失性存储元件的第二NAND串。
21.根据权利要求17所述的非易失性存储器装置，其中所述第一和第二组存储元件是非易失性存储元件的阵列的一部分；所述阵列与主机系统通信；所述阵列可从所述主机系统移除。
22.根据权利要求17所述的非易失性存储器装置，其中所述衬底包含P阱和N阱中的至少一者。
23.一种制造NAND型非易失性存储器的方法，其包括在第一NAND串活性区域与第二NAND串活性区域之间的衬底中形成隔离沟槽，所述第一NAND串活性区域和所述第二NAND串活性区域各包含第一介电部分和第一导电部分，所述第一NAND串活性区域和所述第二NAND串活性区域的所述第一介电部分和所述第一导电部分是在所述隔离沟槽之前形成的；和用生长的介电材料填充所述沟槽，以将所述第一NAND串活性区域与所述第二NAND串活性区域隔离。
24.根据权利要求23所述的方法，其进一步包括通过以下步骤形成所述第一NAND串活性区域和所述第二NAND串活性区域在所述衬底上方形成第一介电层，在所述第一介电层上方形成第一导电层，蚀刻所述第一介电层以产生所述第一NAND串活性区域的所述第一介电部分和所述第二NAND串活性区域的所述第一介电部分，和蚀刻所述第一导电层以产生所述第一NAND串活性区域的所述第一导电部分和所述第二NAND串活性区域的所述第一导电部分。
25.根据权利要求24所述的方法，其进一步包括在所述第一NAND串活性区域的第一侧壁上形成第一侧壁间隔物；在所述第二NAND串活性区域的第一侧壁上形成第二侧壁间隔物，所述第一NAND串活性区域的所述第一侧壁邻近所述第二NAND串活性区域的所述第一侧壁。
26.根据权利要求25所述的方法，其中形成所述隔离沟槽包含在所述第一侧壁间隔物与第二侧壁间隔物之间的位置蚀刻所述衬底。
27.根据权利要求25所述的方法，其中所述形成所述第一NAND串活性区域和所述第二NAND串活性区域的步骤包含在所述第一NAND串活性区域的所述第一侧壁与所述第二NAND串活性区域的所述第一侧壁之间产生开放区域。
28.根据权利要求27所述的方法，其进一步包括在所述第一NAND串活性区域的顶部和所述第一侧壁上形成第二介电层；在所述第二NAND串活性区域的顶部和所述第一侧壁上形成所述第二介电层，其中所述形成所述第二介电层的步骤包含部分填充所述开放区域；和在所述第二介电层上形成第二导电层，所述形成所述第二导电层的步骤包含填充所述开放区域的剩余部分。
29.根据权利要求28所述的方法，其进一步包括蚀刻所述第二导电层以界定所述NAND型非易失性存储器的多个字线。
30.根据权利要求23所述的方法，其进一步包括使所述介电材料生长进入所述衬底的围绕所述隔离沟槽的一部分，其中所述介电材料的最终宽度和深度宽于并深于所述隔离沟槽。
31.根据权利要求23所述的方法，其中所述NAND型存储器包含非易失性存储元件阵列；所述阵列与主机系统通信；且可从所述主机系统移除所述阵列。
全文摘要
本发明提供隔离高密度集成电路中的活性区的自对准沟槽填充。在活性区之间的衬底中蚀刻出深且窄的沟槽。通过生长例如二氧化硅的合适电介质来填充所述沟槽。氧化物从所述衬底中生长以填充所述沟槽并进入所述衬底中以提供宽度和深度比所述沟槽大的氧化物。例如，可通过在蚀刻形成NAND串活性区域之后或作为其一部分蚀刻所述衬底以形成所述沟槽，来制造NAND型快闪存储器系统的存储元件。这可确保隔离沟槽之间的所述NAND串活性区域的对准。因为所述电介质生长过程是自行限制的，所以可在所述活性区域之间维持由所述蚀刻过程产生的开放区域。随后形成的栅极间介电层和控制栅极层可填充所述开放区域，以在控制栅极与浮动栅极之间提供侧壁耦合。
文档编号H01L21/8247GK101095234SQ200580039771
公开日2007年12月26日 申请日期2005年11月3日 优先权日2004年11月23日
发明者杰克·H·元 申请人:桑迪士克股份有限公司