专利名称：具有埋栅的垂直沟道结型场效应晶体管及其制造方法
技术领域：
本发明大体上涉及半导体器件，更确切地说，涉及具有埋栅的垂 直沟道结型场效应晶体管(VJFET)以及制造这些器件的方法。
背景技术：
碳化硅(SiC)， 一种宽带隙半导体材料，对于在大功率、高温、 和/或抗辐射电子仪器中的使用是非常有吸引力的。SiC功率开关对于 这些应用而言是合理选择，这是由于它们与传统的硅对应物(counter part)相比有出色的材料物理属性，诸如宽带隙、高击穿场强、高饱 和电子漂移速率和高热导率。除了上述优点之外，相比于传统硅功率 器件，SiC功率器件还可以以更低的特征导通电阻值工作[l。
SiC中的JFET对于大功率应用尤其有吸引力，这要归功于它们 p-n结栅极的固有稳定性，这种稳定性不受MOS结构中沟道迁移率 的栅氧化问题和拥有金属半导体肖特基势垒的MESFET中的高温可 靠性问题的困扰。因为在材料特性和工艺技术中的基本差异，所以JFET中的传统 Si或GaAs微电子技术不能被轻易地转用于SiC。在最近的十年中出 现了关于SiC JFET的大量报告(例如，2-4)。可以在第4,587,712 号美国专利中找到釆用凹栅结构的垂直沟道JFET的例子[5。可以在 第5,264,713号美国专利中找到在SiC中形成的横向JFET的例子2。 在2000年报导了用于数字IC的具有电阻性负载的增强型JFET[6。 基于JFET的IC还可以被用如第6，503，782号美国专利所公开的互补 n型和p型沟道7、或者增强-耗尽(n型沟道)形式实现。SiC JFET 已经证明是耐辐射的同时表现出在宽温度范围上的最小阈值电压偏 移8，9I。
低成本批量制造的大多数阻碍可以被追溯到门级工序(gate-level process step)。另外，由于SiC的宽带隙，p型栅极接触(gate contact) 可能难以在SiC中制造。实际上，对p型SiC的低电阻率接触只被形 成于重掺杂p型SiC。
VJFET (即，具有垂直沟道结构的JFET)可以被制造得比具有 横向沟道结构的JFET更小，这使得分立式晶体管的批量制造成本更 低，并且还可以增加大规模集成电路中的封装密度(packing density )。 为了在SiC VJFET中获得垂直沟道，离子注入经常被用于形成P+型 栅区[8-10]。然而，通过离子注入可能难以精确地控制沟道长度，这 是由于注入截尾(implantation tail)、缺陷密度、热退火之后被注入 离子的再分布、和掺杂剂原子的离子化百分比以及在不同偏置和/或温 度应力下的点缺陷的实际深度剖面(depth profile)上的不确定性的 组合所造成的。
也采用了形成垂直沟道的替代方法。 一种方法是如第6，767，783 号美国专利中所教导那样选择性外延生长P+型栅区[11]。
然而，仍需要允许在制造期间精确控制沟道长度的、改进了的、 高产量、低成本的VJFET的制造方法
发明内容
根据第一实施方案，提供了一种半导体器件，包括 衬底层，包括第一导电类型的半导体材料； 衬底层上的漂移层，所述漂移层包括第一导电类型的半导体材
料；
漂移层上的栅区，其中所述栅区包括与第一导电类型不同的第二 导电类型的半导体材料；
在漂移层上并覆盖着栅区的第一部分的第一导电类型的沟道层；
以及
沟道层上的第一导电类型的源层； 其中，源层是通过在沟道层上外延生长而沉积的。 器件的漂移层可以位于包括第一导电类型的半导体材料的緩沖 层上，其中该緩沖层在半导体衬底上。衬底层、漂移层、栅区和沟道 层的半导体材料可以是碳化硅。第一导电类型的半导体材料可以是n 型半导体材料而第二导电类型的半导体材料可以是p型半导体材料。 根据第二实施方案，提供了一种制造半导体器件的方法，包括以
下步骤
选择性蚀刻穿过位于由与第二导电类型的不同的第一导电类型 的半导体材料制成的漂移层上的由第二导电类型的半导体材料制成
的栅层，以暴露漂移层的材料，其中漂移层位于半导体衬底上；
将由笫 一导电类型的半导体材料制成的沟道层沉积在栅层和漂
移层的暴露部分上，以覆盖栅层；
通过外延生长将由第一导电类型的半导体材料制成的源层沉积 于沟道层上；
选择性蚀刻穿过器件外围区域中的沟道层以暴露下方栅层的一 部分，其中栅层的未暴露部分保持被沟道层和源层所覆盖；
在源层、沟道层和栅层的暴露表面上沉积电介质材料层；
选择性蚀刻穿过在沟道层蚀刻期间所暴露的栅层部分上方的电 介质层，以暴露下方的栅层；以及
选择性蚀刻穿过在栅层的未暴露部分上的源层上方的电介质层，以暴露下方的源层。
可以通过外延生长将沟道层沉积于栅层和漂移层的暴露部分上。
附图1A为2维示意图，其显示了具有外延再生长或选择性注入 的源区和钝化保护环(passivated guard ring )的多指条(multi-finger ) 垂直沟槽JFET。
附图1B为2维示意图，其显示了具有外延再生长或选择性注入 的源区和掩埋保护环(buried guard ring )的多指垂直沟槽JFET。
附图2为示意图，其显示了可以被用在垂直沟槽JFET的制造中 的、具有外延生长的N+型緩冲层、N型漂移层、和P+型栅层的衬底。
附图3为示意图，其显示了形成于N型漂移层顶上的被开槽的 P+型栅和保护环区。
附图4为示意图，其显示了附图3中所示结构的P+型栅和保护 环区被用N型沟道层填充沟槽和平整化。
附图5A为示意图，其显示了在附图4中所示结构的N型沟道层 顶上同质外延再生长的N+型源区。
附图5B为示意图，其显示了在附图4中所示结构的N型沟道层 中选择性注入的N+型源区。
附图6A为示意图，其显示了 N型沟道和源区被图案化和蚀刻以 暴露具有外延再生长N型源区的P+型栅极焊盘和保护环。
附图6B为示意图，其显示了 N型沟道和源区被图案化和蚀刻以 暴露具有选择性注入N型源区的P+型栅极焊盘和保护环。
附图6C为示意图，其显示了 N型沟道和源区被图案化和蚀刻以 暴露具有掩埋保护环和外延再生长N型源区的P+型栅极焊盘。
附图6D为示意图，其显示了 N型沟道和源区被图案化和蚀刻以 暴露具有掩埋保护环和选择性注入N型源区的P+型栅极焊盘。
附图7A为示意图，其显示了在外延再生长源区以及被暴露的P+ 型栅极焊盘和保护环区顶上，覆盖式地沉积于各处以用于电隔离和钝化的电介质层。
附图7B为示意图，其显示了在选择性注入源区以及掩埋保护环 区顶上，覆盖式地沉积于各处以用于电隔离和钝化的电介质层。
附图8A为示意图，其显示了电介质层被图案化和蚀刻以在栅区 和外延再生长源区顶上开出金属接触窗(metal contact window )。
附图8B为示意图，其显示了电介质层被图案化和蚀刻以在栅区 和选择性注入源区顶上开出金属接触窗。
附图9A为示意图，其显示了金属被沉积以形成到栅、漏、和外 延再生长源区的导电接触。
附图9B为示意图，其显示了金属被沉积以形成到栅、漏、和选 择性注入源区的导电接触。
附图IOA为扫描电子显微照片(SEM)，其显示了具有自平整 外延再生长沟道和源区的埋栅VJFET。
附图IOB为放大的SEM图像，其显示了具有外延再生长自平整 沟道和源区的埋栅VJFET 。
附图11A为曲线图，其显示了实验室制造(in-house fabrication ) 的0.5mm2有源面积(active area)的具有同质外延生长漂移区、埋栅 区、平整沟道区和源区的SiC中的VJFET在零栅偏压下的漏极I-V 特征。
附图IIB为实验室制造的0.5mi^有源面积的具有同质外延生长 漂移区、埋栅区、平整沟道区和源区的SiC中的VJFET在室温下测 得的开关波形图。
附图12为根据本发明一种实施方案所述的封装SiC中的VJFET 的照片。
附图标记
1. 衬底
2. N+型緩冲层
3. N型漂移区4. P型埋栅极指条(finger)
5. 用于金属接触的P型栅极焊盘 6(a).P型钝化保护环
6(b).P型掩埋保护环 7，N型平整沟道区 8.保护环区中的N型沟槽填充物 9(a).同质外延再生长N型源区 9(b).选择性注入N型源区
10. 隔离电介质
11. 钝化电介质
12. 漏极金属接触
13. 栅极金属接触
14. 源极金属接触
具体实施例方式
本发明的目标是提供垂直沟道结型场效应晶体管(JFET)，具 有外延生长的漂移区、埋栅区、钝化或掩埋保护环、具有SiC中外延 生长或注入的源区的平整沟道的所有这些，其可被制成与在同一管芯 上所制造的其它器件电隔离开，并且能以与同一管芯上所制造的器件 具有不同阈值电压的方式实现。
本发明的另一目标是提供通过在碳化硅图案化衬底上同质外延 过生长沟道和源区来平整化被开槽的p型栅极之概念和实例。
本发明的另一目标是提供通过在碳化硅图案化衬底上仅仅同质 外延过生长由注入所形成的具有源区的沟道区来平整化被开槽的P型 栅极之概念和实例。
本发明的另 一 目标是提供制造上述器件的方法。
本申请大体上涉及具有垂直沟道的结型场效应晶体管。更确切地 说，本发明涉及这样的用碳化硅(SiC)形成的晶体管。
本器件被构建于碳化硅衬底上，该衬底在电气上可以是p型或n型并具有相同类型的緩沖层。对于使用n型衬底而言，器件包括外延 生长的n型漂移层和p型的开槽栅区、外延再生长的n型平整沟道层 和外延再生长或注入的源层。器件结构使用传统光刻和等离子千法蚀 刻来限定。对源区和栅区的欧姆接触被形成于晶片顶上，而对漏区的 欧姆接触被形成于晶片背侧上。依赖于沟道宽度，所提出的JFET可 以具有不同阈值电压，并且对于相同的沟道掺杂可以被实现为耗尽型 和增强型工作模式。由于被制造于同一晶片或管芯上，所提出的具有 不同阈值电压的器件可以被用于数字和模拟集成电路两者。另外，上 述器件可以被用在单片微波集成电路(MMIC)中。另外，上述器件 可以被在同一晶片或管芯上与功率整流器以单片形式制造在一起。
如以下所详述，P+型层可以被外延生长于n型漂移区顶上，接着 向下蚀刻到漂移区以形成图案化的P+层。如此，可以形成P+型指条、 用于外部接触的栅极焊盘、和用于边缘终端(edge termination)的 P+型保护环。然后n型沟道区和n+型源区可以被过生长于所构造的 P+型栅区和保护环区上。替代地，可以只生长n型沟道，接着选择性 注入产生n型掺杂的杂质原子以形成源区。
具有上述外延生长的p型栅极的VJFET的器件相对于具有注入 栅极的VJFET器件有某些优点。这些优点包括
垂直沟道尺寸可以被精确且容易地控制；
不用高温后期退火就可实现重掺杂p型栅区，导致栅接触电阻率 低并且栅调制灵敏度增强；
沟道区和栅区免受注入损害，减少了栅电阻值、界面电荷的问题、 以及沟道构造的变化；
由于P型掺杂剂和缺陷的离子化，p型栅更健壮/可靠，漏电流 更小，并且阈值电压随温度的偏移更小；
由于减少了 30-50%工序而简化了制造，导致成品率更高并且制 造成本显著降低。
一旦形成了掩埋外延栅，沟道区和源区就可被过生长于开槽的栅 区和保护环区上。可以用作为沟道的轻掺杂n型SiC来填充栅极沟槽。为了得到设计的沟道长度以及相应的阈值电压和阻断能力(blocking capability),源-沟道界面可以被从栅极指条的顶上分离开。另外， 源区的厚度应该大于在金属欧姆接触形成期间进入到源区中的金属 硅化物的穿透深度。
考虑到在沟道区和源区的过生长之后剩余的表面形貌对光刻和 金属接触步骤的影响，优选地在p型栅沟槽区的顶上具有适度平整的 沟道和源层。然而，交替的沟槽和p型栅极指条通常不利于(work against)再生长沟道外延层的平整生长。大致平整的沟道层可以通过 采用因素的适当组合来形成。这些因素包括沟槽侧壁、底部和顶部的 晶体取向、以及在沟槽侧壁上的C/Si外延生长速率比。已经公开了 MOS晶体管指定的外延沟道(epi-channel， EC ) FET，该FET具有 过生长于p型基体(p-body)沟槽侧壁上的薄n型外延层12。另夕卜， 研究了使用低压化学气相沉积(CVD)在图案化有条形台面(stripe mesa)和沟槽的衬底上同质生长6H-和4H-SiC以及在条形台面附近 和沟槽中以不同的C/Si比生长的行为[13。此外，还研究了使用化学 气相沉积在开槽的衬底上同质生长4H-SiC[14。发现了高C/Si比下 的高度超饱和增强了小平面(facet)和突出物(overhang)的形成，
成的[13j。本发明人发现通过优化沟槽取向，可以在开槽的SiC衬底 上同质外延过生长没有锁孔(key-hole)(即在单晶外延材料中没有 空腔或包合物)的平整的n型沟道区和源区。
在文中所述的技术开发之后，公开了具有p+型埋栅的SiC功率 晶体管(英文译文由National Institute of Advanced Industrial Science and Technology发行于2005年3月28日，名为"Top Performance of SiC Power Transistor Designed for Inverters")。然而,该出版物中 所描述的器件包括通过离子注入和160(TC下的热处理(例如退火)所 形成的源区。这些额外的工序增加了制造器件的成本和制造器件所需 的时间。此外，在离子注入和极高温(^1500。C )下的注入后退火(post implantation anneal)期间所导致的损害可以引起接触电阻值和栅-源漏电流的增加，其可以极大地使包括正向传导和阻断能力的器件性 能退化。因此，文中所述具有外延生长源层、沟道层、栅层和漂移层 的器件，可以以更低成本制造并且可以展现改善的器件性能。
文中所述器件可以用碳化硅(SiC)实现。碳化硅晶体有多于200 种不同的多型体。最重要的有3C-SiC(立方晶胞，闪锌矿)；2H-SiC; 4H-SiC; 6H-SiC (六方晶胞，纤锌矿(wurtzite) ) ; 15R-SiC (斜 方六面体(rhombohedral)晶胞)。然而，4H-多型体对于功率器件 而言更有吸引力，这要归功于它更高的电子迁移率。虽然4H-SiC为 优选的，但是文中所述的器件和集成电路可以由其它的碳化硅多型体 制成。
附图1A和1B中显示了被称为垂直沟道结型场效应晶体管 (VJFET)的半导体器件的示例性2维示意图。附图1A和1B中所 示器件被构建于碳化硅衬底上，该衬底可以是具有相同类型緩冲层的 p型或n型。附图1A和1B中所示器件包括外延生长的n型漂移层和 p型开槽栅区、开槽的p型栅上的外延再生长n型平整沟道层和外延 再生长或注入的源层。器件结构使用传统光刻和等离子干法蚀刻来限 定。对源区和栅区的欧姆接触被形成于晶片顶上，而对漏区的欧姆接 触被形成于晶片背侧上。保护环区可以被暴露给钝化电介质层，如附 图1A中所示；或者被埋入轻掺杂N型沟道层，如附图1B中所示。
附图2中显示了具有外延生长N+型緩冲层、N型漂移层、和？+ 型层的初始N+型衬底。具有高质量的、重掺杂的、薄的最小缺陷密度 的N+型緩冲层作为N型漂移层和N+型緩沖层的界面处电场的良好阻 止层(stop)。轻掺杂N型漂移区提供了阻断能力，而重掺杂P+型外 延层可以被用于形成p型栅区和保护环区。
附图2中所示结构的P+型外延层可以如附图3中所示那样被图 案化。图案化可以使用掩模(例如，光致抗蚀剂、剥离的金属、氧化 物、或任意其它已知的掩模材料)执行，然后向下蚀刻到n型漂移区 以同时形成用于沟道调制的P+型栅极指条和沟槽、用于金属接触的 P+型栅极焊盘、以及用于电场边缘终端的P+型保护环。附图3中所示结构的开槽的P+型外延层然后可以被用同质外延 N型沟道层填充和平整，接着形成同质外延再生长或注入的N+型源 层，如附图4中所示。自平整再生长可以使用相对于晶体基面(例如， [OOOII)偏离切割(off-cut)和衬底的主平面(major flat)的方向的 最优晶体取向和沟槽取向来进行。对于4H-SiC朝〈112-0方向以0001
的8°或4。角偏离切割和6H-SiC朝<112-0>方向以[0001的3.5。角偏离 切割同样是成立的。关于主平面的偏离切割的正交取向同样有效。
附图2到4中所描述方法中，SiC层可以通过使用已知技术用施 主或受主材料对层进行掺杂来形成。示例性施主材料包括氮和砩。氮 为优选的施主材料。用于掺杂SiC的示例性受主材料包括硼和铝。铝 为优选的受主材料。然而，上述材料仅仅是示例性的，任何可以被掺 杂到碳化硅中的施主和受主材料都可以被使用。文中所述垂直沟道 JFET的多种层的掺杂水平和厚度可以被变化以产生具有特定应用所 需特征的器件。
附图4中所示结构的N+型源区可以被同质外延再生长于N型沟 道层顶上，如附图5A中所示。附图4中所示结构的N+型源区还可以 被选择性注入到N型沟道层中，如附图5B中所示。
为了暴露用于金属接触的P+型栅极焊盘区，具有外延再生长1\+ 型源区的N型沟道可以被图案化并向下蚀刻到P+型栅区和保护环区， 如附图6A中所示。替代地，具有外延再生长N+型源区的N型沟道可 以被图案化并向下蚀刻只到P+型栅区，如附图6C中所示。如附图6A 中所示的P+型栅极沟槽和指条，或者如附图6C中所示的P+型沟槽、 指条和保护环，可以被埋入N+型源区下的N型沟道区中。如果N型 沟道层保留在P+型保护环顶上，那么需要通过等离子干法蚀刻或其他 合适方法将外延再生长N+型源区从P+型保护环区顶上完全移除。
为了暴露用于金属接触的P+型栅极焊盘，具有选择性注入N+型 源区的N型沟道被图案化并向下蚀刻到P+型栅区和保护环区，如附 图6B中所示；或者向下蚀刻只到P+型栅区，如附图6D中所示。如 附图6B中所示的P+型栅极沟槽和指条，或者如附图6D中所示的P+型沟槽、指条和保护环，可以被埋入N+型源区下的N型沟道区中。 用于源极金属接触和栅极金属接触之间的电气隔离以及源极金
钝化的电介质层或叠层在随后可以被生长和/或沉积于晶片上的各处， 如附图7A和7B中所示。源区可以被外延再生长于N型沟道区的顶 上，如附图7A中所示；或者被选择性注入到N型沟道区中，如附图 7B中所示。P+型保护环区可以被暴露给电介质层或叠层，如附图7A 中所示；或者被埋入N型沟道区中，如附图7B中所示。为了获得最 大的截止态漏-源阻断能力，需要考虑n型和p型SiC与电介质层/ 叠层之间的界面特性以获得最小数量的界面电荷。
然后，电介质层或叠层可以被图案化并向下蚀刻到P+型栅极焊 盘和N+型源区以开出欧姆接触窗，如附图8A和8B中所示。这可以 使用用于形成欧姆接触的自对准工艺完成。为此，电介质层或叠层需 要对于用于电欧姆接触的金属是不反应的。当剥离工艺被用于图案化 的源极接触金属和栅极接触金属时，薄电介质层或叠层可以不必留在 侧壁上。源区可以被外延再生长于N型沟道区顶上，如附图8A中所 示；或者被选择性注入到N型沟道区中，如附图8B中所示。P+型保 护环区可以被暴露给电介质层或叠层，如附图8A中所示；或者被埋 入N型沟道区中，如附图8B中所示。
然后，金属层/叠层可以被沉积于源极台面和栅极烊盘区顶上以 及晶片背面上，接着高温退火以形成对源区、栅区、和漏区的欧姆接 触。然后，未反应的金属可以被蚀刻掉。导电金属层或叠层最终被图 案化于源区和栅极焊盘区上并被沉积于晶片背侧(即漏区)上以用于 电连接。源区可以被外延再生长于N型沟道区顶上，如附图9A中所 示；或者被选择性注入到N型沟道区中，如附图9B中所示。P+型保 护环区可以被暴露给电介质层或叠层，如附图9A中所示；或者被埋 入N型沟道区中，如附图9B中所示。
通过选择垂直沟道的合适宽度，文中所述器件可以被制造于同一 管芯上用于实现增强型与耗尽型工作模式。另外，通过增加额外的图案化步骤以在N型漂移层上开出金属接触窗，所提出的器件可以与功 率二极管以单片形式制造于同一管芯上。此外，通过反转衬底和外延 层的电气极性，可以制造具有P型沟道的VJFET。
制造于同一管芯上的VJFET可以具有不同的垂直沟道宽度(即， "源极指条，，的宽度)，这会导致不同的阈值电压。能够通过布图设计 来定义器件的阈值电压，这为单片集成电路设计提供了额外的灵活 性。例如，在同一芯片上具有多个阈值电压使RF设计的灵活性能更 大并且集成度能更高。例如，在具有横向沟道诸如MOSFET或横向 JFET的情况中，这样的灵活性是非常难以实现的。
附图10A中以横截面形式显示了具有自平整外延再生长沟道层 和源层的VJFET。如附图10A中所示，再生长发生于通过蚀刻穿过 P+型外延层所形成的沟槽中。所得的P+型栅极指条在附图10A中是 清晰可见的，具有金属硅化物覆盖层的P+型栅极焊盘也一样。在附图 IOB中，外延生长n+型源层9可以如深色区域所示，该深色区域由浅 色的n型沟道外延层7与P+型栅极指条4分离开。外延生长n+型源 层9还被显示为被金属硅化物源极接触14所覆盖。
具有同质外延生长漂移区、埋栅区、平整沟道区和0.5mn^有源 面积的源区的SiC中的VJFET被制造并评价。在附图11A中显示了 该评估结果。如附图IIA中所示，该器件被显示为具有在零偏压下非 常低的特征导通电阻值(<2.8mil'cm2)，极稳固的栅-源p-n结， 和短的总响应时间(即，< 230 ns =上升时间+下降时间+导通和截止 延迟时间)。在分立垂直沟道功率VJFET上测得的漏极I-V特征如 附图11A中所示。室温下测得的开关波形图如附图11B中所示。
附图12为封装SiC中的VJFET的照片。
文中所述半导体器件可以包括边缘终端结构诸如保护环、结终端 扩展(junction termination extension, JTE)、或其它合适的p-n阻 断结构。
文中所述半导体器件可以被并排排列以实现特定应用所需的高 电流电平。器件的SiC层可以通过在合适的衬底上外延生长来形成。层可以在外延生长期间被掺杂。
虽然前述说明书用为了阐释而提供的实例教导了本发明的原理， 但是本领域技术人员会从阅读该公开中理解可以不离开本发明的真 实范围而作出多种形式上和细节上的改变。
参考文献 Slater, Jr. et al" "Silicon Carbide CMOS devices," US Patent 6,344,663， Fab. 5, 2002. Baliga， B.J.， "Method for making vertical channel field controlled device employing a recessed gate structure," US Patent No. 4,587,712 May 13， 1986. Casady， et al" "Complementary accumulation-mode JFET integrated circuit topology using wide (>2 eV) bandgap semiconductors," US Patent 6,503,782， January 7，2003. Casady, et al. "Self-Aligned Transistor and Diode Topologies in Silicon Carbide Through the Use of Selective EpitaxySelective Implantation," U.S. Patent No. 6767783， July 27， 2004.
[12S. Onda， R. K画ar， and K. Hara， "SiC Integrated MOSFET，"舰W， vol. 162， p.369， 1997.
13N. Nordell， and S. Kaiisson, " Homoepitaxy of 6H and 4H SiC on nonplanar substrates," Appl. Phys. Lett. Vol. 72， No.2， pp. 197-199， 12 January 1998.
14j Y. Chen, T. Kimoto， Y. Takeuchi, R. K. Malhan， and H. Matsunami， ''Homoepitaxial Growth of 4H-SiC on Trenched Substrates by Chemical Vapor Deposition," Mater. Sci. Forum, Vol. 457-460, pp. 189-192, 2004.
权利要求
1. 一种半导体器件，包括衬底层，包括第一导电类型的半导体材料；衬底层上的漂移层，所述漂移层包括第一导电类型的半导体材料；漂移层上的栅区，其中所述栅区包括与第一导电类型不同的第二导电类型的半导体材料；在漂移层上并覆盖着栅区的第一部分的第一导电类型的沟道层；以及沟道层上的第一导电类型的源层；其中，源层是通过在沟道层上外延生长而沉积的。
2. 根据权利要求1所述的器件，其中，漂移层位于包括第一导电 类型的半导体材料的緩冲层上，所述緩沖层在半导体衬底上。
3. 根据权利要求2所述的器件，其中，緩沖层的掺杂浓度大于 lxl018/cm3。
4. 根据权利要求2所述的器件，其中，緩沖层的半导体材料是碳化硅。
5. 根据权利要求1所述的器件，其中，衬底层、漂移层、栅区、 沟道层和源层的半导体材料是碳化硅。
6. 根据权利要求1所述的器件，其中，第一导电类型的半导体材 料是n型半导体材料，第二导电类型的半导体材料是p型半导体材料。
7. 根据权利要求1所述的器件，其中，漂移层厚度大于5nm。
8. 根据权利要求1所述的器件，其中，栅区厚度大于0.5nm。
9. 根据权利要求1所述的器件，其中，栅区的掺杂浓度大于 5xl018/cm3。
10. 根据权利要求1所述的器件，其中，栅区的掺杂浓度大于 lxl019/cm3。
11. 根据权利要求1所述的器件，其中，村底层的掺杂浓度大于lxl018/cmJ。
12. 根据权利要求1所述的器件，其中，漂移层的掺杂浓度为 lxl0"/cm3到lxl017/cm3。
13. 根据权利要求1所述的器件，其中，漂移层的掺杂浓度为 5xl0"/cm3到lxl017/cm3。
14. 根据权利要求1所述的器件，其中，沟道层的掺杂浓度为 lxi0"/cm3到5xl017/cm3。
15. 根据权利要求1所述的器件，还包括在衬底上与漂移层对 置的欧姆接触；在栅区上方、在沟道层上的源层上的欧姆接触；以及 栅区上的欧姆接触。
16. 根据权利要求1所述的器件，其中，栅区的第一部分包括取 向彼此平行并相互间隔开的多个伸长段，相邻的伸长段之间具有沟道 层的半导体材料。
17. 根据权利要求1所述的器件，还包括欧姆接触上的金属层。
18. 根据权利要求1所述的器件，还包括边缘终端结构。
19. 根据权利要求18所述的器件，其中，边缘终端结构包括围绕 栅区的第二导电类型的半导体材料的一个或多个连续区域。
20. 根据权利要求19所述的器件，其中，第一导电类型的半导体 材料的区域与围绕栅区的第二导电类型的半导体材料的一个或多个 连续区域相邻接。
21. 根据权利要求1所述的器件，其中，所述器件为垂直沟道结 型场效应晶体管。
22. 根据权利要求1所述的器件，其中，所述器件为静电感应晶体管。
23. 根据权利要求1所述的器件，其中，源层的厚度大于0.5nm。
24. 根据权利要求1所述的器件，其中，源层的掺杂浓度大于等 于lxl019/cm3。
25. 根据权利要求1所述的器件，还包括与漂移层相接触的肖特 基金属层。3
26. —种制造半导体器件的方法，包括以下步骤 选择性蚀刻穿过位于由与第二导电类型的不同的第一导电类型的半导体材料制成的漂移层上的由第二导电类型的半导体材料制成 的栅层，以暴露漂移层的材料，其中漂移层位于半导体衬底上；将由第一导电类型的半导体材料制成的沟道层沉积在栅层和漂移层的暴露部分上，以覆盖栅层；通过外延生长将由第一导电类型的半导体材料制成的源层沉积 于沟道层上；选择性蚀刻穿过器件外围区域中的沟道层以暴露下方栅层的一 部分，其中栅层的未暴露部分保持被沟道层和源层所覆盖；在源层、沟道层和栅层的暴露表面上沉积电介质材料层；选择性蚀刻穿过在沟道层蚀刻期间所暴露的栅层部分上方的电 介质层，以暴露下方的栅层；以及选择性蚀刻穿过在栅层的未暴露部分上的源层上方的电介质层， 以暴露下方的源层。
27. 根据权利要求26所述的方法，还包括在暴露的源层、暴露的 栅层和半导体衬底的与漂移层对置的表面上形成接触的步骤。
28. 根据权利要求26所述的方法，其中，在沟道层蚀刻期间所暴 露的栅层部分上方的电介质层和源层上方的电介质层被同时蚀刻。
29. 根据权利要求27所述的方法，其中，形成接触的步骤包括沉 积欧姆接触材料并接着在欧姆接触材料上沉积导电金属。
30. 根据权利要求26所迷的方法，其中，在源层上方的电介质层 被选择性蚀刻使得电介质材料保留在中心区域的外围。
31. 根据权利要求26所述的方法，其中，穿过栅层的选择性蚀刻 步骤在器件中心区域中的漂移层上形成彼此平行取向并且间隔开的 第二导电类型的半导体材料的伸长区。
32. 根据权利要求26所述的方法，其中，穿过栅层的选择性蚀刻 步骤在漂移层上、以及在栅区周围形成第二导电类型的半导体材料的 一个或更多连续区域。
33. 根据权利要求31所述的方法，其中，沉积沟道层的步骤包含在第二导电类型的半导体材料的相邻伸长区之间沉积第一导电类型 的半导体材料。
34. 根据权利要求32所述的方法，其中，沉积沟道层的步骤包括 在与包围栅区的第二导电类型的半导体材料的一个或多个连续区域 相邻的漂移层上沉积第 一导电类型的半导体材料。
35. 根据权利要求26所述的方法，其中，通过在栅层和漂移层的 暴露部分上的外延生长来沉积沟道层。
36. 根据权利要求26所述的方法，其中，源层被沉积于沟道层上。
37. 根据权利要求26所述的方法，其中，漂移层位于包括第一导 电类型的半导体材料的緩冲层上，所述緩沖层在半导体衬底上。
全文摘要
本发明描述了半导体器件和制造器件的方法。器件可以在SiC中实现并且可以包括外延生长n型漂移层和p型开槽栅区、以及位于开槽p型栅区顶上的外延再生长n型平整沟道区。源区可以被外延再生长于沟道区顶上或选择性注入到沟道区中。然后可以形成对源区、栅区和漏区的欧姆接触。器件可以包括边缘终端结构诸如保护环、结终端扩展(JTE)、或其它合适的p-n阻断结构。器件可以被制造为具有不同的阈值电压，并且对于相同的沟道掺杂可以被实现为耗尽型和增强型工作模式。器件可被用于分立功率晶体管以及用在数字、模拟、和单片微波集成电路中。
文档编号H01L29/80GK101416319SQ200580051663
公开日2009年4月22日 申请日期2005年11月16日 优先权日2005年8月8日
发明者M·S·马佐拉, 林 成 申请人:半南实验室公司;密西西比州立大学