专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，更具体地，涉及一种具有包括操作电容器(operating capacitor)的外围区域的半导体存储器件。
背景技术：
在例如利用超大规模集成(ULSI)技术的器件和利用短沟道金属氧化物半导体场效应晶体管(MOSFET)的动态随机存取存储器(DRAM)中，当晶体管关闭时由于短沟道效应泄漏电流会增大。另外，接触电阻会因为减小的有源面积而增大，且会出现由其中形成不同器件的区域之间的图案密度差别导致的工艺不平衡(process imbalance)。
半导体存储器件可以分为包括存储单元的单元区域和包括外围电路器件的外围电路区域。外围电路区域被构造用于单元区域中存储单元的存取操作。
在常规半导体存储器件中，单元区域和外围电路区域之间的图案密度基本不同。甚至当一区域内的图案密度相同时，也会发生工艺不平衡，除非图案是均匀分布的。由于单元区域和外围电路区域之间的图案密度差别，通过半导体器件制造工艺例如光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、沉积工艺和清洁工艺产生负载效应(loading effect)。
由于图案密度差别负载效应导致蚀刻速率变化。例如，在蚀刻栅极线中，由于比单元区域中低的图案密度而在外围电路区域中产生负载效应，从而产生蚀刻剩余。单元区域和外围电路区域之间的图案密度差别可导致外围区域中位线掩模中桥接(bridge)的发生。
由于在诸如光刻和蚀刻的工艺中的负载效应而难以获得器件之间的均匀的关键尺寸(critical dimension，CD)。换言之，图像形成偏差(deviation)变大。例如，在外围电路区域中非目标区域会被蚀刻。
常规技术中，虚设图案(dummy pattern)形成在外围电路区域内从而最小化负载效应。将参照图1描述包括虚设图案从而最小化负载效应的半导体存储器件。图1是包括用于操作存储单元的器件的常规外围电路区域的平面图。
参照图1，外围电路区域10包括形成在N阱上的晶体管2、用于形成均匀的图案密度的虚设图案4、形成在P阱上的晶体管12和虚设图案14。晶体管2和12被构造来实施半导体存储器件中存储单元的存取操作。
虚设图案4和14是不用于半导体存储器件的运行的伪(pseudo)电路图案。虚设图案4和14用于减小图案形成偏差。因此，虚设图案4和14与晶体管2和12相邻地形成。虚设图案4和14被提供用于均匀的图案密度从而减小诸如光刻和蚀刻的工艺中的负载效应，使得确保器件之间均匀的CD。
图案形成偏差通过形成虚设图案4和14而被减小。然而，需要提供未形成晶体管的区域从而得到有效信号接口(efficient signal interface)。金属氧化物半导体(MOS)电容器形成在未形成晶体管的区域上从而提供电容以防止噪声信号。
图2是平面图，示意性示出包括图1的外围电路区域10的外围电路区域。
参照图2，提供不具有晶体管的区域30从而得到外围电路区域10和另一外围电路区域20之间的有效信号接口。在区域30中，形成多个MOS电容器32。MOS电容器32稳定各个直流(DC)电路中的电压水平从而防止噪声信号。供选地，MOS电容器形成在芯片的边缘上。
图3是包括图2所示的MOS电容器32的框图。
参照图3，基准电压(reference voltage)生成电路51包括电流镜像电路单元(current mirror circuit unit)50、连接在电源电压VDD与第一节点(node)N1之间的基准电压驱动单元60、连接在基准电压驱动单元60与地电压VSS之间的基准电压控制单元70、以及连接在第一节点N1与地电压VSS之间的MOS电容器32。
基准电压生成电路51的MOS电容器32稳定基准电压VREF，即基准电压驱动单元60与基准电压控制单元70之间的电压。也就是说，当噪声施加到电源线(power line)且电源电压VDD变得不稳定时MOS电容器32能维持所需基准电压VREF。
MOS晶体管32应用到基准电压生成电路51和具有内部电压变换器(IVC)电路的其它DC电路。因为MOS电容器32稳定电压水平，所以半导体存储器件能可靠地运行。
然而，由于高度集成，用于信号接口的空间和用于形成虚设图案的虚设区(dummy field)的尺寸随着单元和芯片尺寸变小而减小。结果，MOS电容器的尺寸也被减小。从而，需要在半导体存储器件中重新定位MOS电容器。
发明内容
本发明的实施例提供一种半导体存储器件，其通过补偿MOS晶体管的电容量而稳定电源水平且减小噪声。
根据本发明一实施例，半导体存储器件包括单元区域，其包括多个单位存储单元；以及外围电路区域，所述外围电路区域包括用于操作所述多个存储单元的多个外围电路器件以及与至少一个外围电路器件相邻地形成的至少一个操作电容器。
根据本发明另一实施例，半导体存储器件包括外围电路区域，其包括多个外围电路器件以及与至少一个外围电路器件相邻地形成的至少一个操作电容器，所述外围电路器件包括第一晶体管和第二晶体管；以及单元区域，其具有多个单位存储单元，其中所述外围电路区域的图案密度和所述单元区域的图案密度基本相同。
根据本发明另一方面，半导体存储器件包括外围电路区域，所述外围电路区域包括第一外围电路块，所述第一外围电路块包括操作电容器和第一晶体管，其中所述操作电容器设置在与所述第一晶体管相同的列中，所述第一晶体管比第二晶体管具有更小的栅极电极宽度，所述操作电容器的宽度以及所述第一晶体管的栅极电极宽度的总和小于所述第二晶体管的栅极电极宽度；以及第二外围电路块，其包括与在相同行中连续形成的多个第一晶体管相对地设置的操作电容器，其中所述操作电容器的长度基本等于所述多个第一晶体管的全部栅极电极长度以及所述多个第一晶体管的栅极电极之间的长度的总和，且操作电容器的宽度以及所述多个第一晶体管之一的栅极电极宽度的总和小于所述第二晶体管的栅极电极宽度。
结合附图，从下面的描述可以更详细地理解本发明的优选实施例，附图中图1是平面图，示出用于半导体存储器件的常规外围电路区域；图2是平面图，示意性示出包括图1所示的外围电路区域的常规外围电路区域；图3是示出包括图2所示的MOS电容器的常规基准电压生成电路的框图；图4是平面图，示出根据本发明一实施例的包括操作电容器的半导体存储器件的外围电路区域；及图5是平面图，示出根据本发明另一实施例包括操作电容器的半导体存储器件的外围电路区域。
具体实施例方式
下面将参照附图更全面地描述本发明的示例性实施例。但是，本发明可以以许多不同的形式实现，且不应被理解为局限于这里提出的示例性实施例。
图4是平面图，示出根据本发明一实施例的半导体存储器件的包括操作电容器104、114的单位外围电路区域100。
参照图4，外围电路区域100包括外围电路器件102、112和操作电容器104、114。
根据本发明一实施例的半导体存储器件包括单元区域(cell region)(未示出)和外围电路区域100。单元区域包括通过多个行和列的每个交叉彼此连接从而形成矩阵的单位存储单元。外围电路区域100包括用于进行存储单元的存取操作的外围电路器件102、112。在外围电路区域100上，形成用于实施电路操作的操作电容器104、114。在本发明一实施例中，伪电路图案未形成在外围电路区域100中。操作电容器104、114形成在作为伪电路图案的虚设图案本应被形成的区域。在常规技术中，虚设图案用于减小由例如外围区域与单元区域之间的图案密度差别导致的图案形成偏差。代替伪电路图案形成操作电容器104、114。操作电容器104、114被用来稳定电压水平且防止噪声。操作电容器104、114可以是例如MOS电容器。
外围电路器件102、112包括用于存储单元区域中的存储单元的存取操作的元件。根据本发明一实施例，外围电路器件102、112包括例如N型MOS晶体管或P型MOS晶体管、以及线路导线(line wire)。例如，形成在N阱上的外围电路器件102是P型MOS晶体管，形成在P阱上的外围电路器件112是N型MOS晶体管。
在本发明实施例中，栅极电极的宽度指示栅极电极的纵向尺寸。栅极电极的长度指示栅极电极的横向尺寸。列表示栅极电极的宽度/纵向方向，行表示栅极电极的长度/横向方向。
在外围电路区域100中，成行连续地形成多个晶体管102和112。晶体管102和112归类为具有各种栅极电极宽度的第一晶体管或者具有比第一晶体管的栅极电极宽度长的单一栅极宽度的第二晶体管。例如，区域100的第二和第五列中的P型MOS晶体管102是“第二晶体管”，列1-6的剩余的晶体管102和112是“第一晶体管”。第一晶体管的各长度可以相等或可以变化。例如，具有较窄栅极电极宽度的两个或更多个第一晶体管成行连续形成(例如晶体管112)时的情况中，连续的操作电容器(例如电容器114)可被分开从而保持连续的晶体管的列之间的均匀性。当两个第一晶体管成行形成时，两个操作电容器104或114可以对着所述两个第一晶体管。
操作电容器104、114可用来防止噪声信号且用来稳定电路。此外，因为操作电容器104、114形成在具有比存储单元区域的图案密度低的图案密度的外围电路区域100上，所以例如在光刻工艺或蚀刻工艺中的负载效应能被减小。因此能够保证器件中均匀的CD。当操作电容器104为MOS电容器且形成在N阱上时，连接漏极电极和源极电极从而提供电源电压VDD。栅极电极连接到地电压VSS。栅极电极是操作电容器104的第一极板，漏极电极和源极电极是第二极板。当MOS电容器是操作电容器114且形成在P阱上时，漏极电极和源极电极被耦接，然后连接到地电压VSS。栅极电极可以以这样的方式形成，即电源电压VDD被提供。在本发明一实施例中，栅极电极是操作电容器114的第一极板，漏极电极和源极电极被连接且可以是第二极板。第一极板和第二极板的极性相反。
在根据本发明一实施例的半导体存储器件的外围电路区域100中，操作电容器104被形成为具有列方向上的尺寸，所述列方向上的尺寸与当与具有最宽栅极电极宽度的第二晶体管相比时具有较窄栅极电极宽度的第一晶体管的列方向上的尺寸基本相等。
操作电容器104、114的栅极电极宽度与相同列中第一晶体管的栅极电极宽度的总和比第二晶体管的栅极电极宽度短。
根据本发明一实施例，当操作电容器104、114提供半导体存储器件的电路运行中所需的足够的电容时，除了操作电容器104、114之外，一部分虚设图案可形成在外围电路区域100上。
图5是平面图，示出根据本发明另一实施例的半导体存储器件中包括操作电容器204、205、206和207的外围电路区域。
参照图5，外围电路区域200包括外围电路器件202、212和操作电容器204、205、206和207。
操作电容器204、205、206和207提供电容从而防止噪声信号且稳定电路。操作电容器204、205、206和207形成在具有比存储单元区域的电路图案密度低的电路图案密度的外围电路区域200上。因此存储单元区域与外围电路区域200之间的图案密度差别被减小，使得在诸如光刻工艺和蚀刻工艺的工艺中负载效应被减小。器件中均匀的CD由于存储单元区域与外围电路区域200之间的最小化了的图案密度差别而能被实现。
外围电路器件202、212可包括各种元件，例如N型MOS晶体管、P型MOS晶体管、以及用于存取半导体存储器件的存储单元的线路导线。根据本发明一实施例，外围电路器件202、212是晶体管。操作电容器204、205、206和207可以是MOS电容器。在N阱上的外围电路器件202是P型MOS晶体管，在P阱上的外围电路器件212是N型MOS晶体管。
晶体管202、212每个被分为第一晶体管和第二晶体管。当与晶体管202、212中具有最宽的栅极电极宽度的第二晶体管比较时，第一晶体管具有小的栅极电极宽度。具有其长度长于晶体管202、212的栅极电极长度的栅极电极(即跨越超过一列)的操作晶体管可形成在与形成晶体管的区域相对的区域上。
操作电容器的栅极电极长度可形成为基本等于与其相对的第一晶体管的全部栅极电极长度以及该第一晶体管的栅极电极之间的长度的总和。例如，当两个第一晶体管212成行连续形成时，操作电容器207的长度形成为基本等于与其相对的各第一晶体管212的全部对应的栅极电极长度以及第一晶体管212的栅极电极之间沿行方向的距离的总和。
当第一晶体管202成行连续形成时，操作电容器204的栅极电极长度形成为足够宽从而基本等于与其相对的第一晶体管的全部栅极电极长度以及第一晶体管202之间的距离的总和。具有较宽长度的操作电容器204可提供较大的电容。电容与电极板的面积成比例，且反比例于两个电极板之间的距离，因此更大的电容能被提供。
图5中，在本发明一实施例中，操作电容器204与三个连续设置的第一晶体管202相对地形成。操作电容器206与四个连续设置的第一晶体管212相对地形成。操作电容器207与两个连续设置的第一晶体管212相对地形成。操作电容器205与单个第一晶体管202相对地形成。
根据本发明一示例性实施例的半导体存储器件可包括第一外围电路块(block)210和第二外围电路块220。
在第一外围电路块210中，形成外围电路器件202、212例如MOS晶体管。操作电容器205设置在与第一晶体管202相同的列中。如上所述，定义为第一晶体管的晶体管当与定义为第二晶体管的晶体管比较时具有较小的栅极电极宽度，所述第二晶体管在晶体管中具有最宽的栅极电极宽度。操作电容器205的宽度以及第一晶体管202的栅极电极宽度的总和比第二晶体管的栅极电极宽度短。
在成行连续形成两个或更多第一晶体管的第二外围电路块220中，操作电容器的长度基本等于与其相对的第一晶体管的栅极电极长度以及第一晶体管的栅极电极之间的距离的总和。操作电容器206或207的宽度以及与其相对的第一晶体管的栅极电极宽度的总和比第二晶体管的栅极电极宽度短。
在第二外围电路块220中，当两个或更多第一晶体管成行连续形成时，操作电容器204、206、207的长度基本等于与其相对的第一晶体管的栅极电极长度以及第一晶体管的栅极电极之间的长度的总和。
根据本发明一实施例的外围电路区域100、200可包括一个以上每种类型的外围电路块210、220。
根据本发明一实施例，通过在外围电路区域形成操作电容器代替伪电路图案，在诸如内部电压转换器电路和基准电压生成电路的DC电路中能稳定电压水平。能确保电容器的足够电容，且半导体存储器件运行在更稳定的条件下。
半导体存储器件中区域之间的图案密度变得均匀，从而减小诸如光刻和蚀刻的工艺中的加载效应以确保均匀的CD。
尽管参照附图描述了优选实施例，但是应理解，本发明不限于这些明确的实施例，而是在不偏差本发明的思想和范围的情况下，本领域技术人员能做出各种变化和修改。所有这样的变化和修改有意被包括在所附权利要求定义的本发明的范围内。
权利要求
1.一种半导体存储器件，包括单元区域，其包括多个单位存储单元；以及外围电路区域，所述外围电路区域包括用于操作所述多个存储单元的多个外围电路器件以及与至少一个外围电路器件相邻地形成的至少一个操作电容器。
2.如权利要求1所述的半导体存储器件，其中所述至少一个操作电容器形成在伪电路图案区域。
3.如权利要求1所述的半导体存储器件，其中所述多个外围电路器件包括多个晶体管，所述多个晶体管包括第一晶体管和第二晶体管。
4.如权利要求3所述的半导体存储器件，其中所述第一晶体管具有各种栅极电极宽度且所述第二晶体管具有比所述第一晶体管的所述各种栅极电极宽度中的任一种大的栅极电极宽度。
5.如权利要求4所述的半导体存储器件，其中设置在第一晶体管的相同列中的操作电容器的栅极电极宽度以及该第一晶体管的栅极电极宽度的总和小于第二晶体管的栅极电极宽度。
6.如权利要求3所述的半导体存储器件，其中所述多个晶体管是N型MOS晶体管或P型MOS晶体管。
7.如权利要求4所述的半导体存储器件，其中与在相同行中连续形成的多个第一晶体管相对地设置的操作电容器的栅极电极长度基本等于所述多个第一晶体管的栅极电极长度以及所述多个第一晶体管的栅极电极之间的距离的总和。
8.一种半导体存储器件，包括外围电路区域，其包括多个外围电路器件以及与至少一个外围电路器件相邻地形成的至少一个操作电容器，所述外围电路器件包括第一晶体管和第二晶体管；以及单元区域，其具有多个单位存储单元，其中所述外围电路区域的图案密度和所述单元区域的图案密度基本相同。
9.如权利要求8所述的半导体存储器件，其中至少一个操作电容器形成在伪电路图案区域。
10.如权利要求8所述的半导体存储器件，其中所述操作电容器是金属氧化物半导体电容器，其栅极电极是第一极板，漏极电极和源极电极是第二极板。
11.如权利要求8所述的半导体存储器件，其中所述第一晶体管具有多种栅极电极宽度，所述第二晶体管具有比所述第一晶体管的所述多种栅极电极宽度的任一种大的栅极电极宽度。
12.如权利要求11所述的半导体存储器件，其中设置在第一晶体管的相同列中的操作电容器的栅极电极宽度以及所述第一晶体管的栅极电极宽度的总和小于第二晶体管的栅极电极宽度。
13.如权利要求11所述的半导体存储器件，其中与在相同行中连续形成的多个第一晶体管相对地设置的操作电容器的栅极电极长度基本等于所述多个第一晶体管的栅极电极长度以及所述多个第一晶体管的栅极电极之间的距离的总和。
14.如权利要求8所述的半导体存储器件，其中所述外围电路器件是N型MOS晶体管或P型MOS晶体管。
15.一种半导体存储器件，包括外围电路区域，其包括第一外围电路块，其包括操作电容器和第一晶体管，其中所述操作电容器与所述第一晶体管设置在相同的列中，所述第一晶体管具有比第二晶体管小的栅极电极宽度，所述操作电容器的宽度以及所述第一晶体管的栅极电极宽度的总和小于所述第二晶体管的栅极电极宽度；以及第二外围电路块，其包括与在相同行中连续形成的多个第一晶体管相对地设置的操作电容器，其中所述操作电容器的长度基本等于所述多个第一晶体管的全部栅极电极长度以及所述多个第一晶体管的栅极电极之间的长度的总和，所述操作电容器的宽度以及所述多个第一晶体管中的一个的栅极电极宽度的总和小于所述第二晶体管的栅极电极宽度。
16.如权利要求15所述的器件，其中所述操作电容器是金属氧化物半导体电容器。
全文摘要
本发明涉及一种半导体存储器件，包括单元区域，其包括多个单位存储单元；以及外围电路区域，所述外围电路区域包括用于操作所述多个存储单元的多个外围电路器件以及在伪电路图案区域与至少一个外围电路器件相邻地形成的至少一个操作电容器。
文档编号H01L27/108GK1825591SQ20061000501
公开日2006年8月30日 申请日期2006年1月18日 优先权日2005年1月18日
发明者任普托, 金秀连, 孙钟弼, 韩公钦 申请人:三星电子株式会社