专利名称：闪存器件分离栅极的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种闪存器件分离栅极的制 造方法。
背景技术：
闪存(Flashmemory)器件由于其能够在断电时保存数据且能够可重复的 存储、读取及擦除而被广泛应用于计算机通讯和存储领域。 一个典型的闪存 存储单元包括一个掺杂的浮栅和一个控制栅极的堆叠栅极结构，控制栅极与 浮栅绝缘，浮栅位于衬底上漏极和源极中间绝缘氧化层上方。通过在控制栅 极及源漏之间施加不同的电压，衬底中的电子通过Fowler-Nordheim(F-N)隧穿 效应被注入到浮栅中或从浮栅中擦除。由于绝缘氧化层的存在，浮栅中的电 子在断电时会保留而不会泄漏。在闪存堆叠栅极旁边制造分离栅极可防止存 储器件过消除的问题。专利申请号为200410103495.7的中国专利公开了一种制 造分离栅闪存设备的方法。具有多个带有分离栅的闪存单元串连的NAND阵列 可以增加器件的集成度。图1A 图1H是现有技术中一种NAND闪存阵列的制 造方法。
如图1A所示，首先提供一半导体衬底IOO，其可以是P型衬底也可以是N 型村底。所述衬底100上形成有一掺杂层101，掺入杂质可以是N型或P型。
如图1B所示，在所述半导体100上形成第一氧化层102，所述第一氧化层 厚度约为100埃，在所述第一氧化层102上形成一氮化硅层104,其厚度约为 1600埃，在所述氮化硅层上形成一无机抗反射层106，其厚度约为320埃。
如图1C所示，在所述无机抗反射层106上旋涂光致抗蚀剂，通过曝光显影 刻蚀形成隔离沟槽103,在所述隔离沟槽中填充氧化物作为隔离材料。并通过 化学机械研磨除去衬底上多余的氧化物。移除衬底100上的无机抗反射膜106 及氮化硅层104及第 一 氧化层102 。
如图1D所示，在所述半导体衬底100上形成第二氧化层108，在所述第二 氧化层上形成多晶硅层IIO，并对所述多晶硅层110掺杂，所述多晶硅层110的 厚度为1000埃，在所述多晶硅层110上形成第三氧化层112,在所述第三氧化 层112上形成硬掩膜层114，所述硬掩膜层114为氮化硅，其厚度为2000埃。
如图1E所示，在所述硬掩膜层l 14上旋涂光致抗蚀剂并形成栅极图案116。 如图1F所示，刻蚀所述半导体衬底上的硬掩膜层114，将所述栅极图案116 转移到硬掩膜层114上，去除光致抗蚀剂，以硬掩膜为阻挡层继续刻蚀第三氧 化层112， 多晶 硅层IIO,形成由110a,112a， 114a组成的栅极。
如图1G所示，在所述栅极两侧形成侧墙115，侧墙115保护栅极。 如图1H在所述栅极之间的沟槽中填充导电层118,所述导电层118为多晶 硅并回刻形成如图1 I所述的分离栅极118a.
但是由于随着器件的缩小，栅极尺寸及栅极之间的距离也不断缩小，使 得栅极之间的沟槽深宽比较大，在沉积导电层118过程中由于阶梯覆盖不佳， 沉积在沟槽侧壁与沟槽之间衬底上的膜层厚度不同， 一般沉积在沟槽侧壁的 膜层较沟槽之间衬底上的膜层要薄，且沟槽顶部开口处的膜层要比沟槽底部 侧壁的膜层要厚，沟槽顶部开口两边侧壁的膜层会由于较厚二连接在一起形
1J所示，填充导电层118过程中沟槽顶部被覆盖而产生夹断致使产生空洞119。 在对所述导电层118回刻而形成的分离栅118a上会留下缺陷缝隙120,如图1K 所示。若分离栅极118a厚度较薄，缝隙120底部露出衬底，严重影响器件的性
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发明内容
本发明提供一种闪存器件分离栅极的制造方法，该方法能够避免在分离 栅极上形成缺陷缝隙。
本发明提供的一种闪存器件分离栅极的制造方法，包括 提供一具有复数沟槽和凸棱的半导体衬底； 在所述沟槽底部、侧壁及凸棱上形成第一覆盖层； 在所述第一覆盖层上形成第二覆盖层；
刻蚀所述第二覆盖层以使其厚度介于所述沟槽深度的十分之一至三分之 一之间；
刻蚀所述第一覆盖层使其顶部至所述第二覆盖层底部； 移除除所述第二覆盖层。 所述沟槽侧壁形成有第一介质层。 所述第一介质层为氧化硅。
所述凸棱表面包括硬掩膜层。 所述硬掩膜层为氮化硅。 所述第一覆盖层为多晶硅。
所迷第一覆盖层厚度小于沟槽宽度的二分之一。 所述第二覆盖层为可旋涂材料。
所述第 一覆盖层的形成方法为物理气相沉积或化学气相沉积。
所述沟槽平行排布。
所述沟槽底部形成有第二介质层。
所述第二介质层为氧化硅。
相应的，本发明还提供一种闪存器件分离栅极的制造方法，包括 提供一具有复数沟槽和凸棱的半导体村底；
在所述沟槽底部、侧壁及凸棱上形成厚度小于沟槽宽度二分之一的第一 在所述第一覆盖层上形成可旋涂层；
刻蚀所述可旋涂层以使其厚度介于所述沟槽深度的十分之一至三分之一 之间；
刻蚀所述第一覆盖层使其顶部至所述可旋涂层底部；
移除所述可旋涂层。
所述凸棱上有硬掩膜层。
所述硬掩膜层为氮化硅。
所述第一覆盖层为多晶硅。
与现有技术相比，本发明具有以下优点本发明中在形成分离栅极过程 中通过首先沉积厚度小于栅极间沟槽度二分之一的第一覆盖层，然后覆盖可 旋涂材料的第二覆盖层并去除部分第二覆盖层，以剩余的第二覆盖层作为牺 牲层，刻蚀第一覆盖层及牺牲层而得到分离栅极。并根据需要重复重复形成 第一覆盖层至形成刻蚀形成的步骤可得到不同厚度的分离栅极。本发明方法 避免了在形成分离栅极过程中形成空洞而在形成的分离栅极上形成缝隙。
图1A 图1K为现有技术中一种NAND闪存阵列制造方法及其产生空洞 缺陷的剖面示意图2为根据本发明实施例的制造方法的流程图； 图3A~图3L为根据本发明实施例的制造方法的剖面示意图。
具体实施例方式
下面结合附图对本发明的具体实施方式
做详细的说明。 图2为本发明制造方法的流程图。
如图2所示，提供一半导体衬底，所述半导体衬底上形成有复数个沟槽 及凸棱(S210)。复数个沟槽平行排布。在所述沟槽的侧壁上形成有第一介质 层，所述第一介质层可以是氧化硅或氮化硅，在所述沟槽底部形成有第二介 质层。在所述沟槽之间的衬底上形成有硬掩膜层，所述硬掩膜和衬底之间有 多晶硅层，所述硬掩膜层为氮化硅。
在所述沟槽的底部、侧壁及沟槽之间的衬底上形成第一覆盖层在(S220)。
所述第一覆盖层可以是多晶硅，其厚度小于所述沟槽宽度的一半。所述第一 覆盖层与第 一介质层及硬掩膜层有不同的刻蚀速率。形成第 一覆盖层的方法 可以是物理气相沉积或化学气相沉积。
在所述第一覆盖层上形成第二覆盖层(S230)。所述第二覆盖层至少填满 所述沟槽中第一覆盖层上的空隙。第二覆盖层为可旋涂材料，例如有机BARC， 其可以通过旋涂的方法形成。所述第二覆盖层与第 一覆盖层有不同的刻蚀速 率。
刻蚀所述第二覆盖层以去除沟槽之间衬底上的第二覆盖层并使沟槽中的 第二覆盖层的厚度介于所述沟槽深度的十分之一至三分之一之间(S240 )。
刻蚀所述第一覆盖层与沟槽中剩余的第二覆盖层(S250)。以去除凸棱上 的第一覆盖层，并使刻蚀沟槽侧壁的第一覆盖层顶部沿沟槽侧壁下降至所述 第二覆盖层底部。
下面是本发明方法的详细步骤。图3A 图3K为本发明方法实施例的剖
面示意图。
如图3A所示，提供一半导体衬底300,可以是P型村底也可以是N型衬 底。在所述半导体衬底300上形成一深掺杂层301,掺入离子可以是N型或P 型杂质。掺杂层301形成争电沟道。
如图3B所示，在所述带有掺杂层301的半导体衬底上形成一氧化层302 所述氧化层厚度约为110埃，在所述氧化层302上形成一氮化硅层304,所述 氮化硅层的厚度为1625埃。在所述氮化硅层304上形成一无机抗反射层306, 所述无机抗反射层306为氮氧化硅(SiON )，其厚度约为320埃。所述无机抗 反射层306作为形成有源区隔离的抗反射材料防止底层反射光对形成的光刻 图型的影响。
如图3C所示，旋涂光致抗蚀剂于所述无机抗反射层上，通过曝光显影将 定义有源区的图型从掩膜板上转移到光致抗蚀剂上，此时无机抗反射层通过 干涉效应消除底层的反射光对形成光致抗蚀剂上图型的轮廓的影响，通过刻 蚀将所迷图型转移到硬掩膜304上，然后去除所述光致抗蚀剂与无机抗反射 层306，以硬掩膜层304作为阻挡层，刻蚀未被所述硬掩膜306覆盖的氧化层 302与衬底，在衬底上形成隔离槽303，隔离槽303之间形成有源区。通过将 光致抗蚀剂上的图案首先转移到硬掩膜304上，然后以硬掩膜作为掩膜刻蚀 在衬底上形成隔离槽303能够增加分辨率并使得形成的隔离槽303的侧壁轮 廓较直。在所述隔离槽303中填充氧化物作为隔离物质，并通过化学机研磨 (CMP)使得隔离槽303中填充的氧化物顶部不高于衬底表面。去除所述硬掩 膜层304及氧化层302。
如图3D所示，在所述半导体衬底300上形成第二介质层308，所述第一 介质层308为氧化硅。在所述第二介质层308上形成一掺杂的多晶硅层310， 其形成方式为化学气相沉积，形成掺杂多晶硅层310厚度约为1000埃。在所 述掺杂多晶硅层310上形成一氧化层312，其厚度约为100埃。在所述氧化层 312上形成一硬掩膜层314,其厚度约为2000埃，所述硬掩膜层314为氮化 硅，其形成方式为化学气相沉积。
如图3E所示，在所述硬掩膜层314上旋涂光致抗蚀剂，通过曝光显影形 成栅极图案316。形成栅极图案316包括旋涂光致抗蚀剂，软烤(softbake), 曝光，曝光后烘烤(PEB),显影，硬烤(hardbake)等步骤。
如图3F所示，刻蚀所述形成有栅极图型316的硬掩膜层314，将所述栅 极图形转移到硬掩膜314上形成314a，移除所述光致抗蚀剂，以所迷硬掩膜 314a为阻挡层，刻蚀所述氧化层312及多晶硅层310形成312a和310a.堆栈 结构310a，312a，314a形成的凸棱即为栅极。在制造栅极工艺中采用首先将光致 抗蚀剂的图形转移到硬掩膜314上形成314a,在以硬掩膜层314a作为幕罩形 成氧化层312a,多晶硅层314a方法能够控制形成的栅极侧壁轮廓较为垂直，且
能够增加形成的4册;f及的分辨率。
如图3G所示，在所述*~极侧壁形成第一介质层315,所述第一介质层315 为氧化硅。形成过程为首先沉积第一介质层315于栅极侧壁、顶部及栅极之 间沟槽313的底部，然后回刻刻蚀掉栅极顶部及沟槽313底部的第一介质层 315。刻蚀过禾呈会减小或移除沟槽313底部的第二介质层308。多晶石圭层310a 下为氧化层308a。
如图3H所示，首先在沟槽313底部中沉积氧化层308b,然后在所述氧 化层308b上，栅极之间的沟槽313侧壁及栅极顶部形成第一覆盖层323，所 述第一覆盖层323材料为多晶硅，形成的方式为化学气相沉积，沉积的厚度 小于所述沟槽宽313度的二分之一。控制沉积的第一覆盖层323小于沟槽313 宽度的二分之一，是为了防止沉积材料聚集在沟槽313顶部开口处而形成夹 断，形成夹断会阻止沉积的第一覆盖层材料进一步向沟槽313中扩散形成空 洞。控制沉积厚度也有助于形成均匀致密的膜层。由于第一覆盖层323的厚 度小于沟槽313宽度的一半，因而会在沟槽313中第一覆盖层323上方会形 成空隙317。
如图3I所示，在所述第一覆盖层323上形成第二覆盖层325,所述第二 覆盖层325为可旋涂材料，如有机抗反射层BARC。旋涂的第二覆盖层325 至少填满沟槽313中第一覆盖层323上方的空隙317且高于所述栅极上方第 一覆盖层323顶部。所述第二覆盖层325与第一覆盖层有较高的刻蚀选择比。
如图3J所示，刻蚀所述第二覆盖层325,去除栅极上方第二覆盖层325 且使空隙317中的第二覆盖层325厚度介于所述沟槽313深度的十分之一至 三分之一之间。形成牺牲层325a。刻蚀采用氧等离子体(02plasma)。
如图3K所示，刻蚀所述第一覆盖层323及牺牲层325a，以移除所述栅 极上方的第一覆盖层并使得沟槽313侧壁的第一覆盖层323顶部沿侧壁向下 减小，至所述牺牲层325a底部，形成323a，同时所述牺牲层325a厚度减小，如 图3K中325b所示。
如图3L所示，采用氧等离子体去除所述牺牲层325b。沟槽中剩余的第一 覆盖层323a在本实施例中为分离栅极，可以根据需要控制第一覆盖层323的 厚度和重复上述沉积第一覆盖层323至形成323a的步骤在沟槽得到不同厚度 的分离栅极。
本发明中在形成分离栅极323a过程中通过首先沉积厚度小于栅极间沟槽 313度二分之一的第一覆盖层323,以避免在沟槽中沉积的材料形成空洞，然 后覆盖可旋涂材料的第二覆盖层325并去除部分第二覆盖层，以剩余的第二 覆盖层325a作为牺牲层，刻蚀第一覆盖层及牺牲层325a而得到分离栅极323。 并根据需要重复重复形成第一覆盖层323至形成刻蚀形成323a的步骤可得到 不同厚度的分离栅极。本发明方法避免了在形成分离栅极过程中形成空洞而 在形成的分离栅极上形成缝隙。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本 领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修 改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1、一种闪存器件分离栅极的制造方法，其特征在于包括提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽底部、侧壁及凸棱上形成第一覆盖层；在所述第一覆盖层上形成第二覆盖层；刻蚀所述第二覆盖层以使其厚度介于所述沟槽深度的十分之一至三分之一之间；刻蚀所述第一覆盖层使其顶部至所述第二覆盖层底部；移除除所述第二覆盖层。
13、 一种闪存器件分离栅极的制造方法，其特征在于包括 提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽底部、侧壁及凸棱上形成厚度小于沟槽宽度二分之一的第一 在所述第一覆盖层上形成可旋涂层；刻蚀所述可旋涂层以使其厚度介于所述沟槽深度的十分之一至三分之一 之间；刻蚀所述第 一覆盖层使其顶部至所述可旋涂层底部； 移除所述可旋涂层。
14、 如权利要求13所述的闪存器件分离栅极的制造方法，其特征在于 所述凸棱上有硬掩膜层。
15、 如权利要求14所述的闪存器件分离栅极的制造方法，其特征在于 所述硬掩膜层为氮化硅。
16、 如权利要求13所述的闪存器件分离栅极的制造方法，其特征在于 所述第一覆盖层为多晶硅。
全文摘要
一种闪存器件分离栅极的制造方法，包括提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽底部、侧壁及凸棱上形成第一覆盖层；在所述第一覆盖层上形成第二覆盖层；刻蚀所述第二覆盖层以使其厚度介于所述沟槽深度的十分之一至三分之一之间；刻蚀所述第一覆盖层使其顶部至所述第二覆盖层底部；移除所述第二覆盖层。本发明避免在沟槽中填充的第二覆盖层上形成空洞。
文档编号H01L21/336GK101106110SQ200610028788
公开日2008年1月16日 申请日期2006年7月10日 优先权日2006年7月10日
发明者洪中山 申请人:中芯国际集成电路制造(上海)有限公司