专利名称：互补金属氧化物半导体器件的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种互补全属氧化物半导体
器件的制造方法。
背景技术：
互补金属氧化物半导体器件由于其低电压、低功耗、集成度高而被广泛
应用于计算机及通讯领域。专利申请号为200510069668.2的中国专利公开一种 互补型金属氧化物半导体器件及其制造方法。互补金属氧化物半导体器件是 在同一集成电路上集成N型金属氧化物半导体晶体管(NMOS)和P型金属氧化 物半导体晶体管(PMOS)，由于NMOS及PMOS不同的工作方式，因而对其阈 值电压调整需要分别进行。图1A 图1F是现有技术中互补型金属氧化物的制 造方法。如图1A所示，首先提供一P型带有外延层lOOa的半导体衬底lOO，，并 对所述衬底表面清洗。如图1B所示，旋涂光致抗蚀剂102，并通过曝光显影形 成N阱图案103,然后将衬底100置入离子注入设备，进行N型杂质磷掺杂。形 成N阱104。除去光致抗蚀剂102。并进行退火处理以修复掺杂过程对晶格的破 坏。如图1C所示，再次旋涂光致抗蚀剂106并形成P阱图案105，通过P型杂质 注入形成P阱108,除去光致抗蚀剂106并再次退火。4妄着如图1D所示，在所述 半导体衬底100表面形成一场氧化层110。如图1E所示，在所述场氧化层上旋 涂光致抗蚀剂107并定义出图案109，将所述带有图案109的半导体衬底100放 入到离子注入设备，对其进行P型掺杂，该掺杂步骤用来调节N阱种杂质浓度 进而调节形成的PMOS阈值电压。掺杂完成后移出所述半导体衬底100并去除 光致抗蚀剂107。如图1F所示，在所述半导体衬底上形成一氧化层lll,该氧 化层作为栅氧，也在后面的掺杂步骤中作为衬底的保护层，使掺杂离子对衬 底的损伤减小。再次将半导体衬底送入离子掺杂设备，同时对N阱和P阱进行P 型掺杂。该掺杂同时改变NMOS和PMOS的阈值电压。由于该互补金属氧化物 半导体器件PMOS工作在埋沟道模式，同时对PMOS和NMOS进行掺杂常常对 PMOS阈值电压调节不够，因而需预先对所述P阱4参杂，然后再同时进行4参杂 调节PMOS和NMOS的阈值电压。随后在所述半导体衬底1 OO上形成浅沟槽隔 离101和栅极112,然后进行金属互连，如图1G所示。
现有技术的互补型金属氧化物晶体管制造在对阈值电压的调整时，首先 需要通过光刻定义出P阱区域对P阱进行预掺杂，再去除光致抗蚀，然后进行 同时对N阱和P阱掺杂，增加了额外的光刻步骤，且半导体体衬底需要两次进 入离子注入设备，增加了工艺的复杂性，且延长了产品生产周期并增加了费用。
发明内容
本发明提供一种互补金属氧化物半导体器件的制造方法，该方法能够简 化阈值电压的调节工艺。
本发明提供的一种互补金属氧化物半导体器件的制造方法，包括
提供一半导体衬底；
在所述半导体衬底中形成N阱和P阱；
在所述半导体衬底上形成氧化层；
对所述N阱和P阱进行第一阶段掺杂；
对所述N阱和P阱进行第二阶段4参杂；
在所述N阱和P阱区域形成棚-极、源才及和漏才及。
所述第一阶段掺杂能量为55KeV 75KeV。
所述第一阶段掺杂能量为90KeV 110KeV。
所述第二阶段掺杂能量为55KeV 75KeV。
所述第二阶段掺杂能量为90KeV 110KeV。
所述掺杂物质为硼。
所述半导体衬底为P型或N型衬底。
所述半导体衬底上有外延层。
所述N阱和P阱的形成步骤为
在所述半导体衬底上旋涂第一光致抗蚀剂并曝光显影形成N阱图案； 对所述具有N阱图案的衬底进行N型掺杂； 去除所述第一光致抗蚀剂； 对所述半导体衬底退火；
在所述半导体衬底上旋涂第二光致抗蚀剂并形成P阱图案； 对所述具有P阱图案的衬底进行P型掺杂； 去除所述第二光致抗蚀剂；
对所述半导体衬底进行退火。
该方法进一步包括在所述栅极、源极和漏才及上形成互连层。
相应的，本发明还一种互补金属氧化物半导体器件的制造方法，包括
提供一半导体衬底；
在所述半导体衬底中形成P阱；
在所述半导体村底上形成氧化层；
对所述半导体衬底进行第一阶段掺杂；
对所述半导体衬底进行第二阶段掺杂；
在所述P阱区域和P阱区外半导体衬底上分别形成栅极、源极和漏极。
所述第一阶段掺杂能量为55KeV 75KeV。
所述第一阶段掺杂能量为90KeV 110KeV。
所述第二阶段掺杂能量为55KeV 75KeV。
所述第二阶段掺杂能量为90KeV 110KeV。
所述掺杂物质为硼。
所述半导体衬底为N型衬底。
所述半导体衬底上有外延层。
所述P阱的形成步骤为
在所述半导体衬底上旋涂光致抗蚀剂并形成P阱图案； 对所述具有P阱图案的衬底进行P型掺杂； 去除所述光致抗蚀剂； 对所述半导体衬底进行退火。
该方法进一步包括在所述栅极、源极和漏极上形成互连层。
本发明还提供一种互补金属氧化物半导体器件的制造方法，包括
提供一半导体衬底；
在所述半导体衬底中形成N阱；
在所述半导体衬底上形成氧化层；
对所述半导体衬底进行第一阶段掺杂；
对所述半导体村底进行第二阶段掺杂；
在所述N阱区域和N阱区外半导体衬底上分别形成栅极、源极和漏极。 所述第一阶段掺杂能量为55KeV-75KeV。
所述第一阶段掺杂能量为90KeV 110KeV。 所述第二阶段掺杂能量为55KeV 75KeV。 所述第二阶賴j参杂能量为90KeV~ 110KeV。
所述#^杂物质为硼。 所述半导体村底为P型衬底。
所述半导体村底上有外延层。 所述N阱的形成步骤为
在所述半导体衬底上旋涂光致抗蚀剂并形成N阱图案； 对所述具有N阱图案的衬底进行N型掺杂； 去除所述光致抗蚀剂； 对所述半导体衬底进行退火。 .
该方法进一步包括在所述栅极、源极和漏极上形成互连层。 与现有技术相比，本发明具有以下优点在本发明方法中没有在半导体 衬底上通过光刻工艺先形成光致抗蚀剂图案而分别对N阱和P阱进行离子植 入来进行沟道杂质浓度调节，而是通过对整个半导体衬底上的N阱和P阱进 行同时离子植入掺杂来完成对衬底上阱中的离子浓度调整，采用依次进行第 一阶段和第二阶段掺杂的方法，晶片不必从离子注入设备中取出，减少了工 艺步骤并节省了器件制造时间和制造费用，虽然在同时进行掺杂过程中N阱 和P阱都曝露在离子注入环境中，所注入的离子浓度也相差不大，但对N阱 或P阱的上形成的器件的阈值电压影响是不一样的。N阱的阈值电压在离子注 入的能量为65KeV较为敏感，而此时P阱的阈值电压对该能量注入变化不大。 即，用65KeV的能量对N阱和P阱同时进行离子注入，注入的离子改变了杂 质离子的浓度从而改变了丽0S和PM0S的阈值电压，但是对NMOS和PMOS 阈值电压的影响是不同的，对NMOS影响大而对PMOS影响不大，因而，可 以采用约为65KeV的能量例如55KeV 75KeV进4亍离子注入来达到调节 NMOS阈值电压的目的，而该能量下掺杂下对PMOS的阈值电压影响不大， 可以不用光致抗蚀剂阻挡。这样省去了一步光刻工艺，节省成本，减少费用。 减少了晶片在不同环节传送从而减少了其曝露在不同步骤而被污染的可能 性。同样的，当用100KeV的能量进行离子注入对PMOS阈值电压改变比较 明显而对NMOS改变不明显，同样用1 OOKeV左右例如90KeV ~ 11 OKeV的
能量进行离子注入来调节PMOS阈值电压时也不必对NMOS区域进4亍阻挡。
PMOS阈值电压调节的离子注入能量比NMOS阈值电压调节的离子注入能量 要大，是由于PMOS栅极材料为N型掺杂多晶珪或金属，从而PMOS工作在 埋沟道模式，其掺杂的离子深度要比NMOS大。晶片被送入离子注入设备通 过设定不同的注入能量两次进行注入掺杂，晶片不必从设备中取出就可以完 成PMOS和NMOS的阈值电压调整掺杂。节省了晶片传送的时间，也避免了 传送过程中产生缺陷的可能性，缩短了制造周期。
图1A 图1G为现有技术互补金属氧化物半导体器件制造方法剖面图2A~图2F为本发明方法第一实施例剖面图示意图3A 图3E为本发明方法第二实施例剖面示意图4A-图4E为本发明方法第三实施例剖面示意图5为不同离子注入能量对N阱、P阱的阈值电压不同影响的比较曲线。
具体实施例方式
下面结合附图对本发明的具体实施方式
做详细的说明。
本发明互补金属氧化物半导体器件制造过程中，提供一半导体衬底并在 形成用来制造NMOS和PMOS的导电沟道区域后，将所述半导体衬底送入离 子注入设备依次进行第一阶段和第二阶段的离子注入掺杂，实现对NMOS和 PMOS阈值电压的调整，然后制造栅极、源极、漏极及互连线。
图2A 图2F为本发明方法第一实施例剖面示意图。
如图2A所示，提供一半导体衬底200,该衬底可以是P型也可以是N型 衬底。村底上形成一外延层200a。所述外延层200a与所述衬底200有相同的 晶硅结构但缺陷很少。通过化学清洗除去所述衬底200表面的玷污及缺陷粒 子。将所述半导体衬底200送入氧化炉在外延层200a表面形成一薄氧化层， 该氧化层能够保护衬底表面不受污染且在离子注入过程中保护衬底200不受 损伤。
如图2B所示，在所述半导体衬底上涂布表面活性剂(HMDS )并在HMDS 上旋涂光致抗蚀剂202，进行软烤(Softbake)，并送入光刻机进行曝光，然后 送入显影槽进行显影，然后通过硬烤(Hard bake)去除光致抗蚀剂202中的 水分并增加光致抗蚀剂202与衬底的黏附性，形成N阱图案203。将带有N
阱图案的半导体衬底200送入离子注入设备进行离子注入掺杂，由于衬底上N 阱图案203底部露出衬底，因而高能离子可以穿过外延层200a上表面进入到 外延层200a中而形成N阱204,掺入杂质为磷。半导体衬底200的其它区域 由于受光致抗蚀剂保护而不会被掺入杂质。掺杂完成后，将所述半导体衬底 200移出离子注入设备，去除表面的光致抗蚀剂202并进行清洗。对掺杂形成 N阱204的半导体衬底200进行退火处理，高温退火一方面可以使掺入外延 层200a的杂质离子形成均勻分布并向更深处扩散，并激活杂质离子与衬底单 晶硅之间的化学键；另 一方面可以修复掺杂过程中高能的杂质离子对衬底造 成的损伤。4参杂形成的N阱作为NMOS的导电沟道。
如图2C所示，在所述半导体衬底上旋涂光致抗蚀剂206，跟形成N阱图 案同样的步骤形成P阱图案，不同的是在曝光过程中选用的光掩膜为形成P 阱图案的掩膜板(Mask )，然后对形成P阱图案的半导体衬底200进行P型离 子掺杂形成P阱208。掺入的杂质为硼。并进行同样的去除光致抗蚀剂清洗及 高温退火步骤。掺杂形成的P阱作为PMOS的导电沟道
需要说明的是，形成N阱及P阱步骤并非一定按照上述顺序，也可以先 形成P阱再形成N阱。
如图2D所示，再所述形成双阱(N阱及P阱)的半导体衬底上形成一场 氧化层210并进4亍离子注入。
如图2E所示，在所述场氧化层210上形成氧化层211，所述氧化层211 一方面可以在形成栅极后作为栅氧，绝缘多晶硅与衬底。另一方面，该氧化 层211可以作为保护层保护在后面的离子注入过程中高能的离子不会对衬底 造成损伤，作为緩冲层可以控制离子植入的深度不会太深。对所述半导体衬 底清洗后送入离子注入设备，对所述N阱及P阱在能量为55KeV 75KeV，剂 量为e'7cm2条件下进行第一阶段掺杂，掺入杂质为硼，该掺杂主要用于调节N 阱中杂质离子的浓度，在形成CMOS后，会在N阱中形成N型导电沟道，N阱 中的杂质浓度会影响器件的阈值电压，由于阈值电压对阱中的杂质离子浓度 非常敏感，因而通过调节N阱中的杂质离子浓度可以调节NMOS的阀值电压， 对所述N阱及P阱在能量为90KeV 110KeV，剂量为e'Vcm2条件下进行第二阶 段掺杂，掺入杂质为硼。该第二阶段掺杂主要用来调节形成的PMO S阈值电 压。在对衬底同时进行两次不同能量的掺杂后，半导体衬底上用于形成PMOS
和醒0S的导电沟道的杂质浓度及分布都到了需求的浓度。也即通过不同阶段
不同能量的离子4直入，PM0S和NM0S的阈值电压达到了需求。本实施例中也 可以在第一阶段进行能量为90KeV 110KeV的掺杂，在第二阶段进行能量为 55KeV~ 75KeV掺杂。
在本发明方法中没有在半导体衬底上通过光刻工艺先形成光致抗蚀剂图 案而分别对N阱和P阱进行离子植入来进行沟道杂质浓度调节，而是通过对 整个半导体衬底上的N阱和P阱进行同时离子植入掺杂来完成对衬底上阱中 的离子浓度调整，采用先进行依次进行第一阶段和第二阶段掺杂的方法，晶 片不必从离子注入设备中取出，减少了工艺步骤并节省了器件制造时间和制
造费用，虽然在同时进行掺杂过程中N阱和P阱都曝露在离子注入环境中， 所注入的离子浓度也相差不大，但对N阱或P阱的上形成的器件的阈值电压 影响是不一样的。图5是在硼离子注入时，相同的注入剂量不同离子注入能 量对N阱、P阱的阈值电压不同影响的比较曲线。如图5所示，横轴表示离 子入住的能量(KeV )，纵轴表示阈值电压，其中□表示不同的掺杂能量对NMOS 阈值电压的影响，0表示不同的掺杂能量对PM0S阈值电压的影响。从曲线 中可以看出，N阱的阈值电压在离子注入的能量为65KeV较为敏感，而此时 P阱的阈值电压对该能量注入变化不大。即，用65KeV的能量对N阱和P阱同 时进行离子注入，注入的离子改变了杂质离子的浓度从而改变了 NM0S和PM0S 的阈值电压，但是对NMOS和PMOS阈值电压的影响是不同的，对NMOS 影响大而对PMOS影响不大，因而，可以采用约为65KeV的能量例如 55KeV 75KeV进行离子注入来达到调节NMOS阈值电压的目的，而该能量 下掺杂下对PMOS的阈值电压影响不大，可以不用光致抗蚀剂阻挡。这样省 去了一步光刻工艺，节省成本，减少费用。减少了晶片在不同环节传送从而 减少了其曝露在不同步骤而被污染的可能性。同样的，当用100KeV的能量进
100KeV左右例如90KeV ~ 110KeV的能量进行离子注入来调节PMOS阈值电 压时也不必对NMOS区域进行阻挡。PMOS阈值电压调节的离子注入能量比 NMOS阈值电压调节的离子注入能量要大，是由于PMOS栅极材料为N型掺 杂多晶硅或金属，从而PMOS工作在埋沟道模式，其掺杂的离子深度要比 NMOS大。晶片被送入离子注入设备通过设定不同的注入能量两次进行注入
掺杂，晶片不必从设备中取出就可以完成PMOS和NMOS的阈值电压调整掺 杂。节省了晶片传送的时间，也避免了传送过程中产生缺陷的可能性，缩短 了制造周期。
如图2F所示，在所述半导体衬底200的N阱和P阱上形成隔离201,栅 极212 (并对PMOS栅极进行N掺杂)，源极213a，漏极213b并制造互连线(这 里没有画出)。
图3A 图3E为本发明方法第二实施例剖面示意图。
如图3A所示，提供一半导体衬底300,该衬底是P型衬底。衬底上形成 一外延层300a。所述外延层300a与所述衬底300有相同的晶硅结构但缺陷很 少，对所述外延层300a进行掺杂。通过化学清洗除去所述衬底300a表面的玷 污及缺陷粒子。将所述半导体衬底300送入氧化炉在外延层300a表面形成一 薄氧化层，该氧化层能够保护衬底表面不受污染且在离子注入过程中保护衬 底300不受损伤。
如图3B所示，在所述半导体衬底上涂布表面活性剂(HMDS )并在HMDS 上旋涂光致抗蚀剂302,进行软烤(softbake)，并送入光刻机进行曝光，然后 送入显影槽进行显影，通过硬烤(Hardbake)去除光致抗蚀剂302中的水分并 增加光致抗蚀剂302与衬底的黏附性，形成N阱图案303。将带有N阱图案 的半导体衬底300送入离子注入设备进行离子注入掺杂，由于衬底上N阱图 案303底部露出衬底，因而高能离子可以穿过外延层300a上表面进入到外延 层300a中而形成N阱304,掺入杂质为磷。半导体衬底300的其它区域由于 受光致抗蚀剂302保护而不会被掺入杂质。掺杂完成后，将所述半导体衬底 300移出离子注入设备，去除表面的光致抗蚀剂302并进行清洗。对掺杂形成 N阱的半导体衬底进行退火处理，高温退火一方面可以使掺入外延层300a的 杂质离子形成均匀分布并向更深处扩散，并激活杂质离子与衬底单晶硅之间 的化学键。另一方面可以修复掺杂过程中高能的杂质离子对村底造成的损伤。 掺杂形成的N阱作为形成NMOS的导电沟道，由于选用P型衬底，P衬底可 作为PMOS的导电沟道。
如图3C所示，在所述形成N阱的半导体衬底上形成一场氧化层310并进 行离子注入。
如图3D所示，在所述场氧化层310上形成氧化层311,所述氧化层311
一方面可以在形成栅极后作为栅氧，绝缘多晶硅与衬底。另一方面，该氧化 层可以作为保护层保护在后面的离子注入过程中高能的离子不会对衬底造成 损伤，作为緩冲层可以控制离子植入的深度不会太深。对所述半导体衬底清
洗后送入离子注入设备，对所述N阱及半导体村底除N阱外其它区域在能量 为55KeV 75KeV，剂量为e"/ci^条件下进行第一阶段掺杂，掺入杂质为硼， 该掺杂主要用于调节N阱中杂质离子的浓度，在形成CM0S后，会在N阱中N 型导电沟道，N阱中的杂质浓度会影响器件的阈值电压，由于阈值电压对阱中 的杂质离子浓度非常敏感，因而通过调节N阱中的杂质离子浓度可以调节NM0S 的阈值电压，对所述N阱及半导体衬底除N阱外其它区域在能量为90KeV 110KeV,剂量为e'7ci^条件下进行第二阶段掺杂，掺入杂质为硼。同样的， 该第二阶段掺杂主要用来调节形成的PMO S阈值电压。在对村底同时进行两 次不同能量的掺杂后，半导体衬底上用于形成PM0S和NM0S的导电沟道都到 了需求的浓度。也即通过不同能量的离子植入，PM0S和丽0S的阈值电压达 到了需求。本实施例中也可以在第一阶段进行能量为90KeV 110KeV的掺杂， 在第二阶段进行能量为55KeV 75KeV掺杂。
案分别对N阱和衬底上除N阱外其它区域进行离子植入来进行沟道杂质浓度 调节，而是通过对整个半导体衬底上的N阱和衬底上除N阱外其它区域进行 同时离子植入掺杂来完成对离子浓度调整，采用依次进行第 一阶段和第二阶 段掺杂的方法，晶片不必从离子注入设备中取出，减少了工艺步骤并节省了 器件制造时间，虽然在同时进行掺杂过程中N阱和衬底上除N阱外其它区域 都曝露在离子注入环境中，所注入的离子浓度也相差不大，但对N阱和衬底 上除N阱外其它区域的上形成的器件的阈值电压影响是不一样的。丽OS的阈 值电压在离子注入的能量为65KeV较为敏感，而此时PMOS的阈值电压对该能 量注入变化不大。即，用65KeV的能量对N阱和形成PMOS的区域同时进行离 子注入，注入的离子改变了杂质离子的浓度从而改变了丽OS和PMOS的阈值 电压，但是对NMOS和PMOS阈值电压的影响是不同的，对NMOS影响大 而对PMOS影响不大，因而，可以采用约为65KeV的能量例如55KeV 75KeV 进行离子注入来达到调节NMOS阈值电压的目的，而该能量下掺杂下对 PMOS的阈值电压影响不大，可以不用光致抗蚀剂阻挡。这样省去了一步光
刻工艺，节省成本，减少费用。减少了晶片在不同环节传送从而减少了其曝
露在不同步骤而被污染的可能性。同样的，当用100KeV的能量进行离子注入 对PMOS阈值电压改变比较明显而对NMOS改变不明显，同样用100KeV左 右例如90KeV~ 110KeV的能量进行离子注入来调节PMOS阈值电压时也不 必对NMOS区域进行阻挡。PMOS阈值电压调节的离子注入能量比NMOS 阈值电压调节的离子注入能量要大，是由于PMOS柵极材料为N型掺杂多晶 硅或金属，从而PMOS工作在埋沟道模式，其掺杂的离子深度要比NMOS大。 晶片被送入离子注入设备通过设定不同的注入能量两次进行注入掺杂，晶片 不必从设备中取出就可以完成PMOS和NMOS的阈值电压调整掺杂。节省了 晶片传送的时间，也避免了传送过程中产生缺陷的可能性，缩短了制造周期。
如图3E所示，在所述半导体衬底300的N阱和衬底上形成隔离301,栅 极312 (并对PMOS栅极进行N掺杂)，源极313a，漏极313b并制造互连线(这 里没有画出)。
图4A~图4E为本发明方法第三实施例剖面示意图。
如图4A所示，提供一半导体衬底400,该衬底是N型村底。衬底上形成 一外延层400a。所述外延层400a与所述衬底400有相同的晶硅结构但缺陷很 少，对所述外延层400a进行掺杂。通过化学清洗除去所述衬底400a表面的玷 污及缺陷粒子。将所述半导体衬底400送入氧化炉在外延层400a表面形成一 薄氧化层，该氧化层能够保护衬底表面不受污染且在离子注入过程中保护衬 底400不受损伤。
上旋涂光致抗蚀剂406,进行软烤(softbake)，并送入光刻机进行曝光，然后 送入显影槽进行显影，通过硬烤(Hard bake)去除光致抗蚀剂406中的水分 并增加光致抗蚀剂406与衬底的縣附性，形成P阱图案405。将带有P阱图案 的半导体衬底400送入离子注入设备进行离子注入掺杂，由于衬底上P阱图 案405底部露出衬底，因而高能离子可以穿过外延层400a上表面进入到外延 层400a中而形成N阱408，掺入杂质为硼。半导体衬底400的其它区域由于 受光致抗蚀剂保护而不会被掺入杂质。掺杂完成后，将所述半导体衬底400 移出离子注入设备，去除表面的光致抗蚀剂406并进行清洗。对掺杂形成P 阱的半导体衬底进行退火处理，高温退火一方面可以使#^入外延层400a的杂
质离子形成均匀分布并向更深处扩散，并激活杂质离子与衬底单晶硅之间的 化学键。另 一方面可以修复掺杂过程中高能的杂质离子对村底造成的损伤。
掺杂形成的P阱作为形成PMOS的导电沟道，由于选用N型衬底，N村底可 作为NMOS的导电沟道。
如图4C所示，在所述形成P阱的半导体衬底上形成一场氧化层410并进 行离子注入。
如图4D所示，在所述场氧化层410上形成氧化层411,所述氧化层411 一方面可以在形成栅极后作为栅氧，绝缘多晶硅与衬底。另一方面，该氧化 层可以作为保护层保护在后面的离子注入过程中高能的离子不会对衬底造成 损伤，作为緩冲层可以控制离子植入的深度不会太深。对所述半导体衬底清 洗后送入离子注入设备，对所述P阱及半导体衬底除P阱外其它区域在能量 为90KeV 110KeV,剂量为e'7cW条件下进行第一阶段掺杂，掺入杂质为硼， 该掺杂主要用于调节P阱中杂质离子的浓度，在形成CM0S后，会在P阱中P 型导电沟道P阱中的杂质浓度会影响器件的阈值电压，由于阈值电压对阱中 的杂质离子浓度非常敏感，因而通过调节P阱中的杂质离子浓度可以调节PM0S 的阈值电压，对所述P阱及半导体衬底除P阱外其它区域在能量为55KeV 75KeV,剂量为e'7cri^条件下进行第二阶段掺杂，掺入杂质为硼。该第一阶段 掺杂主要用来调节形成的PMO S阈值电压。在对衬底同时进行两次不同能量 的掺杂后，半导体衬底上用于形成PMOS和NMOS的导电沟道都到了需求的浓 度。也即通过不同能量的离子植入，PMOS和NMOS的阈值电压达到了需求。 本实施例中也可以在第一阶段进行能量为55KeV 75KeV的掺杂，在第二阶段 进行能量为90KeV 110KeV掺杂。
在本发明方法中没有在半导体衬底上通过光刻工艺先形成光致抗蚀剂图 案而分别对P阱和衬底上除P阱外其它区域进行离子植入来进行沟道杂质浓 度调节，而是通过对整个半导体村底上的P阱和衬底上除P阱外其它区域进 行同时离子植入掺杂来完成对离子浓度调整，采用进行依次进行第 一阶段和 第二阶段掺杂的方法，晶片不必从离子注入设备中取出，减少了工艺步骤并 节省了器件制造时间和制造费用，虽然在同时进行掺杂过程中P阱和衬底上
除P阱外其它区域都曝露在离子注入环境中，所注入的离子浓度也相差不大， 但对P阱和衬底上除P阱外其它区域的上形成的器件的阈值电压影响是不一
样的。NM0S的阈值电压在离子注入的能量为65KeV较为敏感，而此时PMOS的 阈值电压对该能量注入变化不大。即，用65KeV的能量对P阱和形成PMOS的 区域同时进行离子注入，注入的离子改变了杂质离子的浓度从而改变了 NMOS 和PMOS的阈值电压，但是对NMOS和PMOS阈值电压的影响是不同的，对 NMOS影响大而对PMOS影响不大，因而，可以采用约为65KeV的能量例如 55KeV 75KeV进行离子注入来达到调节NMOS阈值电压的目的，而该能量 下掺杂下对PMOS的阈值电压影响不大，可以不用光致抗蚀剂阻挡。这样省 去了一步光刻工艺，节省成本，减少费用。减少了晶片在不同环节传送从而 减少了其曝露在不同步骤而被污染的可能性。同样的，当用100KeV的能量进
lOOKeV左右例如90KeV ~ 110KeV的能量进行离子注入来调节PMOS阈值电 压时也不必对NMOS区域进行阻挡。PMOS阈值电压调节的离子注入能量比 NMOS阈值电压调节的离子注入能量要大，是由于PMOS栅极材料为N型掺 杂多晶硅或金属，从而PMOS工作在埋沟道模式，其掺杂的离子深度要比 NMOS大。晶片被送入离子注入设备通过设定不同的注入能量两次进行注入
杂。节省了晶片传送的时间，也避免了传送过程中产生缺陷的可能性，缩短 了制造周期。
如图4E所示，在所述半导体衬底400的N阱和P阱上形成隔离401，栅 极412 (并对PMOS栅极进行N掺杂)，源极413a，漏极413b并制造互连线(这 里没有画出)。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1、一种互补金属氧化物半导体器件的制造方法，其特征在于包括提供一半导体衬底；在所述半导体衬底中形成N阱和P阱；在所述半导体衬底上形成氧化层；对所述N阱和P阱进行第一阶段掺杂；对所述N阱和P阱进行第二阶段掺杂；在所述N阱和P阱区域形成栅极、源极和漏极。
2、 如权利要求1所述的方法，其特征在于所述第一阶段掺杂能量为 55KeV 75KeV。
3、 如权利要求1所述的方法，其特征在于所述第一阶段掺杂能量为 90KeV~ 110KeV。
4、 如权利要求1所述的方法，其特征在于所述第二阶段掺杂能量为 55KeV-75KeV。
5、 如权利要求1所述的方法，其特征在于所述第二阶段掺杂能量为 90KeV 110KeV。
6、 如权利要求l所述的方法，其特征在于所述掺杂物质为硼。
7、 如权利要求1所述的方法，其特征在于所述半导体衬底为P型或N 型衬底。
8、 如权利要求l所述的方法，其特征在于所述半导体衬底上有外延层。
9、 如权利要求l所述的方法，其特征在于，所述N阱和P阱的形成步骤为在所述半导体衬底上旋涂第一光致抗蚀剂并曝光显影形成N阱图案； 对所述具有N阱图案的衬底进行N型掺杂； 去除所述第一光致抗蚀剂； 对所述半导体衬底退火；在所述半导体衬底上旋涂第二光致抗蚀剂并形成P阱图案； 对所述具有P阱图案的衬底进行P型掺杂； 去除所述第二光致抗蚀剂； 对所述半导体衬底进行退火。
10、 如权利要求l所述的方法，其特征在于，该方法进一步包括 在所述4册;fe、源一及和漏4及上形成互连层。
11、 一种互补金属氧化物半导体器件的制造方法，其特征在于包括 提供一半导体衬底；在所述半导体衬底中形成P阱； 在所述半导体衬底上形成氧化层； 对所述半导体衬底进行第 一 阶段掺杂； 对所述半导体衬底进行第二阶段掺杂；在所述P阱区域和P阱区外半导体衬底上分别形成4册极、源极和漏极。
12、 如权利要求11所述的方法，其特征在于所述第一阶段摻杂能量为 55KeV 75KeV。
13、 如权利要求11所述的方法，其特征在于所述第一阶段掺杂能量为 90KeV 110KeV。
14、 如权利要求11所述的方法，其特征在于所述第二阶段掺杂能量为55KeV 75KeV。
15、 如权利要求ll所述的方法，其特征在于所述第二阶段摻杂能量为 90KeV~ 110KeV。
16、 如权利要求11所述的方法，其特征在于所述4参杂物质为硼。
17、 如权利要求11所述的方法，其特征在于所述半导体衬底为N型衬底。
18、 如权利要求11所述的方法，其特征在于所述半导体衬底上有外延层。
19、 如权利要求11所述的方法，其特征在于，所述P阱的形成步骤为 在所述半导体衬底上旋涂光致抗蚀剂并形成P阱图案； 对所述具有P阱图案的衬底进行P型掺杂； 去除所述光致抗蚀剂；对所述半导体衬底进行退火。
20、 如权利要求11所述的方法，其特征在于，该方法进一步包括 在所述栅极、源极和漏极上形成互连层。
21、 一种互补金属氧化物半导体器件的制造方法，其特征在于包括 提供一半导体衬底；在所述半导体4于底中形成N阱；在所述半导体衬底上形成氧化层； 对所述半导体衬底进行第一阶段掺杂； 对所迷平导体衬底进行第二阶段掺杂；在所述N阱区域和N阱区外半导体衬底上分别形成栅极、源极和漏极。
22、 如权利要求21所述的方法，其特征在于所述第一阶段掺杂能量为 55KeV 75KeV。
23、 如权利要求21所述的方法，其特征在于所述第一阶段掺杂能量为 90KeV 110KeV。
24、 如权利要求21所述的方法，其特征在于所述第二阶段掺杂能量为55KeV 75KeV。
25、 如权利要求21所述的方法，其特征在于所述第二阶段掺杂能量为 90KeV~ 110KeV。
26、 如权利要求21所述的方法，其特征在于所述掺杂物质为硼。
27、 如权利要求21所述的方法，其特征在于所述半导体衬底为P型衬底。
28、 如权利要求21所述的方法，其特征在于所述半导体衬底上有外延层。
29、 如权利要求21所述的方法，其特征在于，所述N阱的形成步骤为 在所述半导体衬底上旋涂光致抗蚀剂并形成N阱图案； 对所述具有N阱图案的衬底进行N型掺杂； 去除所述光致抗蚀剂；对所述半导体衬底进行退火。
30、 如权利要求21所述的方法，其特征在于，该方法进一步包括 在所述栅极、源极和漏极上形成互连层。
全文摘要
一种互补金属氧化物半导体器件的制造方法，包括提供一半导体衬底；在所述半导体衬底中形成N阱和P阱；在所述半导体衬底上形成氧化层；对所述N阱和P阱进行第一阶段掺杂；对所述N阱和P阱进行第二阶段掺杂；在所述N阱和P阱区域形成栅极、源极和漏极及互连层。本发明方法采用不同能量先后对沟道区域掺杂以改变阈值电压，减少了工艺步骤节省了成本缩短了制造周期。
文档编号H01L21/8238GK101106107SQ20061002877
公开日2008年1月16日 申请日期2006年7月10日 优先权日2006年7月10日
发明者杨勇胜, 肖德元, 溯 邢 申请人:中芯国际集成电路制造(上海)有限公司