专利名称：单闸极的非挥发性内存及其操作方法
技术领域：
本发明是有关一种非挥发性内存(Non-Volatile Memory)及其操作方法，特别是关于一种可于低电压低消耗电流进行写入及抹除的单闸极的非挥发性内存及其操作方法。
背景技术：
按，互补式金属氧化半导体(Complementary Metal OxideSemiconductor，CMOS)制造流程技术已成为特殊应用集成电路(application specific integrated circuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，电子式可清除程序化只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)由于具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。
非挥发性内存为可程序化的，其用以储存电荷以改变内存的晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的所有电荷移除，使得所有非挥发性内存回到原内存的晶体管的闸极电压。因此，在公知非挥发性内存的结构中，操作电压往往都超过10伏特，不但升压面积造成成本的增加，更需要消耗大量电流才能达成升压后操作的目的，而且，以先进的制造流程技术生产非挥发性内存，往往需要增加很多道制造流程，不但增加了制造的困难度，也增加了生产成本，尤其是在嵌入式(embedded)产品；故，目前先进的制造流程技术，都是往低电压发展。
发明内容
鉴于以上的问题，本发明的主要目的在于提供一种单闸极的非挥发性内存及其操作方法，是使用单一浮接闸极结构，且在程序化时，对源极施加一真正有用电压或对晶体管基底施加一背向偏压，以产生较宽的空乏的源极-基底接面，进而改善电流流向浮接闸极的效率，以大幅降低程序化单闸极的非挥发性内存的电流需求。
本发明的另一目的在于提供一种单闸极的非挥发性内存及其操作方法，藉由升高汲极电压，并在闸极加上一微小电压，以增加F-N隧穿电流来进行抹除，以达到高速抹除的功效。
本发明的再一目的在于提供一种单闸极的非挥发性内存及其操作方法，是使用正负压来达到超低操作电压、低操作电流、高可靠度的功效，且使整体非挥发性内存的体积可小型化。
因此，为达上述目的，本发明所揭露的单闸极的非挥发性内存及其操作方法，应用于单闸极的非挥发性内存，此单闸极的非挥发性内存是在半导体基底中设有晶体管及电容结构，其中晶体管包含第一导电闸极堆栈在第一介电层表面，第一介电层位于半导体基底上或隔离井中，且有二高度导电的第一离子掺杂区位于二侧来形成源极及汲极；电容结构如同晶体管亦形成一像三明治的顶板-介电层-顶板结构，包括有第二离子掺杂区、第二介电层与第二导电闸极，且电容结构的第二导电闸极及晶体管的第一导电闸极系隔离并被电连接，并形成非挥发性内存的单浮接闸极。其中，半导体基底或隔离井为P型，第一离子掺杂区与第二离子掺杂区为N型；或者，半导体基底可为N型，第一离子掺杂区与第二离子掺杂区为P型。
此单闸极的非挥发性内存的低压操作方法，乃包括施加电压于源极或一背向偏压(back-bias)于晶体管基底的程序化方式(或写入时源极电压大于基底电压)，以及升高闸极电压(或抹除时闸极电压大于源极电压)以增加F-N隧穿电流的快速抹除方式，或利用负压装置，以达到超低操作电压、低操作电流。凡利用本发明的方式使单闸极的非挥发性内存组件以不同的结构变化来进行程序化及抹除的操作，皆在本发明的范围中以下藉由具体实施例，配合所附的附图详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
图1为本发明的第一实施例的单闸极的非挥发性内存结构的剖视图；图2A为本发明的第一实施例的设有四个端点的结构示意图；图2B为图2A结构的等效电路；图3为本发明的第二实施例的单闸极的非挥发性内存结构的剖视图；图4为本发明的第二实施例的抹除架构示意图；图5为本发明的第三实施例的单闸极的非挥发性内存结构的剖视图；图6为本发明的第三实施例的抹除架构示意图；图7为本发明的第四实施例的单闸极的非挥发性内存结构的剖视图；图8A为本发明的第四实施例的设有六个端点的结构示意图；图8B为图8A结构的等效电路；及图9为本发明的第五实施例的单闸极的非挥发性内存结构的剖视图。
其中100单闸极非挥发性内存结构110NMOS晶体管111第一介电层112第一导电闸极113源极114汲极115通道120N型电容结构121第二离子掺杂区122第二介电层123第二导电闸极130P型半导体基底138隔离材料140单浮接闸极200单闸极非挥发性内存结构
210PMOS晶体管212第一导电闸极213源极214汲极216N型井220N型电容结构221第二离子掺杂区223第二导电闸极230P型半导体基底238隔离材料240单浮接闸极300单闸极非挥发性内存结构310NMOS晶体管312第一导电闸极313源极314汲极317P型井320N型电容结构321第二离子掺杂区323第二导电闸极330N型半导体基底338隔离材料340单浮接闸极400单闸极非挥发性内存结构410NMOS晶体管412第一导电闸极413源极414汲极
415通道416N型井417P型井420N型电容结构421第二离子掺杂区423第二导电闸极430P型半导体基底438隔离材料440单浮接闸极500单闸极非挥发性内存结构510NMOS晶体管512第一导电闸极513源极514汲极517P型井520N型电容结构521第二离子掺杂区523第二导电闸极530N型半导体基底538隔离材料540单浮接闸极
具体实施例方式
图1为本发明的第一实施例所提供的单闸极的非挥发性内存结构的剖视图。
单闸极非挥发性内存结构100包括一NMOS晶体管(NMOSFET)110及一N型电容结构120于P型半导体基底130中；NMOS晶体管110包含一第一介电层111位于P型半导体基底130表面上，一第一导电闸极112迭设于第一介电层111上方，以及二第一离子掺杂区位于P型半导体基底130内，分别作为其源极113及汲极114，在源极113和汲极114间形成一通道115；N型电容结构120包含一第二离子掺杂区121于P型半导体基底130内，一第二介电层122位于第二离子掺杂区121侧面上，以及一第二导电闸极123迭设于第二介电层122上方，形成顶板-介电层-侧底板的电容结构。NMOS晶体管110的第一导电闸极112和N型电容结构120的侧顶部第二导电闸极123系被电连接且以隔离材料138隔离，形成单浮接闸极(floating gate)140的结构。其中，第一离子掺杂区与第二离子掺杂区121系为N型离子掺杂区。
此单闸极非挥发性内存结构100为设有四个端点的结构，如图2A所示，该四个端点分别为源极、汲极、控制闸极以及基底连接结构，并于基底130、源极113、汲极114、第二离子掺杂区121上分别施加基底电压Vsub、源极电压Vs、汲极电压Vd与控制闸极电压Vc；图2B为其等效电路。此单闸极非挥发性内存结构100的低电压操作过程的条件如下写入时a.Vsub为接地(＝0)。
b.Vd＞Vs＞0，且Vc＞Vs＞0。
抹除时a.Vsub为接地(＝0)。
b.Vd＞Vc＞Vs≥0。
图3为本发明的第二实施例所提供的单闸极的非挥发性内存结构的剖视图。
单闸极非挥发性内存结构200包括PMOS晶体管210及N型电容结构220于P型半导体基底230中，PMOS晶体管210的第一离子掺杂区为P型离子掺杂区，N型电容结构220的第二离子掺杂区221为N型离子掺杂区，且第一离子掺杂区下方更包括一N型井216，而PMOS晶体管210的第一导电闸极212和N型电容结构220的侧顶部第二导电闸极223亦被电连接且以隔离材料238隔离，形成单浮接闸极240的结构。
对于单闸极非挥发性内存结构200进行低电压操作过程时，是对于基底230、N型井216、源极213、汲极214、第二离子掺杂区221上分别施加基底电压Vsub、N型井电压Vnwcll、源极电压Vs、汲极电压Vd与控制闸极电压Vc，其条件如下写入时a.Vsub为接地(＝0)。
b.Vnwell≥Vs＞Vd＞0，且Vc＞Vd＞0。
另外，图4为图3的抹除架构示意图，N型井电压Vnwell必需大于基底电压Vsub，以防止PMOS晶体管的N型井至P型半导体基底间产生接面顺向偏压；该控制闸极电压Vc应足够大以防止PMOS晶体管打开；该汲极电压加到等于N型井电压Vnwell，汲极电压Vd等于基底电压Vsub，进而使电荷在单浮接闸极中被抹除。
抹除时a.Vsub为接地(＝0)，Vc＞0。
b.Vnwell≥Vs＞Vd≥0。
图5为本发明的第三实施例所提供的单闸极的非挥发性内存结构的剖视图。
单闸极非挥发性内存结构300则包括NMOS晶体管310、N型电容结构320及P型井316于N型半导体基底330中，NMOS晶体管310与N型电容结构320位于P型井317表面，且NMOS晶体管310的第一导电闸极312和N型电容结构320顶部的第二导电闸极323系被电连接且以隔离材料338隔离，而形成一单浮接闸极340的结构。
对于单闸极非挥发性内存结构300进行抹除及写入过程，系于N型半导体基底330、P型井316、源极313、汲极314与第二离子掺杂区321上分别施加基底电压Vsub、P型井电压Vpwell、源极电压Vs、汲极电压Vd与控制闸极电压Vc，且其低电压操作过程的条件如下写入时a.Vsub为电源，Vpwell＝0。
b.Vd＞Vs＞0，且Vc＞Vs＞0。
抹除时a.Vsub为接电源，Vpwell＝0。
b.Vd＞Vc＞Vs≥0。
或者，利用基底背向偏压(back-bias)程序化写入时a.Vsub为接电源，Vpwell＞0。
b.Vd＞Vs＞Vpwell＞0，且Vc＞Vs＞Vpwell＞0。
抹除时a.Vsub为接电源，Vpwell为接地(＝0)。
b.Vd＞Vc＞Vs≥0。
上述图1的单闸极非挥发性内存结构100，系在一P型硅晶圆上制造而得，隔离结构138系由标准隔离模块制造流程来完成；在形成基本的隔离结构138的后，N型电容结构110及NMOS晶体管120的通道115系藉由离子布植来形成；在成长第一导电闸极112、第二导电电极123的介电层的后，接着沉积形成多晶硅，且以微影蚀刻进行图案化，将多晶硅形成单浮接闸极140；接着，进行离子布植以形成NMOS晶体管110的源极113、汲极114和控制闸极等电极。在金属化的后，便完成单闸极非挥发性内存结构100的制作。
使用相同制造流程，图3的单闸极非挥发性内存结构200，乃藉由在N型井216离子植入以及源极-闸极植入区进行不同图案化来制成；另外，图5的单闸极非挥发性内存结构300，系在N型硅晶圆上以相同制造流程，且在P型井317及源极-闸极植入区进行不同图案化来完成，在本发明中，上述制造流程系指一般CMOS的制造流程。
在本发明中，进行程序化时，系施加电压于单闸极非挥发性内存结构的源极，该源极电压可对于源极及基底间的接面(junction)产生一逆向偏压，而源极及汲极间的电位降将允许通道载子从源极移动至汲极。该源极-基底间的逆向偏压更进一步扩展至空乏的接面区(Depletedjunction region)，因而在通道表面附近产生更高浓度的载子密度；在信道表面附近的高载子密度便提高闸极电流效应，而使程序化所需的总电流降低。因此，可靠度、程序化干扰及程序化速度将可得到极大改善；相较于公知未使用源极电压的技术，闸极电流效率的改善可高达几百倍。
此外，本发明更可藉由升高汲极电压，并在闸极加上一微小电压以增加F-N遂穿电流来进行抹除，以达到高速抹除的功效。
图7为本发明的第四实施例所提供的单闸极的非挥发性内存结构的剖视图。
单闸极非挥发性内存结构400乃包括一隔离井，本发明是使用正负压来进一步降低工作绝对电压及电流。此单闸极非挥发性内存结构400为设有六个端点的结构，如第8A图所示，该六个端点分别为源极、汲极、控制闸极、P型井、N型井以及基底，并于P型半导体基底430、源极413、汲极414、P型井417、N型井416与第二离子掺杂区421上分别施加基底电压Vsub、源极电压Vs、汲极电压Vd、P型井电压Vpwell、N型井电压Vnwell与控制闸极电压Vc；第8B图为其等效电路。此单闸极非挥发性内存结构400的低电压操作过程的条件如下写入时a.Vsub为接地(＝0)，以及Vpwell为负压、Vnwell为正压。
b.Vs＞Vpwell，且Vs＜Vd，且Vc＞Vs。
抹除时a.Vsub为接地(＝0)，以及Vpwell为负压、Vnwell为正压。
b.Vs≥Vpwell，且Vs＜Vd，且Vc＞Vs。
上述图7的结构系在P型硅晶圆上制造而得，其隔离结构438系由标准隔离模块制造流程来完成；在形成基本的隔离结构438的后，N型井416、P型井417以及NMOS晶体管410的通道415系藉由离子布植来形成；在成长第一导电闸极412与第二导电闸极423的介电层的后，接着沉积形成多晶硅，且以微影蚀刻进行图案化将多晶硅形成单浮接闸极440；接着，进行离子布植以形成NMOS晶体管410的源极413、汲极414和控制闸极等电极。在金属化的后，便完成单闸极非挥发性内存结构400的制作。
因此，本发明的单闸极非挥发性内存的操作方法，可大幅降低程序化单闸极非挥发性内存组件的电流需求。并且，在抹除单闸极非挥发性内存组件时，闸极电压可相对高于汲极电压及晶体管基底电压，以加速抹除速度。
另外，本发明亦提供一第五实施例，利用施加负电压于P型井，使得汲极或门极绝对电压于写入及抹除时变小(低于5V)，来达成低电压低消耗电流的操作效果。
图9为本发明的第五实施例所提供的单闸极的非挥发性内存结构的剖视图。
此单闸极非挥发性内存结构500包括NMOS晶体管510与N型电容结构520于P型井517中，P型井517设于N型半导体基底530上；而NMOS晶体管510的第一导电闸极512和N型电容结构520的顶部的第二导电闸极523系被电连接且以隔离材料538隔离，形成单浮接闸极540的结构。
对于图9的单闸极非挥发性内存结构500进行抹除与写入过程，是在N型半导体基底530、源极513、汲极514、P型井517与第二离子掺杂区521上分别施加一基底电压Vsub、源极电压Vs、汲极电压Vd、P型井电压Vpwell与控制闸极电压Vc，并且，其低电压操作过程的条件如下写入时a.Vsub为接电源，以及Vpwell为负压。
b.Vs＞Vpwell，且Vs＜Vd，Vc＞Vs。
抹除时a.Vsub为接电源，以及Vpwell为负压。
b.Vs≥Vpwell，且Vs＜Vd，Vc＞Vs。
以上所述是藉由实施例说明本发明的特点，其目的在使熟习该技术者能暸解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其它未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在以下所述的申请专利的权利要求的保护范围中。
权利要求
1.一种单闸极的非挥发性内存，包括一半导体基底；一晶体管，系包含一第一介电层、一第一导电闸极与复数个第一离子掺杂区，该第一介电层系位于该半导体基底表面，该第一导电闸极系迭设于该第一介电层上方，该些第一离子掺杂区系位于该第一导电闸极的两侧分别形成源极及汲极；及一电容结构，系包含一第二介电层、一第二导电闸极与一第二离子掺杂区，该第二介电层系位于该半导体基底表面，该第二导电闸极系迭设于该第二介电层上方，该第二离子掺杂区系位于该第二介电层一侧，且该第一导电闸极与该第二导电闸极系为隔离且为电连接，作为单浮接闸极。
2.如权利要求1所述的单闸极的非挥发性内存，其特征在于该半导体基底为P型半导体基底或N型半导体基底。
3.如权利要求1所述的单闸极的非挥发性内存，其特征在于该第一离子掺杂区与该第二离子掺杂区系掺杂第一型的离子，而该半导体基底则掺杂第二型的离子，且该第一型的离子与该第二型的离子是相异的。
4.如权利要求3所述的单闸极的非挥发性内存，其特征在于该半导体基底为P型半导体基底，则该第一离子掺杂区及第二离子掺杂区为N型掺杂区。
5.如权利要求3所述的单闸极的非挥发性内存，其特征在于该半导体基底为N型半导体基底，则该第一离子掺杂区及该第二离子掺杂区为P型掺杂区。
6.如权利要求1所述的单闸极的非挥发性内存，其特征在于进一步包含一第三离子掺杂区，设于该半导体基底内并位于该些第一离子掺杂区下方，且该第三离子掺杂区系与该第二离子掺杂区掺杂同型的离子。
7.如权利要求6所述的单闸极的非挥发性内存，其特征在于该第三离子掺杂区系延伸至该第二离子掺杂区下方。
8.如权利要求7所述的单闸极的非挥发性内存，其特征在于进一步包含一隔离井，设于该半导体基底内并位于该第三离子掺杂区下方，该隔离井系与该第二离子掺杂区掺杂第一型的离子，该第三离子掺杂区系与该半导体基底掺杂第二型的离子，且该第一型的离子与该第二型的离子是相异的。
9.如权利要求6所述的单闸极的非挥发性内存，其特征在于该半导体基底为N型半导体基底，则该第二离子掺杂区及该第三离子掺杂区为P型掺杂区。
10.如权利要求6所述的单闸极的非挥发性内存，其特征在于该半导体基底为P型半导体基底，则该第二离子掺杂区及该第三离子掺杂区为N型掺杂区。
11.一种单闸极的非挥发性内存的操作方法，该非挥发性内存系包括一P型半导体基底、一晶体管与一电容结构，该晶体管与该电容结构设置于该P型半导体基底，该晶体管包括一第一导电闸极与复数个第一离子掺杂区，且该些第一离子掺杂区系于该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二离子掺杂区与一第二导电闸极，且该第一导电闸极与该第二导电闸极系电连接而形成一单浮接闸极，该操作方法的特征在于于该P型半导体基底、该源极、该汲极与该第二离子掺杂区上分别施加一基底电压Vsub、一源极电压Vs、一汲极电压Vd与一控制闸极电压Vc，并满足下列条件写入时，满足Vsub为接地；Vd＞Vs＞0；及Vc＞Vs＞0；及抹除时，满足Vsub为接地；及Vd＞Vc＞Vs≥0。
12.一种单闸极的非挥发性内存的操作方法，该非挥发性内存系包括一P型半导体基底、一晶体管、一N型井与一电容结构，该晶体管与该电容结构设置于该P型半导体基底，该晶体管包括一第一导电闸极与复数个第一离子掺杂区，且该些第一离子掺杂区系于该第一导电闸极的两侧分别形成源极及汲极，该些第一离子掺杂区下方设有该N型井，该电容结构包括一第二离子掺杂区与一第二导电闸极，且该第一导电闸极与该第二导电闸极系电连接而形成一单浮接闸极，该操作方法的特征在于于该P型半导体基底、该N型井、该源极、该汲极与该第二离子掺杂区上分别施加一基底电压Vsub、一N型井电压Vnwell、一源极电压Vs、一汲极电压Vd与一控制闸极电压Vc，并满足下列条件写入时，满足Vsub为接地；Vnwell≥Vs＞Vd＞0；及Vc＞Vd＞0；及抹除时，满足Vsub为接地；Vc＞0；及Vnwell≥Vs＞Vd≥0。
13.一种单闸极的非挥发性内存的操作方法，该非挥发性内存系包括一N型半导体基底、一晶体管、一P型井与一电容结构，该P型井设于该N型半导体基底上，该晶体管与该电容结构设置于该P型井表面，该晶体管包括一第一导电闸极与复数个第一离子掺杂区，且该些第一离子掺杂区系于该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二离子掺杂区与一第二导电闸极，且该第一导电闸极与该第二导电闸极系电连接而形成一单浮接闸极，该操作方法的特征在于于该N型半导体基底、该P型井、该源极、该汲极与该第二离子掺杂区上分别施加一基底电压Vsub、一P型井电压Vpwell、一源极电压Vs、一汲极电压Vd与一控制闸极电压Vc，并满足下列条件写入时，满足Vsub为接电源；Vd＞Vs＞Vpwell；及Vc＞Vs＞Vpwell；及抹除时，满足Vsub为接电源；Vc＞Vs≥Vpwell；及Vd＞Vs≥Vpwell。
14.如权利要求13所述的单闸极的非挥发性内存的操作方法，其特征在于该写入条件系满足Vpwell≥0。
15.如权利要求13所述的单闸极的非挥发性内存的操作方法，其特征在于该抹除条件系满足Vpwell≥0。
16.如权利要求15所述的单闸极的非挥发性内存的操作方法，其特征在于该抹除条件系满足Vd＞Vc＞Vs≥0。
17.一种单闸极的非挥发性内存的操作方法，该非挥发性内存系包括一P型半导体基底、一晶体管、一N型井、一电容结构与一P型井，该N型井设于该P型半导体基底上，该P型井设于该N型井上，该晶体管与该电容结构设置于该P型井表面，该晶体管包括一第一导电闸极与复数个第一离子掺杂区，且该些第一离子掺杂区系于该第一导电闸极的两侧分别形成源极及汲极，该电容结构包括一第二离子掺杂区与一第二导电闸极，且该第一导电闸极与该第二导电闸极系电连接而形成一单浮接闸极，该操作方法的特征在于于该P型半导体基底、该源极、该汲极、该P型井、该N型井与该第二离子掺杂区上分别施加一基底电压Vsub、一源极电压Vs、一汲极电压Vd、一P型井电压Vpwell、一N型井电压Vnwell与一控制闸极电压Vc，并满足下列条件写入时，满足Vc＞Vs＞Vpwell；Vd＞Vs＞Vpwell；Vsub为接地；及Vnwell≥0；及抹除时，满足Vc＞Vs≥Vpwell；Vd＞Vs≥Vpwell；Vsub为接地；及Vnwell≥0。
全文摘要
一种单闸极的非挥发性内存及其操作方法，此非挥发性内存是在半导体基底内嵌晶体管及电容结构，晶体管包含第一导电闸极、第一介电层与多个第一离子掺杂区，而电容结构则包含第二导电闸极、第二介电层与第二离子掺杂区，且第一导电闸极与第二导电闸极是相互电连接而形成记忆胞的单浮接闸极，此单闸极记忆胞乃可藉由逆向偏压进行写入以及相关的抹除及读取等操作，另外，有隔离井区的操作时，可藉由施加正负电压于汲极、闸极及硅基底或井区，来产生反层，以降低绝对电压，减少升压电路的面积，并达成降低电流消耗的目的。
文档编号H01L21/70GK101051639SQ20061006647
公开日2007年10月10日 申请日期2006年4月3日 优先权日2006年4月3日
发明者林信章, 黄文谦, 杨明苍, 张浩诚, 吴政颖 申请人:亿而得微电子股份有限公司