专利名称：半导体器件的制作方法
技术领域：
本发明涉及包括具有不同栅极长度的多个晶体管的半导体器件。
背景技术：
例如，日本特开专利公开第2004-356520号中公开了一种常规半导体器件。图9示出了相同文献中描述的半导体器件。半导体器件100包括半导体衬底105上的第一晶体管110和第二晶体管112。第一晶体管110包括由依次层叠的第一栅绝缘膜124和第一栅电极126构成的第一栅电极部分116。第二晶体管112包括由依次层叠的第二栅绝缘膜132和第二栅电极130构成的第二栅电极部分120。在第一晶体管110和第二晶体管112之间的半导体衬底105中形成器件隔离层114。第一晶体管110和第二晶体管112分别包括一对形成在半导体衬底105表面层的杂质扩散层118和122。分别在第一和第二栅电极126和130的侧壁上形成侧壁128和134。
图10A和10B示出了第一栅电极部分126和第二栅电极部分130的示意性截面图。此外，在其中未示出侧壁128和134。在半导体器件100中，将形成第一栅电极126的多晶硅晶粒136的晶粒尺寸调整为大于形成第二栅电极130的多晶硅晶粒138的晶粒尺寸。通过将杂质扩散到多晶硅晶粒的晶粒间界中形成第一栅电极126和第二栅电极130。
发明内容
然而，前述文献中描述的现有技术在以下方面留有改进空间。
如图10A所示，当栅极长度相对小于多晶硅晶粒的晶粒尺寸时，在第一栅电极126中存在少量的杂质扩散路径。因此，在第一栅电极126中存在杂质扩散路径的局部缺失或者在其中存在杂质扩散路径数量的改变。这导致第一栅电极126中杂质扩散浓度的改变，这在其中引起耗尽，由此导致第一晶体管110电学特性的退化。
在前述情况下，需要这样一种半导体器件，其能够抑制构成晶体管的栅电极中的耗尽，由此使晶体管的电学特性稳定。
根据本发明，提供一种半导体器件，包括半导体衬底、形成在半导体衬底上并包括第一栅电极部分的第一晶体管，其中该第一栅电极部分由依次层叠的第一栅绝缘膜和具有第一栅电极长度的第一栅电极构成，以及形成在半导体衬底上并包括第二栅电极部分的第二晶体管，该第二栅电极部分由第二栅绝缘膜和具有小于第一栅电极长度的第二栅电极长度的第二栅电极构成，第二栅绝缘膜和第二栅电极依次层叠，其中形成第一栅电极的多晶硅晶粒的晶粒尺寸大于形成第二栅电极的多晶硅晶粒的晶粒尺寸。
根据本发明，可以抑制构成晶体管的栅电极中的耗尽，其可以稳定晶体管的电学特性，由此实现了可靠的半导体器件。如将在后面描述的例子中所述的，可以通过采用预定的退火条件来制造包括了前述栅电极的半导体器件。
本发明中术语多晶硅晶粒的“晶粒尺寸”是指通过电子显微镜观察到的栅电极截面中多晶硅晶粒的晶粒尺寸的平均数。
在根据本发明的半导体器件中，形成第一栅电极的多晶硅晶粒的晶粒尺寸大于形成第二栅电极的多晶硅晶粒的晶粒尺寸。此外，第二栅电极的第二栅极长度小于第一栅电极的第一栅极长度。因此，在包括这种栅电极的多个晶体管中，可以抑制构成晶体管的栅电极中的耗尽，其可以稳定晶体管的电学特性，由此提供可靠的半导体器件。
由结合附图的以下描述，本发明的上述和其他目的、优点和特征将更加明显，其中图1示出了根据一个实施例的半导体器件的示意性顶视图。
图2示出了根据该实施例的半导体器件沿线A-A’的截面图。
图3示出了图2所示的半导体器件1主要部分的顶视图。
图4A和4B示出了在根据该实施例的半导体器件中第一栅电极和第二栅电极的示意性截面图。
图5示出了N型MOSFET的“栅绝缘膜厚度”与“耐压性缺陷比”之间关系的曲线图。
图6示出了N型MOSFET的“栅绝缘膜厚度”与“耐压性缺陷比”之间关系的曲线图。
图7A和7B示出了在一实例中获得的半导体器件中第一和第二栅电极上表面的观察结果的视图。
图8示出了在一实例中获得的半导体器件的“栅电极的栅极长度和栅极宽度”与“耐压性缺陷比”之间关系的曲线图。
图9示出了常规半导体器件的部分截面图。
图10A和10B示出了常规半导体器件中第一栅电极和第二栅电极的示意性截面图。
图11示出了常规半导体器件中栅电极另一方面的示意性截面图。
具体实施例方式
现在，将在此参考说明性实施例描述本发明。本领域技术人员将认识到，利用本发明的教导可以完成许多可选实施例，且本发明不限于为说明目的而示出的实施例。
在下文中，将参考附图描述本发明的实施例。在所有附图中，相同的参考标记表示相同的部件并且将适当地不再重复对其的描述。
图1示出了根据一实施例的半导体器件1的顶视图。半导体器件1包括在半导体衬底上的模拟电路2以及数字电路3和4。形成模拟电路2使其包括包含了第一晶体管的器件区域，并形成数字电路3和4使其包括器件区域，其中一个包含了第二晶体管。此外，在本实施例中，将描述数字电路3包括器件区域的情况，其中所述器件区域包含了第二晶体管。
图2示出了图1所示的半导体器件1沿线A-A’的截面图。图3示出了图2所示的半导体器件1主要部分的顶视图。
如图2所示，半导体器件1包括在半导体衬底5上的第一晶体管10和第二晶体管12。第一晶体管10包括由依次层叠的第一栅绝缘膜24和第一栅电极26构成的第一栅电极部分16。第二晶体管12包括由依次层叠的第二栅绝缘膜32和第二栅电极30构成的第二栅电极部分20。在第一晶体管10和第二晶体管12之间的半导体衬底5中形成器件隔离层14。第一晶体管10和第二晶体管12分别包括一对形成在半导体衬底5表层的杂质扩散层18和22。分别在第一和第二栅电极的侧壁上形成侧壁28和34。使第一栅电极26的第一栅极长度L1大于第二栅电极30的第二栅极长度L2。
图4A和4B示出了形成在半导体衬底5上的第一栅电极26和第二栅电极30的示意性截面图。图中的箭头表示杂质的扩散方向。此外，其中未示出侧壁等。如图4A和4B所示，形成第一栅电极26的多晶硅晶粒36的晶粒尺寸大与形成第二栅电极30的多晶硅晶粒38的晶粒尺寸。
如上所述，栅电极由具有不同晶粒尺寸的多晶硅晶粒构成，其中依据栅电极的栅极长度来改变晶粒尺寸。这可以防止栅电极中的耗尽，由此使晶体管的电学特性稳定。
另一方面，在日本特开专利公开第2004-356520号中描述的半导体器件中，第一栅电极126和第二栅电极130形成具有相同的栅极长度并且只控制其多晶硅晶粒的晶粒尺寸。因此，如图11所示，栅极长度相对于多晶硅晶粒140的晶粒尺寸来说会变得明显大。在这种情况下，在栅电极中存在复杂且更长的杂质扩散路径。因此，存在这样的路径，即杂质沿该路径不能扩散到接近栅绝缘膜处，其在施加栅电压期间容易引起第二栅电极130中的耗尽。这可能导致第一栅电极126的电学特性的退化。
相反，栅极长度相对于多晶硅晶粒136的晶粒尺寸来说可能会变小(图10A)。在这种情况下，将在第一栅电极126中引起杂质扩散路径的局部缺失或者在其中存在杂质扩散路径数量的改变。这导致在第一栅电极126中的杂质扩散浓度的改变，由此导致第一晶体管110电学特性的退化。
如上所述，即使在对形成栅电极的多晶硅晶粒的晶粒尺寸进行控制时，也已经存在晶体管电学特性退化的情况。
在这种情况下，本发明人通过认真研究发现，当第一电极26的第一栅极长度L1大于第二栅电极30的第二栅极长度L2时，可以使形成第一栅电极26的多晶硅晶粒的晶粒尺寸大于形成第二栅电极30的多晶硅晶粒的晶粒尺寸，以稳定栅电极的电学特性。即，他们已经发现，栅电极的前述结构可以为栅电极的电极长度优化多晶硅晶粒的数量，其可以优化杂质扩散路径的数量。更具体地，在第一栅电极26中，如图4A所示，可以优化第一栅电极26中杂质扩散路径的数量，其可以促进杂质的扩散，由此防止发生耗尽。此外，在如图4B所示的第二栅电极30中，可以确保第二栅电极30中的杂质扩散路径，这可以缓和其中杂质浓度的改变，由此防止发生局部耗尽。
在N型MOSFET情况中，由栅电极中的耗尽而引起晶体管电学特性的这种退化是显著的。然而，如同本实施例，可以采用包括第一栅电极26的第一晶体管10和包括第二栅电极20的第二晶体管12作为N型MOSFET，以防止前述问题。
仅通过在其中掺入杂质并随后对其施加如普通制造方法中的热处理不能形成如下所述的栅电极所述栅电极是由多晶硅构成的，所述多晶硅具有根据其栅极长度而改变的晶粒尺寸。优选地设置热处理的条件是很重要的。
下文中，将描述根据本实施例的半导体器件1的制造方法。
更具体地，在半导体衬底5上形成绝缘膜，并随后通过热CVD等方法在绝缘膜上形成硅膜。通过在约550℃至600℃的温度范围内使用硅烷(SiH4)气体执行热CVD法，以形成由非晶硅构成的膜。而且，可以在约600℃至650℃的温度范围内进行热CVD法以形成由多晶硅构成的膜。在淀积硅膜之后，使用以预定形状构图的抗蚀剂膜对其施加常规光刻工艺，以形成由层叠的栅绝缘膜和硅层构成的结构。更具体地，如图2所示，蚀刻硅层以获得具有第一栅极长度L1的第一栅电极26和具有第二栅极长度L2的第二栅电极30。在蚀刻工艺之后，在氮气气氛中。在约1000℃的温度下对其施加10秒的斜坡退火(rampannealing)。此后，通过常规方法将预定杂质掺入硅膜中以形成第一栅电极26和第二栅电极30。
通过控制栅电极的栅极长度并如上所述在用于形成栅电极的预定条件下对其施加退火，可以提供由多晶硅晶粒构成的栅电极，该多晶硅晶粒具有根据其栅极长度而改变的晶粒尺寸。
另一方面，在日本特开专利公开第2004-356520号中描述的半导体器件的情况下，需要在半导体衬底上形成非晶硅层，并随后在即将形成第一栅电极的一侧处的非晶硅层中注入硅离子等。如其所述，这可以在随后的退火工艺期间延迟非晶硅层固相生长的开始时间，从而形成具有更大晶粒尺寸的多晶硅晶粒。然而，用所注入的硅离子等的数量来控制多晶硅晶粒的晶粒尺寸是非常困难的，其导致了需要附加工艺的问题。
相反，通过采用预定的退火条件可以根据其栅极长度以自对准方式来调整第一栅电极和第二栅电极的多晶硅晶粒的晶粒尺寸。即，可以仅通过改变栅极长度来调整多晶硅晶粒的晶粒尺寸。这可以消除为制造半导体器件而增加了工艺数量的必然性。
虽然根据本实施例的半导体器件可以产生前述效果，但如果栅绝缘膜的厚度等于或小于2nm，将引起栅绝缘膜耐压性的显著退化。图5示出了N型MOSFET的“栅绝缘膜厚度”与“耐压性缺陷的比率”之间关系的曲线图。其栅电极的栅极长度设置到1.0μm且其栅极宽度设置为1000μm。如图5所看到的，当栅绝缘膜具有2nm或更小的厚度时，特别地为1.6nm或更小，耐压性缺陷的比率增大。本发明人已经由进一步详细的研究发现，随着栅电极栅极长度的增大，其栅绝缘膜的耐压性减小且缺陷晶体管比率增大。
因此，本发明人已经由进一步的认真研究发现，通过形成第一晶体管10和第二晶体管12以使得第一栅电极26的第一栅极长度L1和栅极宽度W1以及第二栅电极30的第二栅极长度L2和栅极宽度W2满足预定的条件，则可以降低耐压性缺陷的比率并降低缺陷晶体管的比率。
即，构造半导体器件1以使得第一栅电极26的第一栅极长度L1和栅极宽度W1和第二栅电极的第二栅极长度L2和栅极宽度W2满足以下条件(a)至(c)中的任何一个。
(c)(a)栅极长度小于0.1μm，(b)栅极长度在大于等于0.1μm到小于0.2μm范围内，且栅极宽度10000μm或更小，(c)栅极长度0.2μm或更大，且栅极宽度1000μm或更小。
通过形成满足前述条件的第一栅电极26和第二栅电极30，可以降低缺陷晶体管的比率，由此提供可靠的半导体器件。
并且，可以构造这样的半导体器件，其具有包括第一晶体管10和第二晶体管12的多个晶体管，使得构成选自多个晶体管的任意两个晶体管的两个栅电极满足前述条件(a)至(c)中的任何一个。并且，可以构造半导体器件1，以使其所有多个晶体管满足前述条件(a)至(c)中的任何一个。通过构造如上所述的半导体器件1，可以降低缺陷晶体管的比率，从而提供可靠的半导体器件。
此外，在半导体器件中，如果栅绝缘膜的厚度小于1nm，则将引起栅绝缘膜的耐压性能显著退化，这会使栅极宽度受到限制的效果变得不明显。图6示出了在半导体器件中的N型MOSFET中，栅电极的栅极长度设置为0.05μm且其栅极宽度设置为1000μm的情况。如图6可以看到的，随着栅绝缘膜厚度的减小，耐压性缺陷的比率增加，并且特别地，如果栅绝缘膜的厚度小于1nm(未示出)，则栅绝缘膜的耐压性显著下降。因此，栅绝缘膜厚度的下限为1nm。
虽然已经参考附图描述了本发明的实施例，但实施例仅仅是说明性的，并且可以采用除前述结构之外的各种结构。
例如，模拟电路2可以包括包含了第二晶体管12的器件区域，且数字电路3和4可以包括包含了第一晶体管的器件区域。并且，模拟电路12可以包括包含了第一晶体管10和第二晶体管12的器件区域，且数字电路3和4可以包括包含了第一晶体管10和第二晶体管12的器件区域。
此外，半导体器件1可以包括一个模拟电路和两个数字电路，或者可以包括多个模拟电路和多个数字电路。在任何一种情况下，只需要电路中的任何一个包括第一晶体管和第二晶体管。
第一晶体管10和第二晶体管12无需彼此邻接。并且，多个第一晶体管10可以彼此邻接，或者多个第二晶体管12可以彼此邻接，或者在第一晶体管10和第二晶体管12之间可以形成其他的晶体管。
例如，当第一栅电极26的第一栅极长度L1在0.1至0.2μm范围内时，优选的是将多晶硅晶粒36的晶粒尺寸设置在30至80nm范围内。此外，当第二栅电极30的第二栅极长度L2在0.05至0.1μm范围内时，优选的是将多晶硅晶粒38的晶粒尺寸设置在10至30nm范围内。
实例下文中，将参考示例性实验具体描述本发明。然而，本发明不限于这些示例性实验。
(第一示例性实验)在以下条件下制造根据一实施例的半导体器件1。
首先，通过热氧化法在半导体衬底5表面上形成SiO2膜，其中所述半导体衬底包括形成在其中的器件隔离层14。接着，通过热CVD等方法在SiO2膜上淀积多晶硅膜。在约625℃的温度下，使用硅烷(SiH4)气体执行热CVD法。在淀积多晶硅膜之后，使用构图成预定形状的抗蚀剂膜对其施加光刻工艺，从而形成由层叠在一起的栅绝缘膜和硅层构成的结构。蚀刻硅层以获得具有第一栅极长度L1的第一栅电极26和具有第二栅极长度L2的第二栅电极30。
接着，在氮环境中，在约1000℃的温度下对其施加10秒的斜坡退火。此后，在其中掺入杂质以形成第一栅电极26和第二栅电极30。第一栅电极26具有170nm的栅极长度且第二栅电极30具有70nm的栅极长度。然后，在第一栅电极26和第二栅电极30的侧壁上形成由SiO2构成的侧壁28和34。此外，分别在侧壁28和34两侧处的半导体衬底5的表面附近形成一对杂质扩散层18和22。通过前述制造方法，形成了半导体器件1。
用TEM观察半导体器件1中的第一栅电极26和第二栅电极30。图7A和7B示出了表示由其上表面观察的栅电极的观察结果图。图7A示出了第一栅电极26(具有170nm的栅极长度)的视图，而图7B示出了第二栅电极30(具有70nm的栅极长度)的视图。如图7A和7B所看到的，第一栅电极26的多晶硅具有大于第二栅电极30的多晶硅晶粒尺寸的晶粒尺寸。
(第二示例性实验)在形成在半导体器件1的各晶体管中，将栅电极的栅极长度设置为0.10μm、0.15μm、0.45μm和1μm。对于各栅极长度，将栅极宽度设置为1×102μm、1×103μm、1×104μm和1×105μm。在前述条件下，检测晶体管耐压性缺陷发生的比率。栅绝缘膜厚度设置为1.5nm。图8示出了结果。
如图8所示，当构成晶体管的栅电极的栅极长度和栅极宽度满足以下条件(a)至(c)中的任何一个时，产生初始缺陷的晶体管比率小于10％，由此获得了可靠的半导体器件。
(a)栅极长度小于0.1μm，(b)栅极长度在从0.1μm或更大到小于0.2μm范围的内，且栅极宽度10000μm或更小，
(c)栅极长度0.2μm或更大，且栅极宽度1000μm或更小。
很明显本发明不限于以上实施例，在不脱离本发明保护范围和精神的情况下可以作出修改或改变。
权利要求
1.一种半导体器件，包括半导体衬底；形成在所述半导体衬底上的第一晶体管，所述第一晶体管包括第一栅电极部分，所述第一栅电极部分包含第一栅绝缘膜和具有第一栅极长度的第一栅电极，第一栅绝缘膜和第一栅电极层叠；以及形成在所述半导体衬底上的第二晶体管，所述第二晶体管包括第二栅电极部分，所述第二栅电极部分包含第二栅绝缘膜和具有小于所述第一栅极长度的第二栅极长度的第二栅电极，第二栅绝缘膜和第二栅电极层叠；其中形成所述第一栅电极的各多晶硅晶粒的晶粒尺寸大于形成所述第二栅电极的各多晶硅晶粒的晶粒尺寸。
2.根据权利要求1的半导体器件，其中所述第一栅电极和所述第二栅电极具有根据各自的栅极长度而受限的栅极宽度。
3.根据权利要求2的半导体器件，其中所述第一栅电极和所述第二栅电极满足以下条件(a)至(c)中的任何一个(a)栅极长度小于0.1μm，(b)栅极长度在从0.1μm或以上到小于0.2μm的范围内，且栅极宽度10000μm或更小，(c)栅极长度0.2μm或更大，且栅极宽度1000μm或更小。
4.根据权利要求2的半导体器件，其中在所述半导体衬底上形成了包括所述第一晶体管和所述第二晶体管的多个晶体管，并且构成选自所述多个晶体管中任意两个晶体管的两个栅电极满足以下条件(a)至(c)中的任何一个(a)栅极长度小于0.1μm，(b)栅极长度在从0.1μm或以上到小于0.2μm的范围内，且栅极宽度10000μm或更小，(c)栅极长度0.2μm或更大，且栅极宽度1000μm或更小。
5.根据权利要求4的半导体器件，其中所有所述多个晶体管都满足所述条件(a)至(c)的任何一个。
6.根据权利要求2的半导体器件，其中所述第一栅绝缘膜和所述第二栅绝缘膜具有2nm或更小的厚度。
7.根据权利要求2的半导体器件，其中所述第一栅绝缘膜和所述第二栅绝缘膜具有1.6nm或更小的厚度。
8.根据权利要求1的半导体器件，其中所述第一晶体管和所述第二晶体管都是N型MOSFET。
全文摘要
本发明涉及一种半导体器件。根据本发明的半导体器件1包括半导体衬底5、第一晶体管10和第二晶体管12，第一晶体管10形成在半导体衬底5上并包括第一栅电极部分16，所述第一栅电极部分16由层叠的第一栅绝缘膜24和具有第一栅极长度L1的第一栅电极26构成，第二晶体管12形成在半导体衬底5上并包括第二栅电极部分20，所述第二栅电极部分20由第二栅绝缘膜32和具有小于第一栅极长度L1的第二栅极长度L2的第二栅电极30构成，第二栅绝缘膜32与第二栅电极30层叠，其中形成第一栅电极26的各多晶硅晶粒的晶粒尺寸大于形成第二栅电极30的各多晶硅晶粒的晶粒尺寸。
文档编号H01L29/49GK1848434SQ20061007353
公开日2006年10月18日 申请日期2006年4月11日 优先权日2005年4月11日
发明者东乡光洋, 长谷川英司 申请人:恩益禧电子股份有限公司