专利名称：：薄膜熔丝相变随机存取存储器及其制造方法
技术领域：
：本发明涉及一种应用存储器材料的高密度相变化存储器元件，包括硫族化合物(chalcogenide)材料或其他种材料，以及关于制造这种元件的方法。
背景技术：
：以相变化为基础的存储器材料被广泛的应用在读写光碟上，这些材料有至少两种固相，包括一般非结晶的和一般结晶的固相。在读写光碟中，使用激光脉冲让两个相之间彼此转换，并且在相变化之后读取该材料的光学性质。以相变化为基础的存储器材料，像是以硫族化合物为主的材料和类似的材料，也可使用程度相当的电流来使集成电路产生相变化。一般非结晶状态具有比一般结晶状态的电阻率高的特征，因而可较易于被检测以显示数据。这些特性有利于使用可控式电阻材料来形成非挥发性存储器电路，而可被随机存取的读和写。从非结晶状态转变成结晶状态，一般来说是一较低电流操作。而从结晶状态转变成非结晶状态，称之为重设，一般来说便是以一较高电流操作，包括用一短且高的电流密度脉冲去熔化或破坏结晶结构，当相变化材料快速冷却之后，停止相变化过程，让至少一部份的相变化结构在非结晶状态下安定。把相变化材料从结晶状态转变成非结晶状态时，期望能将重设的电流强度最小化，可藉由减少存储单元中相变化材料元件的大小以及两个电极和相变化材料间接触面积的大小，来降低这个重设电流的强度，这样便可达成电流绝对值小且密度较高的电流流经相变化材料元件。一发展趋势是朝向形成小的孔洞在集成电路结构中，并且使用少量的可控式电阻材料来填充这些小孔洞。发展这些小孔洞的专利有Ovshinsky，“MultibitSingleCellMemoryElementHavingTaperedContact，”U.S.Pat.No.5,687,112，issuedNovember11，1997；Zahoriketal.，“MethodofMakingChalogenide[sic]MemoryDevice，”U.S.Pat.No.5,789,277，issuedAugust4，1998；Doanetal.，“ControllableOvonicPhase-ChangeSemiconductorMemoryDeviceandMethodofFabricatingtheSame，“U.S.Pat.No.6,150,253，issuedNovember21，2000.欲制造这种装置的极小尺寸时会有问题产生，且欲符合大规模存储器装置所需的严谨规格时，其变化过程也会产生问题。因此希望能有小尺寸且重设电流低的存储单元结构，以及能符合大规模存储器装置所需的严谨工艺变化规格之此种结构的制造方法，更进一步期望能提供一制造过程和结构，使其与同一集成电路的周边电路之制造可相容。
发明内容一相变化随机存取存储器PCRAM装置，使用于大规模集成电路中。此技术包括一存储器元件，包含一有一顶端的第一电极、有一顶端的第二电极以及一个在第一电极和第二电极之间的绝缘构件，该绝缘构件于第一电极顶端与第二电极顶端附近，在第一电极和第二电极之间有一厚度。一薄膜电桥越过该绝缘构件，在第一电极和第二电极之间，穿过绝缘构件形成一电极间路径。此越过绝缘构件的电极间路径，路径长度由绝缘成份的宽度来决定。为易于说明，这个电桥可被想象成类似保险丝的结构，但对相变存储器来说，这个电桥并不像保险丝，它包含了有至少两种固相的存储器材料，像是以硫族化合物为主的材料或其他相关的材料，用一电流流经该材料或于第一和第二电极施加电压，这两个固相便可诱导可逆转换。相变化存储器材料的体积可以非常小，由绝缘构件的厚度(x方向的路径长)、形成电桥之薄膜的厚度(y方向)、以及与路径长成直角之电桥的宽度(z方向)来决定。绝缘构件的厚度，和用来形成电桥之存储器材料的薄膜的厚度，由薄膜厚度技术的具体实施来决定，该薄膜厚度不限于制造存储单元时使用的两方向工艺。电桥的宽度也比一最小特征尺寸F小，这个尺寸F在本发明的具体实施例中，在微影图案化材料层时使用的显影过程中会详细说明。在一具体实施例中，使用光阻修整技术来决定电桥宽度，使用光罩模式来决定晶片上的一显影光阻结构，该晶片即有该最小尺寸F，且该光阻结构藉由等向蚀刻来修整，达到一小于F的尺寸。此修整后的光阻结构便被用来显影地将较窄的模型转印到存储器材料层上。同样地，其他技术也可在集成电路上被用来形成材料层的窄线。于是，一结构简单的相变存储单元，可达成极小重设电流和低电力消耗量，并且易于制造。在此所叙述之技术的具体实施例中，提供一存储单元阵列，在此阵列中，多个电极构件和其间的绝缘构件在集成电路上形成一电极层。该电极层有一顶端表面，在本发明的几个实施例中，其大致上为平面。多个对应的薄膜电桥跨越一对电极构件之间的绝缘构件，该电极层的顶端表面上含有存储器元件。在阵列中的每一个存储单元建造一电流路径，使其经由电极层顶端表面的薄膜电桥，自电极层中的第一电极流向第二电极。在此所叙述之集成电路上电极层下方的电路，可被实施于使用熟知技术，例如互补金属氧化物半导体技术(CMOS)，作为逻辑电路或存储器阵列电路。在一实施例中，一绝缘元件，例如晶体管，在一对电极中至少一个第二电极的下方有端点，且在阵列中的存储单元，一导体在此晶体管端点和第二电极间形成通路。根据代表实施例，该电极层下方的电路包含多个偏压线，一第二端点，以及一导体延伸在第二端点和存储器阵列电极层中的第一电极之间。此外，多个字元线在电极层下方的电路中，多个字元线与存储单元之绝缘元件沿着阵列中的各列相结合，如此一来字元线上之控制信号便控制着存储单元，沿着各列与多个中的一个偏压线相接。在一阵列实施例中，偏压线被安排与阵列中的一对列前后相接，并且在多个绝缘装置中的一对绝缘元件与前述之一对存储单元相连接，结合成多个偏压线中的一共有偏压线。同样地，在一阵列实施例中，电极层上方的电路包含多个偏压线。在叙述有偏压线位于电极层上方的实施例中，电极层中作为存储单元之第一电极的电极构件被共用，以致于一单独电极构件成为阵列中一纵列上的两个存储单元之第一电极。同样地，在一具体实施例中，偏压线被安排沿着阵列中的纵列，和两个前后相接的存储单元，共用一接点结构与前述之第一电极接触。同时也揭露一制造存储器装置之方法。此方法包含在含有电路之基材上形成电极层，此电路为使用前段工艺所制造。此方法所制之电极层有一顶端表面。为形成每一个相变存储单元，该电极层含有一个第一电极和一个第二电极，以及一位于第一电极和第二电极之间的绝缘构件。第一、第二电极和绝缘构件，延伸至电极层顶端表面，且该绝缘构件在第一和第二电极顶端表面之间有一宽度，如上所述与相变存储单元结构相连接。此方法也包含在电极层顶端表面形成一存储器材料电桥，在形成每一存储单元时跨越绝缘构件。该电桥包含一存储器材料膜，有第一面和第二面，并以第一面与第一、第二电极接触，该电桥界定了第一和第二电极间的路径，跨越绝缘构件且其路径长度由绝缘构件的宽度来决定。在此方法的实施例中，藉由于前述电桥上形成一微影图案化导电层，制造一位于电极层上的存取结构，并且在前述之第一电极和图案化导电层之间形成接点。在一制造方法的实施例中，该电极层由包含下列几个步骤的工艺来制造在基材上形成一介电层；在该介电层上形成一第一导电层；在该第一导电层上蚀刻一图案，该图案包含的区域介于基材叠层间，且基材上的叠层包含介电层的剩余部分及第一导电层的剩余部分，该叠层有侧壁；在叠层上形成一侧壁介电层，并且蚀刻该侧壁介电层使其在叠层侧壁上形成侧壁间隔层；在叠层、侧壁间隔层和叠层之间的区域上形成一第二导电层；并且用化学机械抛光或其他方式研磨第二导电层，来界定第二电极，侧壁间隔层于顶端表面露出作为绝缘成份，在顶端表面露出的叠层中第一导电层的部分则作为第一电极，在叠层之间顶端表面露出之第二导电层的部分，作为第二电极。在一制造方法的实施例中，存储器材料电桥，由包含下列几个步骤的工艺来制造在电极层顶端表面形成一层存储器材料；在该层存储器材料上形成一层电阻材料；图案化该层电阻材料，使用显影工艺来决定线条；修整条纹宽度，使存储器材料层上的电阻材料线条较窄；蚀刻那些未被较窄线条电阻材料所保护的存储器材料层，形成存储器材料条纹；且图案化该存储器材料条纹，来界定前述之电桥。这里所述的在相变存储器中存储单元所使用的形成电桥之方法，在其他用途亦可被用来制造极小电桥。纳米科技装置之极小电桥结构所使用的除了相变材料，还有像是金属、介电质、有机物质、半导体等材料。附图简单说明图1显示一薄膜电桥相变存储器元件的具体实施例；图2显示一如图1之薄膜电桥相变存储器元件中的电流路径；图3显示一如图1之薄膜电桥相变存储器元件中的相变活化区；图4显示如图1之薄膜电桥相变存储器元件的范围；图5显示一对相变存储器元件的结构，其于电极层下方有存取电路，于电极层上方有位元线；图6显示如图5结构之规划平面图；图7为一包含相变存储器元件之存储器阵列的简图；图8为一包含薄膜熔丝相变存储器阵列及其他电路的集成电路装置之块状图；图9为一包含由前端工艺形成之存取电路的结构剖面图，其在制造以图5所示结构为基础之相变存储器装置的过程中产生；图10为一剖面图，显示如图5所示结构之电极层组成的初始步骤；图11A和图11B显示图10模型结构之规划剖面图，在如图5之电极层结构形成电极叠层；图12显示于图11B之电极叠层上，形成侧壁绝缘层之对应步骤剖面图；图13显示于图12结构上，形成一层导电材料之对应步骤剖面图；图14显示研磨图13结构中导电材料和侧壁绝缘体之对应步骤剖面图；图15显示于图14结构上，形成一相变材料薄膜层及保护罩层之对应步骤剖面图；图16A和16B显示图案化图15的相变材料薄膜层之规划剖面图，在该相变材料上形成光阻条纹；图17A和17B显示图案化图15的相变材料薄膜层之规划剖面图，蚀刻图16A和16B的光阻条纹后，形成光阻窄纹；图18A和18B显示，依据图17A和17B所示之光阻模型，经过蚀刻相变材料薄膜层后的相变材料条纹之规划剖面图；图19A和19B显示图案化图18A和18B的相变材料条纹之规划剖面图，用来形成电极层上的相变材料电桥；图20A和20B显示，依据图19A和19B之模型，经过蚀刻后的相变材料电桥之规划剖面图；图21显示在如图20A和20B所示结构上，形成一介电填充层之对应步骤剖面图，包含电极层和相变材料电桥；图22A和图22B显示在介电填充层中形成导电栓塞后之规划剖面图，其与如图21所示结构之相变材料电桥相接；图23在如图22A和22B所示结构上，形成一图案化导电层之对应步骤剖面图；图24A-24E说明一研磨电极层之替代工艺，对应参照图14说明之工艺；图25A-25B说明一套制造自我校准存储器电桥，以及以光罩修整为基础之电极结构步骤的第一步；图26A-26B说明一套制造自我校准存储器电桥，以及以光罩修整为基础之电极结构步骤的第二步；图27A-27B说明一套制造自我校准存储器电桥，以及以光罩修整为基础之电极结构步骤的第三步；图28A-28B说明一套制造自我校准存储器电桥，以及以电桥侧壁光罩为基础之电极结构步骤的第一步；图29A-29B说明一套制造自我校准存储器电桥，以及以电桥侧壁光罩为基础之电极结构步骤的第二步；图30A-30B说明一套制造自我校准存储器电桥，以及以电桥侧壁光罩为基础之电极结构步骤的第三步；图31A-31B说明一套制造自我校准存储器电桥，以及以电桥侧壁光罩为基础之电极结构步骤的第四步；图32A-32B说明一套制造自我校准存储器电桥，以及以电桥侧壁光罩为基础之电极结构步骤的第五步；图33说明一套制造自我校准存储器电桥，以及以电桥侧壁光罩为基础之电极结构步骤的第六步；图34A-34B说明一套使用镶嵌工艺来制造存储器材料电桥之步骤的第一步；图35A-35B说明一套使用镶嵌工艺来制造存储器材料电桥之步骤的第二步；图36说明一套使用镶嵌工艺来制造存储器材料电桥之步骤的第三步；图37说明一套使用镶嵌工艺来制造存储器材料电桥之步骤的第四步；图38说明一套使用镶嵌工艺来制造存储器材料电桥之步骤的第五步；图39A和39B说明一套使用镶嵌工艺来制造存储器材料电桥之步骤的第六步；图40说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第一步；图41A-41B说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第二步；图42A-42B说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第三步；图43A-43B说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第四步；图44A-44B说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第五步；图45说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第六步；图46说明一套使用替代镶嵌工艺的方法来制造存储器材料电桥之步骤的第七步；图47说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第一步；图48说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第二步；图49说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第三步；图50说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第四步；图51说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第五步；图52说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第六步；图53说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第七步；图54A-54B说明以双面侧壁光罩工艺为基础，形成狭窄电桥材料之工艺的第八步；图55说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第一步；图56说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第二步；图57说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第三步；图58说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第四步；图59说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第五步；图60说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第六步；图61说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第七步；图62说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第八步；图63说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第九步；图64说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第十步；图65说明在一双镶嵌工艺中，用来形成上述存储器装置之电极层的第十一步；图66提供如图65所示结构之另一透视图；图67说明形成与上述完成之存储器架构自我校准接触的前段工艺之第一步；图68说明形成与上述完成之存储器架构自我校准接触的前段工艺之第二步；图69说明形成与上述完成之存储器架构自我校准接触的前段工艺之第三步；图70说明形成与上述完成之存储器架构自我校准接触的前段工艺之第四步；图71说明形成与上述完成之存储器架构自我校准接触的前段工艺之第五步；图72显示一使用图71结构之存储器装置的阵列架构。附图标记说明10存储单元11、218、511、513、672、673电桥12、514第一电极13、515、516第二电极14、163、164、420、421、674绝缘构件12a、13a、14a顶端表面15电流路径16活化通道20、600半导体基材23、24字元线25、26、27电极28、106、821、822、831、832源极线29、30、38、110、112、113、114、240、241、242、676、823、824、825、826、827、833-837栓塞31、664电极层32、33、34、160、161、162电极构件35a、35b、402、403栅栏36、37薄膜电桥39、401底部40、121、150、250、261导电材料层41、42、677位元线45、46、66方块50、51、52、53存取晶体管60存储器阵列61、63解码器62多个字元线64多个位元线65、67汇排流68偏压配置供应电压69偏压配置状态机器71数据输入线72数据输出线74、75集成电路99前段工艺后之结构101、102、225、226、227、455、656、657、658、662、663沟渠103、104、105、807-813掺杂区域107、111、117、118多晶硅108硅化物覆盖材料120、500、512介电层130、131、132堆叠133、134、140、141、142、143、438、507、454、606、607侧壁170薄膜层171、201、407、437、501、669保护罩层180、190、210、211、408、502、652、659光阻层180a、180b、190a、190b、200a、200b、507、508条纹210a、210b、211a、211b、212a、212b光阻结构215、400第一电极构件216、404、405第二电极构件217第三电极构件220、220a、220b、221a、221b、222a、222b单元结构230、260、440、441、464、820介电填充层270、272顶端271填充构件290、291、292毛边300大致上平坦表面409、452较窄遮罩430较窄光阻图案406、436、460、509、601、609、651、668存储器材料层450、602、604牺牲层451、603、670、671遮罩453牺牲电桥461、462留下部分503、653、654、655、660、661位置506、605突出物520光罩608尾端610表面651双沟渠层665、666、667电极结构801-806导电线具体实施方式薄膜熔丝相变记忆单元，此存储单元阵列和制造方法之详细说明，参照图1至图72。图1说明一存储单元10的基本结构，包含一存储器材料电桥11，位于一电极层上，该电极层包含一第一电极12、一第二电极13及介于第一电极及第二电极之间的绝缘构件14。第一电极12及第二电极13分别具有顶端表面12a及13a，同样地，绝缘构件14有顶端表面14a。在说明的实施例中，电极层中结构的顶端表面12a、13a和14a界定电极层之一大致平坦的顶端表面，而存储器材料电桥11则在电极层之平坦的顶端表面上，因此，第一电极及电桥11间之接触，以及第二电极13及电桥11间之接触系位于电桥11之底部。图2显示存储单元结构所形成之第一电极12、电桥11及第二电极13之间的电流路径15。可以执行存取电路使第一电极12及第二电极13在各种组态下接触，来控制存储单元的操作，使得藉由使用存储器材料，可以按程序来设定电桥11为两种固相之一，并可反向执行。举例来说，使用一硫族化合物(chalcogenide)为主的相变存储器材料，此存储单元可被设定在一相对高的电阻状态，使其在电流路径中至少一部份的电桥为非结晶状态，且设定在一相对低的电阻状态时，电流路径中大部分的电桥为结晶状态。图3显示位于电桥11中的活化通道16为材料导入的区域，用来转换至少两个固相。可以将此活化通道16在所述结构中制造地极小，以降低引发相变化所需的电流强度。图4说明存储单元10的重要尺寸，活化通道的长度L(在x方向)，系由第一电极12及第二电极13间绝缘构件14(在图中称为通道介电质)的宽度所界定。在存储单元实施例中，藉由控制绝缘构件14的宽度来控制长度L。在不同的实施例中，可使用薄膜沉积技术来建立绝缘构件14之宽度，以在一电极堆叠之侧边形成一薄侧壁介电质。因此，在存储单元实施例中，其具有小于100纳米的通道长度L；于其他实施例中，有约40纳米或更少的通道长度L；在其他实施例中，具有小于20纳米的通道长度。可以了解的是，若依其他特定应用所需，可以使用如原子层沉积及其他类似的薄膜沉积技术，使通道长度L甚至小于20纳米。同样地，在存储单元的实施例中，电桥的厚度T(y方向)可以非常小，可以使用薄膜沉积技术在第一电极12、绝缘构件14及第二电极13的顶端表面建立电桥的厚度。因此，在存储单元的实施例中，电桥厚度T约50纳米或更少；于其他实施例中，电桥的厚度T约20纳米或更少；在其他实施例中，电桥的厚度T约10纳米或更少。可以了解的是，若依其他特定应用所需，可以使用如原子层沉积及类似的薄膜沉积技术，使电桥的厚度T甚至小于10纳米，只要使得电桥的厚度足够长，得以执行其作为存储器元件的目的，即具有至少两固相，可藉由电流或施加电压在第一电极及第二电极来转换。如图4所示，电桥的宽度W(z方向)同样地非常小。在最佳实施例中实施使电桥的宽度W小于100纳米。在一些实施例中，电桥的宽度W约40纳米或更小。存储单元的实施例包含相变式存储器材料，包含硫族化合物为主的材料及其他材料，用于电桥11。硫族化合物包含这四种中的任一种元素氧(O)、硫(S)、硒(Se)及碲(Te)，形成周期表中的VI族部分。硫族化合物包含有多正电或自由基的硫属元素(chalcogen)之化合物。硫族化合物合金包含硫族化合物与其他材料如过渡金属之组合物。硫族化合物合金通常含有元素周期表第六栏之一或多个元素，如锗(Ge)和锡(Sn)。硫族化合物合金常常包含锑(Sb)、镓(Ga)、铟(In)及银(Ag)之一或多种。许多以相变为基础的存储器材料已被描述于技术文献中，其包含镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)及碲/锗/锑/硫(Te/Ge/Sb/S)。在锗/锑/碲(Ge/Sb/Te)合金一族中，一大范围内的合金组合物是可以使用的，此组成物可以是TeaGebSb100-(a+b)，一研究员曾说一最好用的合金，碲(Te)在沉积材料中之浓度最好低于70％，典型小于60％，一般范围在23％至约58％，且较佳为具有48％至58％的碲(Te)。锗(Ge)在材料中的浓度约5％以上，且范围从约8％至30％，一般仍会低于50％。最佳的情况是锗(Ge)的浓度从约8％至约40％。在此组成物中的其余主要建构元件为锑(Sb)。这些比例为在建构元件的原子总量百分比中原子所占的比例(见Ovshinsky专利号′112，第10-11栏)。由另一研究员所估计的特定合金包含Ge2Sb2Te5、GeSb2Te4及GeSb4Te7(NoboruYamada发表于SPIE第3109期，第28-37页(1997)之「高数据记录速度的锗-锑-碲相变化光碟机之潜能(″PotentialofGe-Sb-TePhase-ChangeOpticalDisksforHigh-Data-RateRecording″)」。一般而言，一过渡金属，如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)及铂(Pt)及其混合物或合金可以与锗/锑/碲(Ge/Sb/Te)组合，以形成具有可程序规划的电阻特性之相变合金，其可用的存储器材料的例子系说明于Ovshinsky专利号′112，第10-11栏中，在此参考之。相变合金可以在材料为一般非结晶固相之第一结构状态及存储单元之活化通道区域中，局部之材料为一般结晶固相之第二状态间转换，这些合金至少是双稳定(bistable)。「非结晶」一词在此系指一相对不整齐的结构，较单一结晶无次序，其可知之特征如相较于结晶状态具有较高的电阻。「结晶」在此系指一相对整齐的结构，较非结晶结构整齐，其可知之特征如相较于非晶状态具有较低的电阻。相变材料典型地可在跨越完全非结晶及结晶的状态间光谱的局部区域，以电性的方式在不同而可检测的状态间转换。受非结晶相及结晶相变化影响的其他材料之特征包含原子价数、自由电子密度及活化能。材料可能转换至不同的相或转换为两种或多种固相之混合状态中，形成介于完全非结晶相及完全结晶相间之间的灰色程度，而材料之电性也可能因此而变化。相变合金可以藉由使用电子脉冲让其从一相状态变为另一相状态。已经可观察到较短、较高振幅脉冲倾向将相变材料变为一般非结晶状态，而较长、较低振幅的脉冲倾向将相变材料变为一般结晶状态。对于较短、较高振幅脉冲，其能量高到足够使结晶结构之键结断裂，且短到足以避免原子重新编组成结晶状态。可以决定适当的脉冲轮廓，无须过度的实验，特别适于特定的相变合金。在下列揭露之段落，相变材料是指GST，而且可理解为其他种类的相变材料也可被使用。描述于此且用于相变存储器(PCRAM)实施之可用材料为Ge2Sb2Te5。图5描述一相变存储单元之结构。该单元形成于半导体基材20之上。如浅沟渠绝缘体STI介电层(未显示)之隔离结构，隔离同一列的一对存储单元存取晶体管，此存取晶体管系由p型基材20中作为共同源极区域的n型电极26及作为漏极区域之p型电极25及27所形成。多晶硅字元线23及24形成存取晶体管的栅极。一介电填充层(未说明)系形成于多晶硅字元线上，此层为图案化且导电之结构，包含共同源极线28及形成的栓塞结构29及30。此导电材料可以是钨或其他材料，及适于栓塞及线结构之组合物。共同源极线28与源极区域26接触，且沿阵列中之列作为共同源极线。此栓塞结构29及30分别与漏极电极25及26接触。填充层(未显示)、共同源极线28及栓塞结构29及30具有大致平坦的顶端表面，适于形成电极层31。电极层31包含电极构件32、33及34，各自以绝缘构件分隔，绝缘构件包含如下描述之侧壁制作过程所形成之栅栏(fence)35a及35b及底部39。在一实施例中，底部39可较结构实施例中之栅栏35a及35b厚，且分隔电极构件33与共同源极线28。举例来说，底部可以具有如80至140纳米厚，而栅栏则窄许多，如所需地降低源极线28及电极构件33之间的电容匹配。于一实施例中，栅栏35a及35b包含位于电极构件32、34侧壁的薄膜介电材料，其在电极层31之表面有一厚度，将由侧壁上的薄膜厚度决定之。存储器材料如GST的一薄膜电桥36，覆盖在横跨栅栏构件35a之一侧上之电极31上，形成一第一存储单元，而存储器材料如GST的一薄膜电桥37，覆盖在横跨栅栏部35b之另一侧上之电极31上，形成一第二存储单元。介电填充层(未显示)覆盖在薄膜电桥36、37上，此介电填充层包含二氧化硅、一聚亚醯氨、氮化硅或其他介电填充材料。在实施例中，此填充层包含对于热及电性而言相当佳的绝缘体，提供电桥对热和电之绝缘。钨栓塞38与电极构件33接触。一图案化导电层40包含金属或其他导电材料，并包含在一阵列结构中的位元线，覆盖于介电填充层上，且与栓塞38接触，以对应于薄膜电桥36及薄膜电桥37，建立存储单元之存取。图6显示上述图5之半导体基材层20之结构的规划设计图。字元线23及24配置为沿着那些阵列中的存储单元，大致平行于共同源极线28。栓塞29及30分别接触半导体基材中的存取晶体管之电极及电极构件32及34。存储器材料之薄膜电桥36及37覆盖在电极构件32、33及34上，且绝缘栅栏35a、35b分隔电极构件。栓塞38接触电桥36及37间之电极构件33及图案化导电层40中的金属位元线41下方(图6中透明部分)。金属位元线42(非透明部分)亦于图6中指出，以强调本结构之阵列设计。在操作时，可藉由对字元线23施加一可控式信号以完成对应于电桥36存取存储单元，字元线23透过电极25、栓塞及电极构件32，而连接共同源极线28及薄膜电桥36。电极构件33藉由接触栓塞而与图案化的导电层40连接。同样地，藉由对字元线24施加一可控信号以完成对应于电桥37存取存储单元。可了解的是有多种材料可用于实施说明于图5及图6中的结构。举例来说，可以使用金属化铜。另一金属化的类型，亦可使用包含铝、氮化钛及钨为主的材料。也可以使用非金属、导电材料，如掺杂的多晶硅。在说明的实施例中，较佳的电极材料为氮化钛(TiN)或氮化钽(TaN)。电极也可能是氮化铝钛(TiAlN)或氮化铝钽(TiAlN)，或可能包含进一步的例式选自钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)及其合金所组成之群组之元素。电极间之栅栏部35a、35b可能为硅的氧化物、硅的氮氧化物、氮化硅、三氧化二铝或其他低介电常数(lowK)的介电质。电极间之绝缘层可能包含选自硅(Si)、钛(Ti)、铝(Al)、钽(Ta)、氮(N)、氧(O)、碳(C)之一或多元素。图7为存储器阵列之示意说明，其可一并参照前述之图5及图6来实施。因此，图7之元件的元件代号与图5及图6之结构的元件相配。可以了解的是图7所述之阵列结构可以使用其他存储单元结构来实施。在图7的示意说明中，共同源极线28、字元线23及字元线24大致在y方向平行排列。位元线41及42大致在x方向平行排列。因此，在方块45中的一Y解码器及一字元线驱动器与字元线23、24连接，在方块46中的一X解码器及一组检测放大器与位元线41及42相连接。共同源极线28与存取晶体管50、51、52及53之源极电极连接。存取晶体管50之栅极栅极与字元线23连接。存取晶体管51之栅极与字元线24连接。存取晶体管52之栅极与字元线23连接。存取晶体管53之栅极与字元线24连接。存取晶体管50之源极与电桥36之电极构件32连接，其之后将与电极构件34连接。相同地，存取晶体管51之源极与电桥37之电极构件33连接，其之后将与电极构件34连接。电极构件34与位元线41连接。为了图示说明，电极构件34图示于位元线上之分开位置。可以了解的是在其他实施例中，分开的电极构件可以用在分开的存储单元电桥。存取晶体管52及53系对应于存储单元在线42上连接。可见到共同源极线28由两列的存储单元所共用，此处之列为图中的Y方向。相同地，电极构件34由阵列中一行的两个存储单元所共用，此处之行为图中的X方向。图8为根据本发明之一实施例，一集成电路的简单方块图。集成电路74包含位于一半导体基材、使用薄膜熔丝相变存储单元所实施的一存储器阵列60。一列解码器61与多个字元线62连接，且沿存储器阵列60的列排列。一行解码器63与多个位元线64连接，且沿存储器阵列60的行排列，以读取及程序化来自阵列60中多个栅极存储单元之数据。在汇排流65上提供位置至行解码器63及列解码器61。在方块66中的检测放大器及数据输入结构藉由数据汇排流67而与行解码器63连接。从集成电路75上之输入/输出埠通过数据输入线71，或从其他数据来源内部或外部至集成电路75，而将数据提供至方块66之数据输入结构。在说明的实施例，在集成电路上也可以包含其他电路，如一般目的的处理器或特定目的的应用电路，或提供晶片上系统功能之模组的结合，其中晶片上系统功能系由薄膜熔丝相变存储单元阵列所提供。将数据方块66的检测放大器数据经由数据输出线72提供给集成电路75上之输入/输出部，或给其他数据目标于内部或外部至集成电路75。实施在本例中的控制器系使用偏压配置状态机器69，以控制施加偏压配置供应电压68，如读取、程序化、抹除、抹除确认及程序化确认电压。可以使用先有技术中所知之特定目的逻辑电路来实施此控制器。在另一实施例中，此控制器包含一般目的处理器，可能可以实施于同一集成电路上，其可执行一电脑化程序以控制元件的操作。于另一实施例中，将特定目的的逻辑电路与一般目的的处理器结合，可以用于实施控制器。图9说明在一实施例中，前段工艺后之结构99，对应于图7所示阵列中的位元线、源极线及存取晶体管，形成标准互补式金属氧化半导体结构(CMOS)。在图9中，源极线106覆盖在半导体基材中的掺杂区域103上，其中掺杂区域103系对应于图中左侧第一存取晶体管之源极电极及图中右侧之第二存取晶体管。在此实施例中，此源极线106延伸至结构99之顶端表面。于另一实施例中，此源极线并未延伸至表面的各个方向。掺杂区域104对应于第一存取晶体管之漏极电极。包含多晶硅107及硅化金属罩盖108的字元线作为第一存取晶体管的栅极。介电层109覆盖在多晶硅107及硅化物覆盖材料108。栓塞110与掺杂区域104接触，且提供至结构99之表面的一导电途径，供下述之存储单元电极接触。藉由掺杂区域105来提供第二存取晶体管之漏极电极。包含多晶硅线111及硅化物覆盖材料(未标示)的一字元线作为第二晶体管的栅极。栓塞112与掺杂区域105接触，且提供至结构99之顶端表面的一导电途径，供与下述之存储单元电极接触。绝缘沟渠101及102将连接至栓塞110及112的两晶体管结构从相邻的两晶体管结构分隔。在左侧显示字元线多晶硅117及栓塞114。在右侧，显示字元线多晶硅118及栓塞113。说明于图9之结构99提供一基材供形成存储单元组件，其包含第一及第二电极，及存储器材料电桥，将于下详细描述。图10说明此工艺的下一个阶段，其中在结构99之表面形成包含氮化硅或其他材料之薄介电层120。然后一导电材料层121，如氮化钛之层形成于介电层120之上。图11A及图11B说明此工艺的下一个阶段，图案化导电极层121及介电层120以在结构99的表面介定电极堆叠130、131及132。在此实施例中，藉由一光罩微影步骤界定电极堆叠，包含产生一图案化光阻层，后续进行先有技术的尺寸测量及确认步骤，以及之后蚀刻氮化钛及氮化硅，以形成层121及层120。此堆叠结构具有侧壁133及134。图12说明此工艺的下一个阶段，在堆叠130、131、132的侧壁形成介电侧壁140、141、142及143，此步骤藉由在堆叠及堆叠的侧壁形成一薄膜介电层(未显示)，之后进行非等向性蚀刻此薄膜介电层，以移除堆叠间及堆叠表面的薄膜介电层，剩下位于侧壁上的薄膜介电层。在此工艺的实施例中，用于形成侧壁140、141、142及143的材料包含氮化硅及其他介电材料，如二氧化硅、氮氧化硅、氧化铝及类似者。图13说明此工艺的下一个阶段，在堆叠130、131、132及侧壁140、141、142、143上形成一第二电极材料层150。此电极材料层150包含氮化钛或其他适当的导电材料，如氮化钽、铝合金、铜合金、掺杂的多晶硅等。图14说明此工艺的下一个阶段，蚀刻并平坦化第二电极材料层150、侧壁140、141、142、143及叠层130、131、132，以在结构99提供的基材上界定一电极层。研磨工艺的实施例包含化学机械研磨工艺，之后进行先有技术中的擦拭清洁及液体或气体清洁步骤。此电极层包含电极构件160、161、162，以及介于其中的绝缘构件163及164。在此说明的实施例中，该电极层具有大致上平坦的顶端表面。如所揭露的实施例，绝缘构件163及164包含在电极构件161下方延伸的部份结构，将它与源极线隔离。于其他实施例中，电极构件及绝缘构件可能使用不同的材料。图15说明此工艺的下一个阶段，在电极层之大致平坦的顶端表面上形成相变式存储器材料之薄膜层170。此存储器材料系在约摄氏250度使用无须瞄准的溅镀沉积。如此当使用Ge2Sb2Te5作为相变存储器材料时，将产生具有约60纳米或更少的薄膜层。实施例包含溅镀整个晶圆至平坦的表面上形成40纳米的厚度。在一些实施例中，此薄膜层170具有小于100纳米的厚度，且较佳为40纳米或更少。在存储器元件的实施例中，薄膜层170具有小于20纳米的厚度，如10纳米。在形成薄膜层170之后，形成一保护罩层171。此保护罩层171包含在薄膜层170上形成的低温沉积之二氧化硅或其他介电材料。此保护罩层171较佳为良好电绝缘体及良好热绝缘体，且保护存储器材料以免于之后的步骤的损害，例如可能损害材料的光阻剥除步骤。此工艺包含使用低于约摄氏200度之处理温度，形成低温内衬介电层，如氮化硅层或氧化硅层。亦可使用其他适当的工艺如使用电浆加强式化学气相沉积(PECVD)形成二氧化硅。在形成保护罩层171之后，可以使用较高温的工艺，如高密度电浆(HDP)化学气相沉积(CVD)来形成一介电填充层于存储器材料上。图16A及图16B说明此工艺的下一个阶段，在一光罩微影工艺中形成且图案化一光阻层180，以在薄膜层170及保护罩层171上界定条纹180a、180b。如图16A所示，绝缘构件163及164在光阻条纹180a、180b之间露出。根据所应用的显影工艺，将形成尽可能窄的光阻条纹。举例来说，条纹之宽度与显影工艺所用之最小特征尺寸F相等，其中在目前光罩微影工艺中，处理的最小特征尺寸可能在0.2微米(200纳米)，0.14微米或0.09微米的等级。很明显当微影工艺晋升时，处理的实施例可能适于更窄的最小特征尺寸。图17A及图17B说明此工艺的下一个阶段，将图16A中的光阻条纹180a、180b修整，以形成较窄光阻条纹190a、190b。如图17B所示，此修整后光阻190较图16B中的光阻层180薄。在一实施例中，使用反应性离子蚀刻工艺或其他方法之非等向性蚀刻来修整光阻条纹。蚀刻将光阻条纹修整为更窄的线宽。较窄光阻条纹190a、190b之实施例为少于100纳米宽。在其他实施例中，较窄光阻条纹190a、190b为40纳米或更窄的宽度。光阻的修整系藉由使用一氧化电浆来进行非等向性蚀刻此光阻，如在0.09微米(90纳米)的最小特征尺寸微影工艺环境下，修整光阻的宽度及厚度至约为40纳米。在另一实施例中，将一硬遮罩层，如氮化硅或二氧化硅的低温沉积层置于光阻图案的底部，以避免在光阻剥除处理期间，蚀刻损害存储器材料。图18A及图18B说明此工艺的下一个阶段，将较窄光阻条纹190a、190b作为蚀刻遮罩，蚀刻存储器材料的薄膜层，以微影的方式界定存储器材料的条纹200a、200b，在此可能有或没有保护罩层201。如所示，条纹200a、200b跨越绝缘构件163、164及电极层的电极构件。存储器材料的处理之实施例包含一GST硫族化合物为主的材料，且以如氯为主或氟为主的反应性离子蚀刻处理予以蚀刻。图19A及图19B说明此处理的下一个阶段，形成且图案化另一光阻层210、211，以界定光阻结构210a、210b、211a、211b、212a及212b。此单元结构对应于存储单元，将于下详述。此单元结构较存储器材料之条纹200a、200b宽，这是因为其宽度等同于在处理中使用微影工艺，如光罩式微影工艺所达到的，且无修整的宽度。因此，在一些实施例中，此宽度等同于形成此层所使用之微影工艺之最小特征尺寸F。图20A及图20B说明此工艺的下一个阶段，光阻结构210a、210b、211a、211b、212a及212b作为蚀刻遮罩，藉由蚀刻沟渠225、226至结构99中的绝缘介电结构，以界定单元结构220a、220b、221a、221b、222a及222b，且在单元之行间的沟渠227垂直于字元线。此单元结构220a包含第一电极构件215、第二电极构件216及第三电极构件217。绝缘构件163分隔第一电极构件215及第二电极构件216。绝缘构件164分隔第一电极构件215及第三电极构件217。存储器材料电桥218覆盖电极构件215、216及217及绝缘构件163、164，以在结构220上建立两个存储单元。图21说明此工艺的下一个阶段，有平坦顶端表面的介电填充层230在电极结构上形成，且将其间之缝隙及沟渠填充。在一实施例中，此填充层230系由高密度电浆(HDP)化学气相沉积(CVD)所形成，之后以化学机械研磨及清洗。此介电填充层可能包含硅的氧化物、硅的氮化物及其他绝缘材料，较佳微具有良好的热绝缘及电绝缘特性。在一些实施例中，提供一结构供电桥之热绝缘，除了有或可代替介电填充层。在一实施例中，在介电层填充前，藉由在电桥(218)上及选择性地在电极层上提供一热绝缘材料之罩盖层以形成热绝缘结构。热绝缘材料层代表性的材料包含元素硅(Si)、碳(C)、氧(O)、氟(F)及氢(H)的组合物。可用于热绝缘罩盖层的热绝缘材料之候选者包含二氧化硅、硅碳氧化物(SICOH)、聚醯胺及碳氟聚合物。其他可用于热绝缘罩盖层的热绝缘材料之候选者包含氟化二氧化硅(fluorinatedSiO2)、倍半硅氧烷(silsesquioxane)、聚亚芳香醚(Polyaryleneether)、聚对二甲苯(Parylene)、氟聚合物(fluoro-polymer)、氟化非晶硅碳(fluorinatedamorphouscarbon)、类钻碳(diamondlikecarbon)、中孔径硅土、多孔倍半硅氧烷、多孔聚亚醯胺及多孔聚亚芳香醚。在其他实施例中，此热绝缘结构包含，在电桥218上形成之介电填充层中之气体填充(gas-filled)缝隙，以供热绝缘。单层或多层皆可作为热绝缘及电绝缘体。图22A及图22B说明此工艺的下一个阶段，通过存储器材料及填充材料，蚀刻介电层230至电极材料以形成通道(未显示)。此通道蚀刻工艺可能为对填充及存储器材料进行单一非等向性蚀刻，或分为两步骤，先以第一蚀刻化学蚀刻填充材料，再以第二蚀刻化学蚀刻存储器材料。在形成通道之后，以钨或其他导电材料填充通道，以形成接触电极结构中之第一电极构件(如电极构件215)的栓塞240、241及242，以供电极层上具有电路的之电通讯。在处理的实施例中，此通道与先有技术中的扩散阻障层且/或粘着层对齐，且以钨或其他导电材料填充。之后此结构藉由化学机械研磨予以平坦化并清洁之。最后，实施一「清洁(cleanup)」蚀刻，产生的结构便可被清洁。图23说明此工艺之下一个阶段，在填充层上形成与栓塞接触的图案化导电层250，提供位元线及其他存储器元件之导体，产生图5所说明及描述之结构。在工艺的实施例中，使用铜合金镶嵌金属化工艺，其中沉积氟硅玻璃(FSG)于暴露的表面，之后依所需在图案中形成光阻图案，以形成图案化光阻层。实施蚀刻，以移除暴露的氟硅玻璃，且之后沉积内里及晶种层(seedlayer)于图案中。之后实施铜电镀，以填充此图案。在电镀后，实施退火步骤，接着为研磨步骤。于其他实施例中，可以使用标准的铝-铜工艺或其他先有技术中的金属化工艺。图24A至图24E说明另一研磨图13之结构以获得图14之结构的工艺。如图24A所示，图13之结构系由一填充层260，如电阻或多晶硅所覆盖，其覆盖第二电极材料层150。图24A亦说明工艺对存储器阵列外周边电路的效应。尤其是除了周边电路由任一侧边所覆盖之外，第一电极材料层261覆盖周边电路。同样地，填充层260覆盖层261。图24B说明此流程的下一个阶段，藉由化学机械研磨及其方法蚀刻及平坦化填充层260，直到跨越阵列及周边电路的第二电极材料层150之顶端270、272，并在第二电极材料层150之突出部分间留下填充构件271。图24C说明此流程的下一个阶段，选择性地非等向性回蚀第二电极材料层(此例为氮化钛)至约所期待的电极层之表面的程度，并留下填充构件271及电极材料的毛边于填充构件的侧边及绝缘构件之上。之后，如图24D所示，此填充材料被选择性地蚀刻，并留下毛边290、291、292在第二电极材料中。图24E说明此流程的下一个阶段，实施化学研磨步骤以平坦化此结构，留下实质上平坦表面300于阵列区域中及留下实质上平坦的表面于边缘区域中，如图14之结构。图14所使用的元件符号与图24E之结构所包含之元件符号相似，在此不再赘述。参考形成电极结构及存储器材料电桥的图16A、16B至图20A-20B，图25A-25B和图26A-26B说明另一技术。显示于图25B之结构包含有半导体基材中的源极区域104、105之前段存取电路组件、在半导体基材中的共同源极区域103、覆盖在半导体基材中的通道之字元线106、107、接触共同源极区域103的金属源极线111，以及延伸在电极层中存储单元的源极电极104、105及第二电极之间的接触栓塞110、112，于以上已详细描述。根据说明的工艺，电极系在电极层图案化，且存储器材料电桥系在自我校准工艺中图案化。因此，在图25A-25B的制备步骤中，参考前述之图14或其他方法形成电极层。在此步骤中的电极层包含第一电极构件400，其在条纹中沿基材周边延伸至在绝缘构件的底部401上排列的页。同样地，在此阶段的电极层包含两个第二电极构件404、405，其在平行的条纹中沿基材周边至延伸至绝缘栅栏402、403外的页，且以其分隔第一及第二电极构件。在形成电极层之后，参考图15所述，形成存储器材料层406及保护罩盖层407。接下来如所述，沉积并图案化光阻层408，以界定两存储单元组(图25A)的图案，其在中心包含由构件400所形成的第一电极，以及构件404所形成在左侧的第二电极，以及由构件405所形成在右侧的第二电极。使用说明于图25A之图案，蚀刻罩盖层407、存储器材料层408及电极层以界定堆叠，其中留下的部分电极层(404、400、405)系与存储器材料层406对齐。图26A-26B所述之下一个步骤，实施光阻修整处理，为等向性地蚀刻图25A的光阻408，以形成较窄蚀刻遮罩409于存储器材料层及保护罩盖层407上。图27A-27B所述之下一个步骤，根据较窄蚀刻遮罩409而蚀刻罩盖层407及存储器材料层406。之后将光阻剥除，留下存储器材料之窄桥，其具有次微影宽度且与电极构件400、404、405自我校准。图25A-B到图27A-B所述之工艺可用于其他上下文中产生自我校准窄线结构。可将其他技术、自对准、次微影(sub-lithographic)电桥实施在所有图28A-28B至图33的描述中。图28A-28B说明此工艺的第一步骤，相似于图25A和图25B说明的步骤。相同的元件符号可以使用，不再赘述其组件。在图28A-28B中，将此透视图展开，以显示存储单元对中的绝缘构件420、421，及说明光阻图案408中的代号。因此，如所示，此光阻层系使用微影工艺图案化以界定在电极层上之存储器材料电桥的部分。在下一个步骤，如图29A-29B所示，使光阻图案408经等向性蚀刻以修整其宽度为更窄的图案430。接着，蚀刻存储器材料层406及罩盖层407，而以图案430所界定之更窄的蚀刻遮罩保护，且将光阻剥除，留下如图30A-30B所示之结构。如图30A-30B所示，包含存储器材料层436及罩层437的堆叠之窄桥，系位于第一电极构件400之上，且第二电极构件402位于其左侧，而第二电极构件405位于其右侧。此桥延伸跨越绝缘构件404及403。在下一个步骤，如图31A-31B所示，侧壁结构438形成于存储器材料436及罩盖层437之堆叠上，其系藉由沉积如氮化硅之材料层于基材上，及之后非等向性蚀刻此层，留下侧壁438。存储器材料436及罩层437之堆叠与侧壁438结合而形成电极层之一新的蚀刻遮罩，此电极较电桥宽且与之自我校准。如图32A-32B所示，使用此侧壁蚀刻遮罩以蚀刻电极层，移除材料至介电填充层440且留下电极层之电极结构，其与窄存储器材料电桥、以及绝缘构件403和404自我校准。如图33所示，使用一介电填充441于结构上，将电极结构间的沟渠及存储器材料电桥填充。产生的结构可用于形成接触电极层之通道及栓塞的处理及金属化。图34A-34B至图46说明另一实施在电极层上之存储器材料电桥的工艺，其基于镶嵌技术，可以避免存储器材料暴露在光阻和光阻剥除工艺。第一镶嵌技术系由图34A-34B所开始之工艺予以说明。图34A-34B说明图14的结构，其包含前段结构(标示为103-107，110-112，420、421)且该电极层包含一第一电极构件400，且第二电极构件404于其左，第二电极构件405于其右，其在条纹中沿基材周边至页延伸，如前所详细描述。根据镶嵌技术的第一实施例，如二氧化硅的介电层500形成于电极层上，且如氮化硅的罩层501覆盖介电层500。将光阻502图案化以界定沟渠之位置503，使其在层500、501中被蚀刻，并暴露罩层501的表面且横跨存储单元的绝缘栅栏402、403。在下一个步骤，说明于图35A-35B，蚀刻层500、501且将光阻剥除，留下沟渠于层500及501，且延伸至电极层的表面。接着，如图36所示，以选择蚀刻介电层500之方式蚀刻第图35B的结构，在介电层500中的侧壁507之上留下罩层501的突出物。二氧化硅层500与氮化硅层501的选择性蚀刻例如可包含，将之浸在稀释或缓冲的氢氟酸(HF)中。之后，如图37所示，在结构上沉积一存储器材料层，在沟渠中留下条纹508及位于罩层501上的层509。因为有突出物506，使得存储器材料层不会形成在侧壁507上。在下一个步骤，将罩层501顶上的存储器材料的部分509及罩层501移除，且将沟渠以介电材料填充以覆盖存储器材料之条纹507，且平坦化结构以形成如图38所示之介电层512。图39A-39B说明下一个步骤，其中将光阻涂布于介电层512上，且图案化以界定第一电极514、第二电极515、516及存储器材料电桥511、513的布局。根据光罩520之图案而蚀刻介电填充420下方的介电层512、存储器材料及电极金属层。实施之后的步骤以填充环绕电极所产生的沟渠、形成第一电极514的接触以及形成位元线位于此结构上方，如图21-23所示之工艺。图40说明形成存储器材料电桥的另一种镶嵌技术的起始步骤。此工艺开始于形成前段结构(标示为103-107，110-112，420、421)及有第一电极构件400，第二电极构件404于其左，第二电极构件405于其右，其在条纹中沿基材周边垂直延伸至页的电极层，如前所详细描述。在此实施例中，在电极层上沉积多晶硅的牺牲层450或其他材料。如图41A-41B所示，涂布一光阻层且图案化以界定遮罩451，其位于将由电极构件400、404、405形成的电极结构之上。之后等向性蚀刻此光阻层以形成较窄遮罩结构452，如图42A-42B所示。此较窄遮罩结构452之后作为蚀刻遮罩，以在电极层上界定更窄的牺牲材料之牺牲电桥453，如图43A-43B所示。之后，在牺牲电桥453上施加一侧壁结构454，其作为电极层中电极结构之蚀刻遮罩，其包含电极构件400、404、405，及绝缘构件402、403。图44A-44B说明蚀刻电极层的结果，其使用由牺牲电桥453及侧壁454所形成的蚀刻遮罩，产生介电填充440下的沟渠455，且隔离电极结构。在蚀刻之后，将牺牲材料电桥453移除，留下侧壁结构454，且在此技术中在沟渠455中形成覆盖侧壁结构454的存储器材料层460，如图45所示。如图46所示，研磨产生的结构以移除层460之顶部，留下电极结构上的部分461及沟渠455中的部分462。实施一介电填充层464且将其平坦化以形成如图46的结构，其可用于形成通道、接触栓塞之工艺及金属化，如前所述。图47至图54A-54B说明在基材上形成金属窄线的另一技术，如此所述，其可用于制造电极层上的存储器材料电桥。如图47所示，此工艺起始于提供具有材料层601，如前述之存储器材料的基材600。层601可能包含一罩盖层。一牺牲层602形成于层601上，其材料如二氧化硅、氮化硅、多晶硅及类似者。涂布光阻层且图案化以在牺牲层602上提供一蚀刻遮罩603。在一实施例中，如前所述之制造存储器材料电桥，蚀刻遮罩603可被界定一具有垂直页面的宽度，此宽度等同于电极上桥的材料的的长度。此蚀刻遮罩603用于牺牲层602蚀刻的期间，且之后被剥除，以形成图48所示之结构，其中层601具有由蚀刻遮罩603界定图案的牺牲层604，并具有一突出物605。图49显示下一步骤，在图案化牺牲层604上和层601上，形成一材料如氮化硅、二氧化硅或多晶硅之侧壁层606。接着，如图50所示，非等向性蚀刻侧壁材料606且选择性地形成侧壁607。之后蚀刻层601，其系使用与侧壁蚀刻的相同蚀刻步骤，或使用其他具选择性蚀刻化学的蚀刻暴露，对层601及其有的任何罩盖层蚀刻，停在基材600上，使得层601的尾端608系在侧壁结构607的下方，且延伸越过图案化牺牲层604中的突出物605。图51显示下一个步骤，层609，其材料如用于形成侧壁结构607的材料，形成于产生的结构之上。接着实施平坦化技术，以移除覆盖在牺牲层604上的部分层609，并暴露牺牲层604的表面610，如图52所示，以继续后续的蚀刻步骤。如所示，在层609所包含之材料实质上并在层609仍存在的部份中，层601的尾端608系位于留存的侧壁的下方。沉积及平坦化层609之步骤可以选择性地略过，且根据图53所述移除牺牲层604之后，留存侧壁结构607作为遮罩。图53说明选择性蚀刻牺牲层604、留下侧壁结构607且(选择性地)留下部分层609之结果，其中层601在侧壁下延伸，该侧壁在层609留存部分之边缘上。图54A-54B说明由侧壁遮罩技术形成材料窄线608的下一个步骤。在移除不被材料层609保护的层601后，图54A中显示层609与材料薄线608，从边缘下方之层601的俯视图(事实上它是在层609之边缘下方，如图54B所示)。图54B说明一侧面图，层601的尾端608被基材600上的材料层609所保护。用此方法便可形成一窄线材料，如使用于上述存储单元结构中之电桥的存储器材料窄线，其具有次微影宽度和次微影厚度，两者皆可由薄膜厚度来界定。图55-65说明使用双镶嵌结构为基础之电极层的结构和工艺，在双镶嵌结构中，一介电层在两平面图案下形成，第一平面图案定义出导电线之沟渠，第二平面图案定义出与下层结构接通的介层孔。单一金属沉积步骤，可同时被用来形成导电线，并沉积材料于介层孔中使导电线与下层结构相通。此介层孔和沟渠可使用两个微影步骤来界定。沟渠典型地被蚀刻成一第一深度，而介层孔被蚀刻至一第二深度以开启与下层结构之接触。在蚀刻介层孔和沟渠之后，一沉积步骤将介层孔和沟渠用金属或其他导电材料填充，填充之后多余而沉积于沟渠外的材料，可用化学机械抛光(CMP)工艺移除，达成平坦、双镶嵌结构的导电镶嵌物。如图55所示，在一双镶嵌工艺中，一材料层651，通常为介电层，在前段结构上形成，作为一镶嵌电极于内的层。此镶嵌工艺包含一压在层651上的第一图案化光阻层652，如图56全部所示。第一图案化光阻层652界定沟渠在层651中被蚀刻的位置653、654、655，对应于镶嵌电极结构中的电极构件。使用图案化光阻层652作为一遮罩，层651被蚀刻至第一深度，以致于不完全穿过层651而形成较浅的沟渠656、657、658，如图57所示。接下来，第二图案化光阻层659在层651上形成。第二图案化光阻层659界定经由电极构件与栓塞110、112接触的位置660、661。使用第二图案化光阻层659作为一遮罩，层651被蚀刻至完全通到栓塞110、112，形成在较浅沟渠656、657、658中的较深沟渠662、663，如图59所示。产生的双沟渠层651，用如铜或铜合金的金属填充，用习之技术中适当的粘附和栅栏层来形成如图60所说明之层664。如图61所示，使用化学机械抛光或其他步骤移除介电层651下面部分的金属层664，产生一有双镶嵌结构的电极层，其有电极结构665、666、667。电极结构665和667往下延伸至栓塞110和112而相接，同时电极结构666与源极线106隔离。在下一步骤中，如图62所示，一存储器材料层668和一保护罩层669于电极层651上形成。含有遮罩670和671之图案化光阻层形成于层669上，如图63所示。该遮罩670和671界定存储单元之存储器材料电桥的位置。然后使用一蚀刻步骤来移除未在遮罩670、671遮盖区域内的层669和存储器材料层668，留下存储器材料电桥672、673。电桥672自电极结构665，跨越一绝缘构件674延伸至电极结构666。绝缘构件674之宽度界定了经由存储器材料电桥672的电极间路经长度。电桥673自电极结构667，跨越一绝缘构件675延伸至电极结构666。绝缘构件675之宽度界定了经由存储器材料电桥673的电极间路经长度。如图65中所说明，界定电桥672、673之后，介电填充(未显示)被使用及平坦化。然后电极构件666上的介电填充中之通道被蚀刻，此通道被如钨的栓塞填充，形成导电栓塞676。一金属层被图案化以界定与栓塞676接触之位元线677，且安排其沿着存储单元对中的行，如图65所示之结构。图66说明双镶嵌电极层处理所产生的结构之透视图，移除图65所示之层651的介电材料，便可看见电极结构665和667向下延伸至接触钨栓塞110和112，同时电极结构666与源极线106隔离。图66中亦说明单元尺寸的规划设计图。基础双存储单元结构，依据这个制造工艺可被设计在8F×2F的区域范围内，F为显影工艺中的最小特征尺寸，此工艺将微影图案自遮罩转至被制造的装置，且用来制造该装置，同时界定电极层间绝缘构件厚度的限制以及跨越电极层之电桥的宽度。设计中长度8F的一重要性为需满足制造栓塞110、112的对准误差(alignmenttolerance)。图67-72说明一制造具有自我校准接触通道，以与电极层接通之前段结构的另一方法，使存储单元设计为较小使用量(footprint)。此工艺包括规划出多个平行的导电线，例如使用有硅化物覆盖材料之多晶硅来制造，并且形成提供介于平行导电线之间源极和漏极的植入。这些步骤产生之结构剖面图如图67所示，平行的导电线801-806横躺于半导体基材上，有着掺杂区域807-813界定导电线801-806之间的源极端和漏极端。在所述具体实施例中，导电线802、803和805、806作为存取晶体管的字元线。导电线801和804作为偏压线，分别防止在源极端和漏极端807、809和811、812之间的反转。因此导电线801、804为绝缘晶体管的绝缘线，取代前述实施例中的绝缘沟渠。因此如所述，基础双存储单元结构的规划长度可被减少至约6F，使用如图68-71所示之自我校准接触结构处理。所述自我校准接触结构处理实施例中的第一步，为在平行导电线801-806上形成一填充层820，如图68所示。接着使用显影工艺蚀刻填充层820，以界定源极线821、822和栓塞823、824、825、826、827的位置。任何显影过程中对准误差之偏差，藉由先有技艺中的平行导电线自我校准蚀刻光罩来补正。介电填充层820中的沟渠用导电性材料填充之，例如钨栓塞材料，以界定如图70所示之栓塞833-837和源极线831、832。接着，如图71所示，使用如上述图11A-11B实施例开始时之工艺形成电极层，形成图案化之结构包含一氮化硅层120以及一氮化钛层121于上端，提供一与源极线831隔离的电极结构。图71说明包含层120和121之电极结构的尺寸介于2F和3F之间，使存储单元结构有较小的规划。形成电极层和存储器材料电桥的大部分过程已于上述程序中完成。图72为一存储器阵列的图示说明，就像是图7再添加绝缘线，可参考图5和图6所述来实施，由图71之自我校准接触结构来修正。因此图72之元件图号参照对应图7结构之元件。图72说明之阵列结构可被理解为可使用其他单元结构来实施。在图72的图示说明中，共同源极线28，字元线23和字元线24被安排大致平行于Y方向。绝缘接地线801和804也与Y方向平行。位元线41和42被安排于X方向平行。因此，一Y解码器和一字元线驱动器与字元线23、24相连接。一偏压源与绝缘线801、804连接，应用接地电位或其他电位，来绝缘双单元结构。一X解码器和一套检测放大器与位元线41和42相连接。共同源极线28与存取晶体管50、51、52和53之源极端相连接。存取晶体管50之栅极与字元线23相连。存取晶体管51之栅极与字元线24相连。存取晶体管52之栅极与字元线23相连。存取晶体管53之栅极与字元线24相连。存取晶体管50之漏极端与电桥35之电极构件32相连接，并依次与电极构件34相连。同样地，存取晶体管51之漏极端与电桥36之电极构件33相连接，并依次与共同电极构件34相连。电极构件34与位元线41相连。为图示之目的，电极构件34被图示于字元线41上方分离的位置。可知在其他实施例中，分离的电极构件能用来分隔存储单元电桥。存取晶体管52和53亦与相对应之存储单元于字元线42上连接。可看见共同源极线28被两列存储单元共用，此说明图示中之列为Y方向。同样地，电极构件34被阵列中同一行的两个存储单元共用，此说明图示中之行为X方向。绝缘接地线801、804加偏压于晶体管50、51、52、53在一切断状态，防止相邻存储单元之漏极端间电流的流动。大部分的相变存储单元所知的应用为，藉由相变材料的填充形成小孔，且顶端和底部电极均接触该相变材料，小孔结构被用来降低可控电流。本发明则不需形成小孔便可降低电流，因而能较佳控制工艺。此外，在单元上没有顶端电极，避免形成顶端电极之工艺可能会对相变材料造成的伤害。一个上述的单元，包含两个底部电极，其之间有介电隔离层，且一相变材料电桥于电极顶端跨越隔离层。在前段工艺互补金属氧化半导体技术(CMOS)逻辑结构或其他功能电路结构上的一电极层中，形成底部电极和介电隔离层，提供一结构使其易于支持在单一晶片上嵌进的存储器和功能电路，例如参照晶片上系统(SOC)装置之晶片。此述具体实施例的优点，包括于介电隔离层上方电桥的中心发生相变，而非发生于与电极的介面，因而有较佳稳定性。同时，使用于重设与程序化之电流，被限制在一小体积，使高电流密度和局部热能产生是在较低的重设电流和重设电量程度。此述具体实施例中的结构，让单元的两个方向由薄膜厚度来界定，达成在纳米规模中能有较佳的工艺控制。单元只有一个方向会被使用修整光罩层的显影工艺来界定，可避免更多复杂的缩小技术。本发明之揭露参照前述之详细具体实施例，可理解的是这些实施例是为了说明之用而无限定之意。值得注意的是，对于这些技艺的修改或结合，均不会脱离本发明之精神及下列申请专利范围。权利要求1.一种存储器元件，包含一第一电极有着一顶端表面；一第二电极有着一顶端表面；一绝缘构件，介于该第一电极和该第二电极之间，该绝缘构件在该第一电极和该第二电极之间的顶端表面附近有一厚度；以及一电桥，该电桥越过该绝缘构件，该电桥有一第一面和一第二面，并以该第一面与该第一电极和该第二电极的该顶端表面接触，并且界定了该第一电极和该第二电极间跨越该绝缘构件的路径，此电极间路径之长度由绝缘构件的宽度来界定，其中该电桥包含了有至少两种固相的存储器材料。2.如权利要求1之元件，其中该绝缘构件之厚度约50nm或更小，且该电桥包含一薄膜，其厚度约50nm或更小，宽度约50nm或更小。3.如权利要求1之元件，其中该绝缘构件之厚度约20nm或更小，且该电桥包含一薄膜，其厚度约20nm或更小，宽度约20nm或更小。4.如权利要求1之元件，其中该电桥包含一薄膜，其厚度约10nm或更小，宽度约10nm或更小。5.如权利要求1之元件，其中该第一、第二电极和绝缘构件，包含单层材料的元素，且该电桥包含一顶端面和一底部面，前述的第一面即为该底部面。6.如权利要求1之元件，其中该第一、第二电极和绝缘成份，包含单层材料的元素，有一大致平坦的顶端表面，且该电桥包含一顶端面和一底部面，该底部面与该单层的大致平坦顶端表面接触，前述的第一面即为该底部面。7.如权利要求1之元件，其中该两个固相可用电流诱导可逆转换。8.如权利要求1之元件，其中该两个固相可用提供跨越第一和第二电极之电压诱导可逆转换。9.如权利要求1之元件，其中该至少两种固相包含一般非结晶相与一般结晶相。10.如权利要求1之元件，其中该绝缘构件包含氮化硅。11.如权利要求1之元件，其中该绝缘构件之厚度，小于一用来形成元件之显影过程的最小微影特征尺寸。12.如权利要求1之元件，其中该电桥介于第一和第二电极间之厚度，小于一用来形成元件之显影过程的最小微影特征尺寸。13.如权利要求1之元件，其中该存储器材料包含一合金，包括锗(Ge)、锑(Sb)、碲(Ti)之结合。14.如权利要求1之元件，其中该存储器材料包含一合金，包括两种以上材料的结合，选自锗(Ge)、锑(Sb)、碲(Ti)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)以及金(Au)。15.如权利要求1之元件，其中该第一和第二电极包含一元件，选自钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)和其合金所组成之族群。16.如权利要求1之元件，其中该第一和第二电极包含钛(Ti)和氮(N)。17.如权利要求1之元件，其中该第一和第二电极包含钽(Ta)和氮(N)。18.一种存储器元件，包含一基材；一电极层，该电极层在该基材上，该电极层包含电极对的阵列，该电极对有含一顶端表面之一第一电极，含一顶端表面之一第二电极；以及一介于该第一电极和该第二电极之间的绝缘成份；以及一分别跨越每一电极对之绝缘构件的电桥阵列，这些电桥分别有各自的第一面和第二面，并以其第一面分别与每一电极对的该第一、该第二电极接触，该电桥并包含有至少两种固相的存储器材料。19.如权利要求18之元件，其中该电极层包含一双镶嵌材料层。20.如权利要求18之元件，至少其中一电极对中的绝缘成份之厚度，约为50nm或更小，且所述之电桥包含一薄膜，其厚度约50nm或更小且宽度约50nm或更小。21.如权利要求18之元件，至少其中一电极对中的绝缘成份之厚度，约为20nm或更小，且所述之电桥包含一薄膜，其厚度约20nm或更小且宽度约20nm或更小。22.如权利要求18之元件，该电桥阵列中之电桥，分别有厚度约10nm或更小且宽度约10nm或更小。23.如权利要求18之元件，其中该电极层有一大致平坦顶端表面，且该电桥阵列中之电桥与此大致平坦顶端表面接触。24.如权利要求18之元件，其中该两个固相可用电流诱导可逆转换。25.如权利要求18之元件，其中该两个固相可用提供跨越该第一和该第二电极之电压诱导可逆转换。26.如权利要求18之元件，其中该至少两种固相包含一般非结晶相与一般结晶相。27.如权利要求18之元件，其中在个别电极对之间电极层中的该绝缘构件，包含氮化硅。28.如权利要求18之元件，其中该绝缘成份之厚度，小于一用来形成该电极层之显影过程的最小微影特征尺寸。29.如权利要求18之元件，其中该电桥介于该第一和该第二电极间之厚度，小于一用来形成该电桥阵列之显影过程的最小微影特征尺寸。30.如权利要求18之元件，其中该存储器材料包含一合金，其包括锗(Ge)、锑(Sb)、碲(Te)之结合。31.如权利要求18之元件，其中该存储器材料包含一合金，其包括两种以上材料的结合，选自锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)以及金(Au)。32.如权利要求18之元件，其中该电极对包含一元素，选自钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)和其合金所组成之族群。33.如权利要求18之元件，其中该电极对包含钛(Ti)和氮(N)。34.如权利要求18之元件，其中该电极对包含钽(Ta)和氮(N)。全文摘要一种存储器装置，包含一个有一顶端面之第一电极、一个有一顶端面之第二电极，以及一介于第一电极和第二电极之间的绝缘构件，该绝缘构件在第一电极和第二电极之间的顶端表面附近有一厚度。一存储器材料之电桥越过该绝缘构件，在第一电极和第二电极之间穿过绝缘构件形成一路径。提供一这样的存储单元阵列，在此阵列中，多个电极元件和其间的绝缘构件在集成电路上构成一电极层。此存储器材料电桥有次微影尺寸。文档编号H01L27/24GK1881640SQ20061007365公开日2006年12月20日申请日期2006年4月18日优先权日2005年6月17日发明者龙翔澜,陈士弘申请人:旺宏电子股份有限公司