专利名称：用于半导体器件的测试电路和测试方法及半导体芯片的制作方法
技术领域：
本发明涉及用于半导体器件的测试电路，更具体而言涉及难以解密或者伪造芯片中数据的测试电路、测试方法和半导体芯片。
背景技术：
半导体器件使用于各种工业领域并且起工业基础的作用。确保半导体器件的可靠性是非常重要的。因此，当对半导体器件进行测试时，不仅应该包括逻辑电路的操作测试，还应该包括可重写的非易失性存储器的测试，这些存储器例如是内置EEPROM、闪存、FeRAM(铁电随机存取存储器)等。在这种情况下，专用的存储器测试模式比使用BIST(内部自测试)电路来测试对于重写数据需要特别顺序的存储器更加合适。
因此，迄今为止，在芯片中形成测试焊盘，在芯片中形成具有用于设定测试模式的应用程序的ROM，并且从测试焊盘对ROM进行存取，从而在芯片中测试存储器和逻辑电路。
日本公开的专利申请No.2001-135597(日本专利申请公开)中的发明揭示了用于在划片区域(scribe area)(切割区域)准备焊盘并且在芯片的存储区域写入数据之后切割晶片的技术，在该划片区域中，切割半导体晶片。这样从而将焊盘和芯片分开并且防止数据的解密。
然而，在传统的在芯片中存储测试焊盘和具有用于设定测试模式的应用程序的ROM的测试方法中，第三方可以通过从测试焊盘存取ROM来解密芯片中的存储器和逻辑，从而可能引起被称为安全漏洞(securityhole)的问题。
在日本公开的专利申请No.2001-135597中描述的半导体器件中，划片焊盘被切割，但是ROM保留在芯片中，从而未能解决上述的问题。
发明内容
本发明提供一种半导体器件测试电路，该半导体器件测试电路在对半导体器件进行测试之后不仅切割测试焊盘，还切割用于设定测试模式的ROM，与预定的分频时钟同步地使用曼彻斯特编码信号并设定测试模式，从而使得难以解密或伪造芯片中的数据。
为了解决上述的传统问题，本发明提供一种用于半导体器件的测试电路，其包括形成于半导体晶片的切割区域中的焊盘；形成于该半导体晶片的切割区域中并存储测试模式转换程序的存储器件；形成于该半导体晶片的芯片区域中的控制电路，该控制电路对从所述焊盘输入的逻辑信号进行译码，并通过存储在所述存储器件中的程序设定测试模式。
通过上述的配置，形成于半导体晶片的切割区域中的焊盘和ROM通过切分(dice)半导体晶片而被销毁，并且在装运(ship)半导体集成电路(芯片)之后，到测试模式的转换被禁止，从而防止数据的解密和伪造。该配置还允许使用曼彻斯特编码信号等的逻辑信号以及使用基于存储在存储器件中的程序而生成的分频时钟来执行的译码处理，并且在装运之后禁止测试模式，从而使得难以解密或者伪造数据。
此外，例如，控制电路包括在其中设定测试模式的模式寄存器；用于将逻辑信号译码的测试焊盘控制电路；以及用于切换对存储器件的存取的地址和数据选择器。初始化信号通过对上述芯片的供电而被供应到上述模式寄存器。之后供应模式切换信号，开始记忆在存储器件中的程序，并且设定测试模式到模式寄存器中。
图1示出了芯片区域中的实际的电路配置；图2A示出了半导体晶片的整个配置；图2B是图2A的放大视图；图3A是图2B的放大视图；图3B示出了将半导体晶片切分成芯片并且分成芯片区域和划片区域的配置；
图4是说明本发明的实施例的处理的流程图；以及图5是说明本发明的实施例的处理的时序图。
具体实施例方式
根据本发明的实施例通过参照附图在下面进行说明。
图2A和2B是本实施例的说明性视图。图2A示出了整个半导体晶片的配置。图2B是图2A中的A部分的放大视图。如图2A和2B所示，半导体晶片由包括数据存储区域的主芯片区域(下文中称为芯片区域)“a”和在测试半导体晶片后将芯片分开的划片区域“b”组成。
图3A是图2B的一部分的放大视图。例如图3A是图2B中的B部分的放大视图。在划片区域b中，形成划片焊盘(下文中称为划片PAD)1和划片ROM 2。划片PAD 1由八个地址和数据端口、四个控制端口、模式切换端子和外部复位端子等组成。
为上述八个地址和数据端口以及四个控制端口提供曼彻斯特(Manchester)编码信号。为模式切换端子提供模式切换信号。外部复位端子依赖于稍后描述的顺序而确立(asserted)或取消(negated)。曼彻斯特编码信号是逻辑变化信号，并且包括从“1”变到“0”或者从“0”变到“1”的沿。例如，如果“01”用来识别“0”并且“10”用来识别“1”，那么当数据“0010”从划片PAD 1输入时，曼彻斯特编码信号是“01011001”。
写信号、读信号、16位地址输入选择信号和同步信号输入到四个控制端口。
划片ROM 2存储用于将半导体芯片转换到测试模式的程序。该程序还包括用于生成在上述曼彻斯特编码信号被译码的时候使用的分频时钟的程序。此外，图3用浅点网状线示出了当半导体晶片被分成芯片时的切分线。即如图3B所示的显示为浅点网状的线是切割线，并且划片PAD 1和划片ROM 2在切分之后被销毁。
图1示出了芯片区域“a”实际的电路配置，并且示出了包括划片PAD 1和划片ROM 2的配置。如图1所示，芯片区域包括测试电路3、通电复位电路4、控制器5、ROM 6、非易失性存储器7和时钟分频电路8。ROM 6和非易失性存储器7由根据本实施例的测试电路测试，并且检查存储的数据等。通电复位电路4确认供应给芯片的电源并且当电源供应开始时为测试电路3提供复位信号。
测试电路3由模式寄存器10、模式译码器11、测试焊盘控制器12及地址和数据选择器13组成。在测试电路3中的上述的每个电路都通过地址总线和数据总线连接到控制器5、ROM 6、非易失性存储器7和时钟分频电路8。
接下来，在下面说明使用上述配置的处理操作。当根据本实施例的处理被执行的时候，一个必需的样本从附图中没有示出的器件连接到图1预先示出的划片PAD 1。
图4是说明根据本实施例的处理的流程图。图5是一系列操作的时序图。在图1中，首先，接通对芯片“a”的电源供应(S1)。
然后，划片PAD 1的模式切换端子设定为“1”(S2)。当模式切换端子的输入没有切换时，根据本实施例到测试模式的转换不能执行。
接下来，当S1中的电源被供应时，并且通电复位电路的复位被释放(S3)时，测试电路的模式寄存器10被初始化，并且例如初始寄存器的值被设定为“00”(S4)。
接下来，当模式切换端子的“1”的设定、模式寄存器10的初始化状态和外部复位端子被取消并且提供了时钟时，激活控制器5(S6)。然后，执行复位向量获取，并且地址和数据选择器13通过模式译码器11来选择划片区域b的划片ROM 2(S7)，并且激活划片ROM 2的程序(S8)。
当划片ROM 2被激活时，执行下列项目。首先，程序的分频设定的变化指令通过内部总线传送到时钟分频电路8，并且时钟分频电路8生成由划片ROM 2的程序设定周期的分频时钟。
接下来，执行准备测试设定模式的处理(S9)。在分频设定之后，初始化测试焊盘控制器12，并且变换到通用输入/输出模式。这时，为划片PAD 1的测试指示端子设置的信号输入曼彻斯特编码数据。输入数据由测试焊盘控制器12进行译码，并且模式寄存器10的寄存器值可以通过芯片的内部总线进行重写。当模式寄存器10的寄存器值完全重写时，划片ROM 2的程序把无限循环操作通知控制器5，并且控制器5执行无限循环操作。
接下来，确立划片PAD 1的外部复位端子(S10)。通过复位端子的确立，地址和数据选择器13根据模式寄存器10的寄存器值经由模式译码器11，从划片区域b中的划片ROM 2的程序激活中选择测试模式设定激活。
此外，当划片PAD 1的外部复位端子被取消(S11)时，通过写入到模式寄存器10的设定来执行激活，测试模式设定信号通过模式译码器11传送到测试焊盘控制器12，测试焊盘控制器12从通用输入/输出模式切换到测试输入/输出模式(S12)，并且可以进行来自划片PAD 1的测试指示端子的测试(S13)。
来自划片PAD 1的测试指示端子的信号是曼彻斯特编码信号。该信号由测试焊盘控制器12进行译码。在测试结果的比较中，来自芯片的电路的输出信号由测试焊盘控制器12编码成曼彻斯特编码信号，并且被输出到划片PAD 1的测试指示端子。
如上所述，根据本实施例，由于曼彻斯特编码信号被译码，因此需要同步于由时钟分频电路8生成的分频时钟执行处理。同步甚至不能通过例如第三方外部输入相似的信号而实现，从而防止数据被解密或者伪造。
此外，当切分半导体晶片时，不仅切割划片PAD 1，还切割划片ROM 2。因此，在装运半导体集成电路(芯片)之后，到测试模式的转换几乎不可能，从而难以解密或者伪造数据。
在本实施例中，虽然将曼彻斯特编码信号说明为输出到划片PAD 1的测试指示端子的信号，但其不局限于信号的这种使用。
根据本发明的半导体器件的测试电路不仅可以通过ROM 6和非易失性存储器7的测试，而且可以通过实现安全专用测试模式来进行在除了存储器之外的芯片中的电路的测试。
如上所述，根据本发明，当半导体晶片被切分时，用于转换到测试模式的ROM也被销毁。因此，在装运半导体集成电路(芯片)之后，到测试模式的转换变得不可能，从而防止数据被解密或者伪造。
此外，通过使用曼彻斯特编码信号等的逻辑信号，并且使用基于存储在存储器件中的程序而生成的分频时钟译码逻辑信号，在产品装运后，到测试模式的转换是不可能的，从而防止数据被解密或者伪造。
权利要求
1.一种用于半导体器件的测试电路，包括焊盘，形成于半导体晶片的切割区域中；存储器件，形成于所述半导体晶片的切割区域中并且存储测试模式转换程序；以及控制电路，形成于所述半导体晶片的芯片区域中，对从所述焊盘输入的逻辑信号进行译码，并且通过存储在所述存储器件中的所述程序设定测试模式。
2.根据权利要求1所述的半导体器件的测试电路，还包括分频时钟生成电路，形成于所述半导体晶片的芯片区域中，其通过在基于存储在所述存储器件中的所述程序对参考时钟执行分频处理而生成分频时钟，其中所述逻辑信号同步于所述分频时钟被译码。
3.根据权利要求1或2所述的半导体器件的测试电路，其中所述逻辑信号是曼彻斯特编码信号。
4.根据权利要求3所述的半导体器件的测试电路，其中所述控制电路包括模式寄存器，在其中设定所述测试模式；测试焊盘控制电路，对所述逻辑信号进行译码；以及地址和数据选择器，切换对所述存储器件的存取。
5.根据权利要求4所述的半导体器件的测试电路，其中当所述芯片通电时为所述模式寄存器提供初始化信号。
6.根据权利要求1或2所述的半导体器件的测试电路，其中所述控制电路的控制处理通过在所述芯片中形成的控制器来执行。
7.根据权利要求4所述的半导体器件的测试电路，其中所述地址和数据选择器在所述存储器件和芯片中的存储器件之间执行切换处理。
8.根据权利要求1所述的半导体器件的测试电路，其中所述焊盘和所述存储器件通过切分所述半导体晶片而被销毁。
9.根据权利要求1所述的半导体器件的测试电路，其中设定所述测试模式之后，从所述焊盘提供外部复位信号，并且测试所述芯片。
10.一种用于设定半导体器件的测试模式的方法，包括根据在焊盘中提供的模式切换信号激活存储在存储器件中的程序的处理，所述存储器件形成于半导体晶片的切割区域中，所述焊盘形成于所述半导体晶片的切割区域中；生成分频时钟的处理，用于通过在所述程序激活时对参考时钟执行分频处理来生成分频时钟；以及测试模式设定处理，通过与所述分频时钟同步地对为所述焊盘提供的逻辑信号进行译码，在形成于所述芯片区域中的控制电路的模式寄存器中设定测试模式。
11.根据权利要求10所述的设定测试模式的方法，其中在芯片通电时对所述芯片中的电路进行初始化之后，提供所述模式切换信号。
12.根据权利要求10或11所述的用于设定半导体器件的测试模式的方法，其中在设定所述测试模式之后，从所述焊盘提供复位信号并且测试所述芯片。
13.一种用于设定测试模式的方法，包括根据在焊盘中提供的模式切换信号激活存储在存储器件中的程序的处理，所述存储器件形成于半导体晶片的切割区域中，所述焊盘形成于所述半导体晶片的切割区域中；以及测试模式设定处理，通过对为所述焊盘提供的逻辑信号进行译码，在形成于所述芯片区域中的控制电路的模式寄存器中设定测试模式。
14.一种半导体芯片，包括第一信号线，作为要被译码的用于转换到测试模式的逻辑信号从芯片外部的输入路径，并且其末端部分在所述芯片外周的切割表面处被切割；以及第二信号线，作为通过将所述逻辑信号译码而从所述芯片外部输入的测试模式设定信号的输入路径，并且其末端部分在所述芯片外周的切割表面处被切割。
15.根据权利要求14所述的半导体芯片，其中在所述半导体芯片中，没有连接到所述第一信号线的焊盘，并且没有连接到所述第二信号线的存储用于转换到所述测试模式的程序的存储器件。
全文摘要
本发明提供一种用于半导体器件的测试电路，所述半导体器件具有测试模式并且切割形成于划片区域中的焊盘，其中，在对半导体器件进行测试之后关于内置存储器的信息不可读。划片PAD和划片ROM形成于晶片的切割区域中。在芯片(a)通电时，通电复位电路将复位信号传送到模式寄存器。在设定初始寄存器值为“00”之后，从模式切换端子输入模式切换信号，激活划片ROM，并且设定测试模式。在该处理中，曼彻斯特编码信号从划片PAD提供，通过从时钟分频电路提供的分频时钟译码，设定测试模式下模式寄存器中寄存器的值，并且外部复位被确立或取消。
文档编号H01L21/822GK101030547SQ20061009845
公开日2007年9月5日 申请日期2006年7月7日 优先权日2006年2月28日
发明者杉山秀俊, 中岛雅夫, 毛利阳幸, 铃木英明 申请人:富士通株式会社