专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
就常规半导体器件而论，例如，日本特许-公开专利公报号2004-297022和2004-311930中公开了一种半导体器件。在这种半导体器件中，为了防止湿气或离子从外面进入电路形成区，设置围绕电路形成区的密封环。密封环通常由与电路形成区相同的互连、通孔栓塞等形成。
但是，根据本发明人的知识，在常规半导体器件中，存在某些电路形成区中产生的噪声通过密封环传送到其他电路形成区的情况。在此情况下，密封环变为噪声传播路径。
发明内容
本发明提供一种改进的密封环结构。
根据本发明，提供一种具有电路形成区的半导体器件，包括半导体衬底，设置在半导体衬底上并由第一绝缘材料形成的第一绝缘间层组，设置在第一绝缘间层组上并由第二绝缘材料形成的第二绝缘间层组，第二绝缘材料的介电常数低于第一绝缘材料，以及围绕该电路形成区的保护环。该保护环穿过第一绝缘间层组和第二绝缘间层组之间的界面并离开半导体衬底设置。
此外，第一绝缘间层组是由第一绝缘材料形成的一个绝缘间层，或由第一绝缘材料形成并连续地设置的多个绝缘间层。第二绝缘间层组也相同。此外，使绝缘间层连续是这些绝缘间层不必互相接触，而是可以在其间插入其他层，如蚀刻停止层。亦即，当仅仅关注绝缘间层时，如果它们互相邻近，那么可以说该绝缘间层连续的。
在该半导体器件中，保护环离开半导体衬底设置，由此防止保护环成为噪声传播路径。此外，保护环穿过由不同的绝缘材料形成的第一和第二绝缘间层组之间的界面。由此，即使当湿气等从外面进入该界面时，也可以通过保护环切断达到电路形成区的路径。
根据本发明，实现一种半导体器件，该半导体器件能够有效地防止通过保护环传输噪声和湿气等进入电路形成区。
从下面结合附图的详细说明将使本发明的上述及其他目的、优点和特点更明显，其中图1示出了根据本发明的半导体器件的第一实施例的剖面图。
图2示出了图1的半导体器件的平面图。
图3是根据比较例子的半导体器件的剖面图。
图4是用于说明图3的半导体器件的问题的平面图。
图5示出了根据改进例子的半导体器件的剖面图。
具体实施例方式
现在将参考说明性实施例描述本发明。所属领域的技术人员将认识到，使用本发明的教导可以完成许多选择性实施例，以及本发明不局限于用于说明性目的而说明的实施例。
下面将根据附图，详细描述根据本发明的半导体器件的优选实施例。此外，在附图的描述中，相同元件被指定相同数字，且它们的描述将不被重复。
图1示出了根据本发明的半导体器件的第一实施例的剖面图。图2示出了图1的半导体器件的平面图。图1是沿图2所示的线IA-IA或IB-IB的剖面图。半导体器件1包括半导体衬底10、绝缘间层组20(第一绝缘组)、绝缘间层组30(第二绝缘间层组)以及密封环40(保护环)。此外，该半导体器件1包括两个电路形成区D11和D12，以及围绕该电路形成区D11和D12的密封环区D2。电路形成区D11是，例如，构成为数字电路的逻辑部分。另一方面，电路形成区D12是，例如，构成为模拟电路的模拟部分。
半导体衬底10是，例如，P型硅衬底。在半导体衬底10中形成N型阱区12、P型阱区14以及元件隔离区16。此外，在N型阱区12中形成用作源区和漏区的P+型扩散层122以及用作N型阱区12的接触层的N+型扩散层128。通过栅氧化膜124，在半导体衬底10的N型阱区12上形成栅电极126。扩散层122、栅氧化膜124以及栅电极126构成P型MOSFET。
此外，在P型阱区14中形成用作源区和漏区的N+型扩散层142以及用作P型阱区14的接触层的P+型扩散层148。通过栅氧化膜144，在半导体衬底10的P型阱区14上形成栅电极146。扩散层142、栅氧化膜144以及栅电极146构成N型MOSFET。
接触栓塞220分别被连接到扩散层122、栅电极126、扩散层128、扩散层142、栅电极146以及扩散层148。互连240(第一互连)被连接到接触栓塞220。互连240是多层互连中的最低层互连。
在半导体衬底10上设置绝缘间层组20。绝缘间层组20包括绝缘间层22(接触绝缘间层)和绝缘间层24(第一互连绝缘间层)。在半导体衬底10上设置绝缘间层22。上述接触栓塞220被嵌入绝缘间层22中。在绝缘间层22上设置另一绝缘间层24。上述互连240被嵌入绝缘间层24中。
在绝缘间层组20上设置绝缘间层组30。绝缘间层组30包括绝缘间层32(第一通孔绝缘间层)、绝缘间层34(第二互连绝缘间层)、绝缘间层36(第二通孔绝缘间层)以及绝缘间层38(第三互连绝缘间层)。在绝缘间层24上设置绝缘间层32。在绝缘间层32中嵌入连接到互连240的通孔栓塞320(第一通孔栓塞)。在绝缘间层32上设置绝缘间层34。在绝缘间层34中嵌入连接到通孔栓塞320的互连340(第二互连)。在绝缘间层34上设置绝缘间层36。在绝缘间层36中嵌入连接到互连340的通孔栓塞360(第二通孔栓塞)。在绝缘间层36上设置绝缘间层38。在绝缘间层38中嵌入连接到通孔栓塞360的互连380(第三互连)。此外，例如，铜或铝可以被包括，作为上述接触栓塞220、互连240，340和380以及通孔栓塞320和360的材料。
绝缘间层组30由具有比绝缘间层组20更低介电常数的绝缘材料形成。构成绝缘间层组20的绝缘材料(第一绝缘材料)的相对介电常数是，例如，不少于4.0。其间，例如，构成绝缘间层组30的绝缘材料(第二绝缘材料)的相对介电常数是，例如，不超过3.5。此外，例如，可以包括氧化硅，作为第一绝缘材料。其间，例如，可以包括低介电常数材料，作为第二绝缘材料。
作为低介电常数材料，例如，可以使用聚有机硅氧烷如引入碳的氧化硅(称为SiOC)、氢倍半硅氧烷(称为HSQ)、甲基倍半硅氧烷(称为MSQ)、或甲基氢倍半硅氧烷(称为MHSQ)、包含芳香族的有机材料如聚芳醚(称为PAE)、二乙烯基硅氧烷-双-苯并环丁烯(BCB)或Silk(注册商标)、旋涂玻璃(称为SOG)、可流动的氧化物(称为FOX)等等。此外，可以使用多孔状材料，作为低介电常数材料。由此，可以进一步降低该薄膜的相对介电常数。
密封环40被设置为围绕电路形成区D11和D12。密封环40穿过绝缘间层组20和绝缘间层组30之间的界面。更具体地说，密封环40在绝缘间层38和之后将描述的钝化膜50之间的界面处具有其开端，并延伸至绝缘间层22和绝缘间层24之间的界面。换句话说，密封环40的一端(半导体衬底10侧面的端部)停止在绝缘间层22和绝缘间层24之间的界面。当相对于半导体器件1的高度方向(垂直于半导体衬底10的表面的方向)观看时，密封环40在整个绝缘间层组30上延伸，而密封环40仅仅在部分绝缘间层组20(在该实施例中，绝缘间层24)延伸。此外，该密封环40离开半导体衬底10设置。在该实施例中，特别地，整个密封环40离开半导体衬底10。
密封环40由导电部件41至45构成。导电部件41被嵌入绝缘间层24中，并由与互连240相同的材料形成。导电部件42被嵌入绝缘间层32中，并由与通孔栓塞320相同的材料形成。导电部件43被嵌入绝缘间层34中，并由与互连340相同的材料形成。导电部件44被嵌入绝缘间层36中，并由与通孔栓塞360相同的材料形成。导电部件45被嵌入绝缘间层38中，并由与互连380相同的材料形成。可以与互连240、通孔栓塞320、互连340、通孔栓塞360以及互连380同时形成每个导电部件41至45。
在该实施例中，密封环40包括多个数目(具体，三个)。亦即，电路形成区D11和D12被密封环40三重围绕。
绝缘间层组30的上表面覆盖有钝化膜50。钝化膜50是保护半导体器件1的表面的保护膜。例如，可以包括氮化硅作为钝化膜50的材料。
接着，将描述半导体器件1的效果。在半导体器件1中，离开半导体衬底10形成密封环40，由此防止密封环40成为噪声传播路径。
在这方面，在图3中将示出根据半导体器件1的比较例子的半导体器件。在相同绘图的半导体器件中，密封环40a由上述导电部件41至45和导电部件46构成。导电部件46被嵌入绝缘间层22并由与接触栓塞220相同的材料形成。此外，P型阱区14延伸至密封环区D2并且在密封环区D2内的P型阱区14中形成P+型扩散层18。导电部件46被连接到扩散层18。
在这种配置的半导体器件中，如图4所示，在电路形成区D11或电路形成区D12之一处产生的噪声通过密封环40a传送到另一电路形成区。在相同的图中由虚线箭头表示噪声传播路径。这是因为密封环40a和半导体衬底10被电连接，因此密封环40a用作噪声传播路径。
另一方面，根据半导体器件1，密封环40离开半导体衬底10，由此可以切断通过密封环40的噪声传播路径。特别地，在电路形成区D11和电路形成区D12分别构成为数字电路和模拟电路的情况下，在前者产生的噪声可能在后者引起误操作。因此，在此情况下，半导体器件1是特别有用的。
此外，密封环40穿过由不同的绝缘材料形成的绝缘间层组20和30之间的界面。由此，即使当湿气等从外面进入该界面时，湿气等到达电路形成区D11和D12的路径可以被密封环40切断。如上所述，实现能有效地防止通过密封环40传送噪声和湿气等进入电路形成区D11和D12的半导体器件1。
此外，当在半导体器件1的制造步骤中切割切割区时，密封环40还具有能抑制在电路形成区D11和D12中产生裂缝的功能。亦即，当切割时，在切割区中有裂缝产生，但是，在切割区和电路形成区D11和D12之间存在密封环40，因此可以防止裂缝达到电路形成区D11和D12。
密封环40相对于半导体器件1的高度方向在绝缘间层组30的整个长度上延伸，由此有效地防止湿气等从绝缘间层组30的侧面进入电路形成区D11和D12。在绝缘间层组30中使用低介电常数材料的情况下，低介电常数材料具有容易吸收湿气的性能，因此它对于防止湿气等从绝缘间层组30进入是特别必要的。
整个密封环40离开半导体衬底10设置。由此，密封环40的整个底表面距半导体衬底10的高度可以是均匀的，因此，密封环40的制造，最终，半导体器件1的制造可以更便利。此外，整个密封环40没有必要离开半导体衬底10，而是，部分密封环40可以达到半导体衬底10。但是，即使在此情况下，为了防止密封环40成为连接电路形成区D11和电路形成区D12的噪声传播路径，它被配置为仅仅与电路形成区D11和电路形成区D12的任意一个的半导体衬底10接触。
密封环40的一端停止在绝缘间层22和绝缘间层24之间的界面。如上所述，使用不低于第一互连层(绝缘间层24)的互连和通孔栓塞形成密封环40，由此可以容易地实现其中密封环40穿过绝缘间层组20和绝缘间层组30之间的界面并离开半导体衬底10的结构。
不高于绝缘间层24的绝缘间层(绝缘间层22和24)由具有较高介电常数的第一绝缘材料形成，而不低于绝缘间层32的绝缘间层(绝缘间层32，34，36和38)由具有较低介电常数的第二绝缘材料形成。由此，用于较居中或长距离互连的、不低于绝缘间层32的绝缘间层中的寄生电容可以被抑制的较小。
根据本发明的半导体器件不局限于上述实施例，而是可以进行各种改进。例如，上述实施例例示了在绝缘间层组20和绝缘间层组30之间的界面位于绝缘间层24和绝缘间层32之间，但是，该界面可以位于其他连续的两个绝缘间层之间。例如，上述界面可以位于绝缘间层32和绝缘间层34之间，另外可以位于绝缘间层22和绝缘间层24之间。
此外，在后一种情况下，密封环40的下端停止在绝缘间层22的中间高度，如图5所示。在相同的图中，除导电部件41至45之外，密封环40还包括导电部件47。导电部件47在半导体器件1的高度方向上嵌入部分绝缘间层22中。通过这种结构，实现其中密封环40贯穿绝缘间层组20和绝缘间层组30之间的界面并与半导体衬底10离开的结构。
此外，上述实施例例示了在被密封环40围绕的区域中设置多个电路形成区(电路形成区D11和D12)，但是，被密封环40围绕的区域中设置的电路形成区的数目可以是一个。
很显然本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下可以进行修改和改变。
权利要求
1.一种具有电路形成区的半导体器件，包括半导体衬底；第一绝缘间层组，其设置在所述半导体衬底上并由第一绝缘材料形成；第二绝缘间层组，其设置在所述第一绝缘间层组上并由第二绝缘材料形成，所述第二绝缘材料的介电常数低于所述第一绝缘材料的介电常数；以及保护环，其围绕所述电路形成区，其中所述保护环穿过所述第一绝缘间层组和所述第二绝缘间层组之间的界面并离开所述半导体衬底设置。
2.根据权利要求1的半导体器件，其中所述第一绝缘间层组包括接触绝缘间层，其设置在所述半导体衬底上并且其中嵌入接触栓塞；以及第一互连绝缘间层，其设置在所述接触绝缘间层上并且其中嵌入第一互连，以及其中所述保护环具有在所述接触绝缘间层和所述第一互连绝缘间层之间的界面处停止的一个端部。
3.根据权利要求2的半导体器件，其中所述第二绝缘间层组包括通孔绝缘间层，该通孔绝缘间层被设置在所述第一互连绝缘间层上，并且其中嵌入通孔栓塞。
4.根据权利要求1的半导体器件，其中所述第一绝缘材料是氧化硅，以及其中所述第二绝缘材料是低介电常数材料。
5.根据权利要求1的半导体器件，其中整个所述保护环离开所述半导体衬底设置。
6.根据权利要求1的半导体器件，其中所述电路形成区包括第一和第二电路形成区。
7.根据权利要求6的半导体器件，其中所述第一电路形成区构成为数字电路，以及其中所述第二电路形成区构成为模拟电路。
8.一种半导体器件，包括保护环，其离开半导体衬底设置并且围绕产生噪声的电路和容易受所述噪声影响的其它电路。
9.一种具有电路形成区的半导体器件，包括半导体衬底；第一绝缘间层，其设置在所述半导体衬底上并且其中嵌入接触栓塞，该接触栓塞连接到扩散层或栅电极；第二绝缘间层，其设置在所述第一绝缘间层上并且其中嵌入连接到所述接触栓塞的第一互连；第三绝缘间层，其设置在所述第二绝缘间层上并且其中嵌入连接到所述第一互连的通孔栓塞，所述第三绝缘间层由介电常数低于所述第一绝缘间层和所述第二绝缘间层的介电常数的绝缘材料形成；以及保护环，其围绕所述电路形成区，其中所述保护环穿过所述第二绝缘间层和所述第三绝缘间层，以便至少到达所述第一绝缘间层和所述第二绝缘间层之间的界面，并离开所述半导体衬底设置。
全文摘要
半导体器件(1)包括半导体衬底(10)、第一绝缘间层组(20)、第二绝缘间层组(30)以及密封环(40)(保护环)。第一绝缘间层组(20)形成在半导体衬底(10)上。第二绝缘间层组(30)形成在第一绝缘间层组(20)上。第二绝缘间层组(30)由具有比第一绝缘间层组(20)更低介电常数的绝缘材料形成。密封环(40)被设置为围绕电路形成区D11和D12。密封环(40)穿过第一绝缘间层组(20)和第二绝缘间层组(30)之间的界面，并离开半导体衬底(10)设置。
文档编号H01L23/532GK1901171SQ20061010575
公开日2007年1月24日 申请日期2006年7月21日 优先权日2005年7月21日
发明者长谷川三惠子, 中柴康隆 申请人:恩益禧电子股份有限公司