非易失性存储器件及其制造方法

专利名称：非易失性存储器件及其制造方法
技术领域：
例子实施例涉及半导体器件及其制造方法。其他例子实施例涉及非易失性存储器件及其制造方法。
背景技术：
非易失性存储器件当电源关闭时保持所存储的数据。非易失性存储器件可以分为浮置栅型非易失性存储器件和浮置阱型非易失性存储器件。浮置栅型非易失性存储器件以自由电荷的形式在浮置栅中存储电荷。与浮置栅型非易失性存储器件不同，浮置阱型非易失性存储器件在各个不同的深度极的阱中存储电荷。浮置栅型非易失性存储器件可需要隧道氧化物层，其比浮置阱型非易失性存储器件相对要厚。浮置栅型非易失性存储器件需要相对高的操作电压，由于相对厚的隧道氧化物层。浮置栅型非易失性存储器件可具有各种限制，以高度集成。
浮置阱型非易失性存储器件可以是氧化物氮化物氧化物硅(SONOS)存储器件。SONOS存储器件可以在阱中存储电荷，因此相比于浮置栅型非易失性存储器件可以具有较厚的隧道氧化物层。由于SONOS存储器件需要相对低的操作电压，可以获得较大的集成度。正在进行浮置阱型非易失性存储器件的研究。

发明内容
例子实施例涉及半导体器件及其制造方法。其他例子实施例涉及非易失性存储器件及其制造方法。
根据例子实施例，非易失性存储器件可包括在半导体衬底的预设或给定区域上的单元隔离图形以及半导体图形、半导体图形上以及单元隔离图形的一侧上的半导体衬底的顶表面上的单元栅极线、单元栅极线和半导体衬底以及单元栅极线和半导体图形之间的多层阱绝缘层、在单元栅极线的两侧上的半导体衬底中的第一杂质扩散层以及在单元栅极线的两侧上的半导体图形中的第二杂质扩散层。
根据例子实施例，形成非易失性存储器件的方法可以包括，在半导体衬底的预设或给定区域上形成顺序层叠的单元隔离图形和半导体图形、在半导体图形和在单元隔离图形的一侧上的半导体衬底上形成多层阱绝缘层、在半导体图形和单元隔离图形的一侧中的半导体衬底之上的多层阱绝缘层上形成单元栅极线、在单元栅极线的两侧上的半导体衬底中形成第一杂质扩散层、以及在单元栅极线的两侧上的半导体图形中形成第二杂质扩散层。


从下面结合附图所做的详细说明中，可以更清楚地理解例子实施例。图1-28表示非限制性的例子实施例，如在此所述。
图1是根据例子实施例说明非易失性存储器件的图；图2是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的非易失性存储器件；图3是图1的线V-V’、VI-VI’和VII-VII’的图，说明根据例子实施例的非易失性存储器件；图4是图1的线IV-IV’和VII-VII’的图，说明根据例子实施例的改进的非易失性存储器件；图5至9以及10A至12A是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的形成非易失性存储器件的方法；图10B至12B是图1的线V-V’、VI-VI’和VII-VII’的图，说明根据例子实施例的形成栅和随后的方法；图13至14是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的形成改进的非易失性存储器件的方法；图15至18是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的形成有源区和单元隔离图形的其他方法；图19是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的非易失性存储器件；图20是图1的线V-V’、VI-VI’和VII-VII’的图，说明根据其他例子实施例的非易失性存储器件；图21是图1的线IV-IV’和VII-VII’的图，说明根据其他例子实施例的改进的非易失性存储器件；图22至25是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的形成非易失性存储器件的方法；图26是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的形成改进的非易失性存储器件的方法；以及图27和28是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的形成有源区和单元隔离图形的方法。
具体实施例方式
在下面参考附图更全面地说明各种例子实施例，其中说明了例子实施例。然而，可以以许多不同形式实施例子实施例，而不应被构建为限制于在此阐述的示例性实施例。而是，提供这些例子实施例使得本公开是全面和完整的，并能将例子实施例的范围完全传递给本领域技术人员。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。
应理解，当元件或层被称为在其他元件或层“之上”、“连接到”或“耦接到”时，它可以直接在其上、连接到或耦接到其他元件或层，或可以存在中间元件或层。相反，当元件被称为“直接在其上”、“直接连接到”或“直接耦接到”其他元件或层时，不存在中间元件或层。通篇相似数字指示相似元件。如在此使用，术语“和/或”包括一个或多个相关列项的任何和所有组合。
应理解，尽管在此使用术语第一、第二、第三等来描述不同元件、组件、区域、层和/或部分，不应由这些术语来限制这些元件、组件、区域、层和/或部分。这些术语仅用于将一个元件、组件、区域、层或部分从另一区域、层或部分区分开。下面描述的第一元件、组件、区域、层或部分也可以称为第二元件、组件、区域、层或部分，而不背离本发明的教导。
为了描述的方便，在此使用空间相对术语，例如“底下”、“之下”、“下”、“之上”、“上”等，来描述一个元件或特性与其他元件或特性的关系，如图所示。应理解，空间相对术语旨在包括除图中所描述的指向之外使用或操作的设备的不同指向。例如，如果将在图中的器件翻转，描述为在其他元件或特性“之下”或“底下”的元件将被指向为在其他元件或特性“之上”。因此，示例性术语“之下”包括上和下的两个取向。可以相反地指向设备(旋转90度或其他指向)并且相应地解释在此使用的空间相对描述符。
在此使用的术语仅仅是为了说明特定实施例的目的，而不旨在限制本发明的示例性实施例。如在此使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文清楚指示。还应理解，当在本说明书中使用时，术语“包含”和/或“包括”指定所述特性、整数、步骤、操作、元件、和/或组件的存在，而不排除一个或多个其他特性、整数、步骤、操作、元件、组件和/或其组的存在或增加。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域中普通技术人员所通常理解的相同含义。还应理解术语，例如那些在通常使用的字典中使用的术语，应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不以理想化或者过分形式的意义来解释，除非在此明显地定义。
图1是根据例子实施例说明非易失性存储器件的图。图2是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的非易失性存储器件。图3是图1的线V-V’、VI-VI’和VII-VII’的图，说明根据例子实施例的非易失性存储器件。在图2中，参考标号50、55、60和65表示图1的线I-I’、II-II’、III-III’和IV-IV’。在图3中，参考标号70、75和80表示图1的线V-V’、VI-VI’和VII-VII’。
参照图1和3，半导体衬底100可包括单元行区a和外围区b。可以在单元行区a的半导体衬底100上设置多个单元隔离图形105a。单元隔离图形105a可以以线的形式。单元隔离图形105a可以平行并彼此分开，并可以由例如氧化物的绝缘材料形成。
单元隔离图形105a可以限定第一有源区125a。第一有源区125a可以是部分半导体衬底100。第一有源区125a可包括单元隔离图形105a的一侧的半导体衬底100。第一有源区125a可包括没有被单元隔离图形105a覆盖的半导体衬底100。第一有源区125a可以是线型的、平行的并彼此分开。可以在单元隔离图形105a上设置半导体图形110a。半导体图形110a可以是线型的。半导体图形110a可包括在单元隔离图形105a的侧壁上对齐的侧壁。半导体图形110a可对应于第二有源区。在下面，参考标号110a可以表示半导体图形和/或第二有源区。
单元隔离图形105a可以电隔离在其侧的第一有源区125a和在其上的第二有源区110a。通过单元隔离图形105a，在第一有源区125a和第二有源区110a之间可以没有水平间隔。非易失性存储器件可以更加高度集成，而不减小由光刻工序限定的最小线宽。单元阵列的面积可以减小达一半。
半导体图形110a可以由与半导体衬底100相同的半导体类型构成。例如，半导体图形110a和半导体衬底100可以由硅构成。半导体图形110a和半导体衬底100可以由锗和/或硅锗构成。半导体图形110a和半导体衬底100可以由单晶半导体构成。可以使用第一导电类型杂质掺杂半导体图形110a和半导体衬底100。行选择栅极线140a和接地选择栅极线140b可以平行于第一和第二有源区125a和110a并在第一和第二有源区125a和110a之上。行选择栅极线140a和接地选择栅极线140b可以彼此分开。可以在行选择栅极线140a和接地选择栅极线140b之间设置多个单元栅极线165a。多个单元栅极线165a可以彼此分开并平行于第一和第二有源区125a和110a，并在第一和第二有源区125a和110a之上。
单元栅极线165a可以在第一有源区125a和半导体图形110a的顶表面之上。单元栅极线165a可以形成在单元隔离图形105a的侧壁和半导体图形110a的侧壁上。选择栅极线140a和140b可以在第一有源区125a和半导体图形110a的顶表面之上，并且选择栅极线140a和140b可以在单元隔离图形105a的侧壁和半导体图形110a的侧壁上。
单元栅极线165a可以由导电材料构成。例如，单元栅极线165a可以由选自包括掺杂的多晶硅、金属(例如，钨、钼和/或任何其它适宜的金属)、导电金属氮化物(例如，氮化钛、氮化钽和/或任何其它导电金属氮化物)和/或金属硅化物(例如，硅化钨、硅化钴和/或任何其他金属硅化物)的组的单层和/或复合层构成。行和接地选择栅极线140a和140b可以由导电材料所构成。例如，选择栅极线140a和140b可以由选自包括掺杂的多晶硅、金属(例如，钨、钼和/或任何其它适宜的金属)、导电金属氮化物(例如，氮化钛、氮化钽和/或任何其它导电金属氮化物)和/或金属硅化物(例如，硅化钨、硅化钴和/或任何其他金属硅化物)的组的单层和/或复合层构成。单元栅极线165a和选择栅极线140a和140b可以由相同的导电材料构成。单元栅极线165a和择栅极线140a和140b还可以由各个不同的导电材料构成。
行选择栅绝缘层135a可以插入行选择栅极线140a和半导体图形110a之间，以及行选择栅极线140a和第一有源区125a之间。接地选择栅绝缘层(未示出)可以插入接地选择栅极线140b和半导体衬底110a之间，以及接地选择栅极线140b和第一有源区125a之间。行选择栅绝缘层135a和接地选择栅绝缘层可以由相同的绝缘层(例如氧化硅)所构成。
多层阱绝缘层160可以插入单元栅极线165a和半导体图形110a之间，以及单元栅极线165a和第一有源区125a之间。多层阱绝缘层160可以插入单元栅极线165a和半导体图形110a和单元隔离图形105a的侧壁之间。多层阱绝缘层160可包括顺序层叠的隧道绝缘层145、阱存储层150和阻挡绝缘层155。
隧道绝缘层145可以由氧化硅构成。阱存储层150可包括阱存储电荷。例如，阱存储层150可以由氮化硅和/或氮氧化硅构成。阱存储层150可以由具有多个毫微晶体的绝缘层构成。毫微晶体可以由半导体材料(例如，硅、锗、硅锗和或任何其他适宜的半导体材料)和/或金属构成。毫微晶体可形成一个阱。阻挡绝缘层155可用于防止或减小存储在阱存储层150中的电荷被耗尽到单元栅极线165a。阻挡绝缘层155可以由具有与隧道绝缘层相同的介电常数的绝缘层(例如氧化硅层)构成。阻挡绝缘层155可以比隧道绝缘层145要厚。阻挡绝缘层155可以包括具有高于隧道绝缘层145的介电常数的绝缘材料。例如，阻挡绝缘层155可以由选自绝缘金属氧化物层(例如，氧化铪层、氧化铝层和/或其他适宜的金属氧化物层)的单层和/或复合层构成。
第一杂质扩散层170a可以在单元栅极线165a的两侧的第一有源区125a形成，以及第二杂质扩散层170b可以在单元栅极线165a的两侧的第二有源区110a形成。可以使用第二导电类型的杂质掺杂第一和第二杂质扩散层170a和170b。第一导电杂质与第二导电杂质不同，例如，第一导电类型杂质可以是p型杂质，而第二导电类型杂质可以是n型杂质，和/或第一导电类型杂质可以是n型杂质，而第二导电类型杂质可以是p型杂质。
第一非易失性存储单元可包括第一有源区上125a的多层阱绝缘层160和单元栅极线165a，以及单元栅极线165a的两侧上的第一杂质扩散层170a。第二非易失性存储单元可包括第二有源区110a上的多层阱绝缘层160和单元栅极线165a，以及单元栅极线165a的两侧上的第二杂质扩散层170b。第一非易失性存储单元可以设置在单元隔离图形105a旁边，以及第二非易失性存储单元可以设置在单元隔离图形105a上。单元隔离图形105a可以将第一非易失性存储单元与第二非易失性存储单元电隔离。
第一有源区125a上的行选择栅极线140a可以对应于第一形式的行选择晶体管(在下面，称为第一行选择晶体管)的栅电极，而第二有源区110a上的行选择栅极线140a可以对应于第二形式的行选择晶体管(在下面，称为第二行选择晶体管)的栅电极。第一有源区125a上的接地选择栅极线140b可以对应于第一形式的接地选择晶体管(在下面，称为第一接地选择晶体管)的栅电极，而第二有源区110a上的接地选择栅极线140b可以对应于第二形式的接地选择晶体管(在下面，称为第二接地选择晶体管)的栅电极。
第一公共漏区172a可以形成在行选择栅极线140a的一侧上的第一有源区125a，而第二公共漏区172a可以形成在行选择栅极线140a的一侧上的第二有源区110a。可以使用第二导电类型杂质掺杂公共漏区172a和172b。行选择栅极线140a和与其相邻的单元栅极线165a之间的第一杂质扩散层170a可以对应于第一非易失性存储单元的源区/漏区，并还可对应于第一行选择晶体管的源区。第一公共漏区172a可对应于第一行选择晶体管的漏区。行选择栅极线140a和与其相邻的单元栅极线165a之间的第二杂质扩散层170b可以对应于第二非易失性存储单元的源区/漏区，并还可对应于第二行选择晶体管的源区。第二公共漏区172b可对应于第二行选择晶体管的漏区。
第一公共源区174a可以形成在接地选择栅极线140b的一侧的第一有源区125a，而第二公共源区174b可以形成在接地选择栅极线140b的一侧的第二有源区110a。可以使用第二导电类型杂质掺杂公共源区174a和174b。接地选择栅极线140b和与其相邻的单元栅极线165a之间的第一杂质扩散层170a可以对应于第一非易失性存储单元的源区/漏区，并还可对应于第一行选择晶体管的源区。第一公共源区174a可对应于第一接地选择晶体管的源区。接地选择栅极线140b和与其相邻的单元栅极线165a之间的第二杂质扩散层170b可以对应于第二非易失性存储单元的源区/漏区，并还可对应于第二行选择晶体管的漏区。第二公共源区174b可对应于第二行选择晶体管的漏区。
第二杂质扩散层170b的底表面可以与单元隔离图形105a的顶表面分开。一个单元行(例如，一个半导体图形110a)中的第二非易失性存储单元的体区可以彼此电连接。体区可以对应于第二非易失性存储单元的沟道区之下的半导体图形110a。体接触250可以连接到半导体图形110a的一端。体接触250可以连接到半导体图形110a中的一端的顶表面。体接触250可以经由第二杂质扩散层170b和单元隔离图形105a之间的半导体图形110a电连接到第二非易失性存储单元的体区。可以通过体接触250，将预设或给定的操作电压施加到第二非易失性存储单元的体区。体接触250可以以接触插塞的形式。体互连可以连接在体接触250上。相反地，体接触250可以是线型。体接触250可以交叉多个平行设置的半导体图形110a，并可以同时连接到半导体图形110a的一端。
第一非易失性存储单元的体区可以通过半导体衬底100彼此连接。可以在半导体衬底上设置适当的电压供给装置，用于向第一非易失性存储单元的体区供给预设或给定的操作电压。当体接触250是线型的时，体接触250可以进一步连接到第一有源区125a的一端。体接触250可以同时向第一和第二非易失性存储单元的体区供应预设或给定的操作电压。另一方面，当体接触250是接触插塞的形式时，可以在半导体衬底100上设置第二体接触，以分别连接到第一有源区125a的一端。
参照图1至3，外围区b是其中设置包括外围晶体管的外围电路的区域。可以在外围区b的半导体衬底100上顺序层叠掩埋绝缘图形105b和外围有源区半导体图形110b。外围器件隔离层132可以环绕掩埋绝缘图形105b和外围有源半导体图形110b的侧壁。外围有源半导体图形110b可以对应于外围有源区。外围有源区的顶表面可具有与半导体图形110a相同的高度。掩埋绝缘图形105b可以由与单元隔离图形105a的材料相同的材料构成。
可以在外围有源区上形成外围栅电极140c，并且可以在外围栅电极140c和外围有源区之间插入外围栅绝缘层135c。外围栅电极140c可以由与选择栅极线140a和140b相同的材料构成。相反，外围栅电极140c可以由与选择栅极线140a和140b不同的材料构成。外围栅绝缘层135c可以由氧化硅构成。外围杂质扩散层176可以设置在外围栅电极140c的两侧的外围有源区。外围杂质扩散层176可以与掩埋绝缘图形105b分开。外围杂质扩散层176可以与掩埋绝缘图形105b接触。外围栅电极140c、外围栅绝缘层135c和外围杂质扩散层176可以构成外围晶体管。
可以忽略掩埋绝缘图形105b。外围有源半导体图形110b可以在下延伸，以接触半导体衬底100。延伸的外围半导体图形110b可以对应于从半导体衬底100的顶表面向上延伸的突起部分。突起部分和半导体衬底100可以不包括边界表面。突起部分的顶表面可具有与半导体图形110a的顶表面相同的高度。第一层间绝缘层180可以覆盖半导体衬底100的整个表面。可以通过第一层间绝缘层180形成第一接触孔185，以露出第一公共漏区170a。可以在第一接触孔185的内壁上设置第一绝缘隔片190。可以使用第一接触插塞195填充第一绝缘隔片190之间的第一接触孔185。
可以在单元栅极线165和选择栅极线140a和140b之上的第一层间绝缘层180上设置第一位线200。第一位线200可以接触第一接触插塞195，以电连接到第一公共漏区172a。在另一种情况下，可以忽略第一接触插塞195，以及部分第一位线200可以向下延伸，以填充第一接触孔185。第一位线200可以通过第一接触孔185电连接到第一公共漏区172a。可以在第一有源区125a中形成第一位线200。多个第一位线200可以设置为平行于第一层间绝缘层180。相邻第一位线200之间的间隔可以与半导体图形110a的两侧之间的距离相等。
第一层间绝缘层180可包括顺序层叠的底绝缘层和顶绝缘层。可以通过底绝缘层形成孔，以露出在一个方向中排列的公共源区174a和174b。可以在孔中设置源极线。源极线可以连接到在一个方向中排列的多个公共源区174a和174b。源极线可以从接地选择线140b横向地分开。可以通过底绝缘层形成体接触250，以连接到半导体图形110a的一端。当体接触是线型时，体接触250可以从源极线横向分开，然后平行于源极线。
当体接触250为接触插塞形式时，可以通过底绝缘层形成体接触250，以连接到半导体图形110a的一端。连接到体接触250的体互连可以设置在底绝缘层和顶绝缘层上，并可覆盖体互连。体互连可以通过顶绝缘层与第一位线200分隔。相反，可以通过第一层间绝缘层180形成体接触250，以连接到半导体图形110a的一端，以及可以在第一层间绝缘层180上设置体互连。体互连可以从第一位线200横向分隔。
参照图1至3，第二层间绝缘层205可以覆盖半导体衬底200的整个表面。可以通过第二和第一层间绝缘层205形成第二接触孔210，以露出第二公共漏区172b。可以在第二接触孔210的内壁上设置第二绝缘隔片215。第二接触插塞220可填充第二绝缘隔片215之间的第二接触孔210。可以在单元栅极线165a和选择栅极线140a和140b之上的第二层间绝缘层205上设置第二位线225。第二位线225可以接触第二接触插塞，以电连接到第二公共漏区172b。可以忽略第二接触插塞220，以及第二位线225可以向下延伸，以填充将被连接到第二公共漏区172b的第二接触孔210。可以在半导体图形110a之上形成第二位线225。多个第二位线225可以排列为平行于第二层间绝缘层205。第二位线225之间的间隔可以与第一有源区125a的线宽相同。
第一接触孔185可以在平行于行选择栅极线140a的行方向上排列。第二接触孔210可以在平行于行选择栅极线140a的行方向上排列。第一接触孔185和第二接触孔210可以在不同的行方向上排列。第一和第二接触孔185和210可以以之字形的形式排列。尽管第一和第二接触孔185和210的直径是最小线宽，可以防止或减小第一和第二接触孔185和210之间的干扰。可以通过第一绝缘隔片190获得第一接触孔185和第一有源区125a之间的对齐余量。可以通过第二绝缘隔片215获得第二接触孔210和第二有源区110a之间的对齐余量。
根据非易失性存储器件，可以在单元隔离图形105a旁边的第一有源区125a设置第一非易失性存储单元，以及可以在单元隔离图形105a上的第二有源区110a设置第二非易失性存储单元。单元隔离图形105a可以电隔离第一和第二非易失性存储单元，因此第一和第二非易失性存储单元之间的间隔为零。可以最小化或者减小第一和第二非易失性存储单元的平面面积，然后可以获得高度集成的非易失性存储器件。第一非易失性存储单元的平面面积可以是2F2。连接到第一非易失性存储单元的第一位线200可以垂直地与连接到第二非易失性存储单元的第二位线225相分离。尽管第一有源区125a和第二有源区110a之间的间隔可以为零，可以获得第一位线200之间的间隔和第二位线225之间的间隔。
另一方面，外围晶体管可以是不同的形式。这将参照图4说明。图4是图1的线IV-IV’和VII-VII’的图，说明根据例子实施例的改进的非易失性存储器件。参照图1和4，可以在外围区的半导体衬底100上设置限定外围有源区的外围隔离图形107。外围有源区可包括被外围隔离图形107所包围的半导体衬底100。外围有源区可包括部分半导体衬底100。外围有源区的顶表面可具有与图1和2的第一有源区125a的顶表面相同的高度。外围隔离图形107可以由与单元隔离图形105a相同的材料构成。外围半导体图形112可以设置在外围隔离图形107上。外围半导体图形112可以由与半导体图形110a相同的材料构成。
可以在外围有源区(例如，部分半导体衬底100)中形成外围栅电极140c。可以在外围有源区和外围栅电极140c之间插入外围栅绝缘层135a’。可以在外围栅电极140c的两侧的外围有源区设置外围杂质扩散层176。外围杂质扩散层176的顶表面可具有与图3的第一杂质扩散层的顶表面相同的高度。可在外围半导体图形112设置另一外围晶体管。外围隔离图形107和外围半导体图形112可分别对应于图2和3的掩埋隔离图形105b和外围有源半导体图形110b。在外围半导体图形112设置的外围半导体图形112可以通过外围隔离图形107与在外围有源区设置的外围晶体管分开。
图5至9以及10A至12A是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的形成非易失性存储器件的方法。图10B至12B是图1的线V-V’、VI-VI’和VII-VII’的图，说明根据例子实施例的形成栅和随后的方法。
参照图1和5，可以在半导体衬底100上形成顺序层叠的掩埋绝缘层105和半导体层110。半导体衬底100可包括单元行区a和外围区b。可以使用形成绝缘体上硅(SOI)衬底的方法形成半导体层110和掩埋绝缘层105。在一种方法中，在键合(bond)在其上具有掩埋绝缘层105的半导体衬底100以及支撑衬底之后，大部分支撑衬底可以与键合的结构分开。部分支撑衬底可以保留在掩埋绝缘层105上。支撑衬底的剩余部分可以对应于半导体层110。在分开大部分支撑衬底之后，可以在半导体衬底110的表面上执行平整化工序。分开支撑衬底的方法可以是使用多孔(porous)层的分开方法和/或使用通过氢的微气泡层的分开方法。
在另一方法中，可以将氧离子注入体(bulk)半导体衬底的预定或者给定深度，以形成掩埋绝缘层105。掩埋绝缘层105之下的体半导体衬底可对应于半导体衬底100，以及掩埋绝缘层105之上的体半导体衬底可对应于半导体层110。在注入氧离子的方法期间，可以不在外围区b使用覆盖外围区b的掩模形成掩埋绝缘层105和半导体层110。外围区b中的半导体衬底100的顶表面可具有大于单元行区中的半导体衬底100的顶表面的高度。外围区b中的半导体衬底100的顶表面可具有等于单元行区a中的半导体衬底100的顶表面的高度。
可以在半导体层110上形成单元和外围硬掩模图形115和117。可以在单元行区a形成单元硬掩模图形115，并且在外围区b形成外围硬掩模图形117。可以在单元行区a的半导体层110上平行地形成多个单元硬掩模图形115。可以以线并且彼此分开地形成单元硬掩模图形115。硬掩模图形115和117可以由相对于半导体层110和掩埋绝缘层105具有蚀刻选择性的材料构成。例如，硬掩模图形115和117可包括氮化物层。硬掩模图形115和117可进一步包括氮化物层和半导体衬底110之间的缓冲氧化物层(未示出)。
参照图1和6，可以使用硬掩模图形115和117作为蚀刻掩模，持续地蚀刻半导体层110和掩埋绝缘层105，以露出半导体衬底100。可以在单元硬掩模图形115之下形成顺序层叠的单元隔离图形105a和半导体图形110a，以及可以在半导体图形110a之间形成单元沟槽120，以露出半导体衬底100。可以在外围硬掩模图形117之下形成顺序层叠的掩埋绝缘图形105b和外围有源半导体图形110b，并且外围沟槽122可以形成为露出外围区b的半导体衬底。
由单元沟槽所露出的半导体衬底100可对应于第一有源区125a。第一有源区125a可以设置在单元隔离图形105a旁边。半导体图形110a可对应于第二有源区110a。可以通过蚀刻工序限定第一和第二有源区125a和110a。外围有源半导体图形110b可对应于外围有源区。当不在外围区b形成掩埋绝缘层105时，可以在外围区b通过使用硬掩模图形115和117的蚀刻工序形成突起部分。突起部分可以在外围区b的半导体衬底100之上延伸。突起部分可以连接到外围区b的半导体衬底100，并可对应于外围有源区。
参照图1和6，可以在半导体衬底100的整个表面上形成绝缘层130，以填充单元和外围沟槽120和122，然后平整化绝缘层130，直到露出硬掩模图形。填充外围沟槽122的平整的绝缘层130可对应于外围器件隔离层132。在形成绝缘层130之前，可以执行表面处理工序以修复半导体衬底100的蚀刻损坏，该半导体衬底100被露于单元沟槽120和/或半导体图形110的侧壁。例如，表面处理工序可以包括热氧化工序和/或除去氧化层的湿法工序。
参照图7，可以选择性地除去单元沟槽120的平整的绝缘层130，以露出单元沟槽120的底表面。外围器件隔离层132可以保留。在除去单元沟槽120中的平整的绝缘层130之后，可以进一步执行表面处理工序。可以使用湿法蚀刻工序除去硬掩模图形115和117，以露出半导体图形110a和外围有源半导体图形110b的顶表面。
另一方面，可以使用其他方法形成第一和第二有源区125a和110a、单元隔离图形105a、外围有源半导体图形110b以及外围器件隔离层132。将参照图15至18描述该方法。图15至18是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的形成有源区和单元隔离图形的其他方法。
参照图15，可以使用第一外延工序在半导体衬底100上形成牺牲层103，以及可以使用第二外延工序在牺牲层103上形成半导体层110。牺牲层110可以由相对于半导体衬底100和半导体层110具有蚀刻选择性的半导体形成。例如，当半导体衬底100和半导体层110由硅构成时，牺牲层103可以由硅锗构成。可以在半导体层110上形成图5的单元和外围硬掩模图形115和117。
参照图16，可以使用硬掩模图形115和117作为蚀刻掩模，持续地构图半导体层110和牺牲层103，以形成单元沟槽120和外围沟槽122，该单元沟槽120和外围沟槽122露出半导体衬底100。可以在单元硬掩模图形115之下形成顺序层叠的单元牺牲图形103a和单元硬掩模图形115，以及同样可以在外围硬掩模图形117之下形成顺序层叠的外围牺牲图形103a和外围有源半导体图形110b。可以通过单元和外围沟槽120和122露出单元和外围牺牲图形103a和103b的侧壁。
参照图17，可以除去露出的牺牲图形103a和103b，以形成第一空区域104a和第二空区域104b。第一空区域104a可以是除去了单元牺牲图形103a的区域，以及第二空区域104b可以是除去了外围牺牲图形103b的区域。可以通过在单元行区周围的中心区域中设置的半导体层110来支撑半导体图形110a的两端。可以由外围区b的半导体层110(未构图)来支撑外围有源半导体图形110b的两端。
参照图18，绝缘层131可以形成为填充空区域104a和104b以及沟槽120和122，以及可以平整化绝缘层131，直到露出硬掩模图形115和117。填充空区域140a的绝缘层131可以对应于图7的单元隔离图形105a，以及填充第二空区域104b的绝缘层131可以对应于图7的掩埋绝缘图形105b。填充外围沟槽122的绝缘层131可以对应于图7的外围器件隔离层132。可以除去填充单元沟槽120的绝缘层131，以露出半导体衬底100。可以在露出的半导体衬底100上执行表面处理工序。
根据第一和第二有源区125a和110a，以及使用上述方法形成单元隔离图形105a，可以使用体衬底降低制造成本。半导体图形110a和外围有源半导体图形110b不受离子注入损坏的影响。可以增进产量，并且减小或防止非易失性存储单元的性能破坏。
参照图1和8，可以在包括露出的有源区125a、110a和110b的半导体衬底100上顺序形成栅绝缘层135和第一栅导电层140。栅绝缘层135可以由热氧化物层形成。与上述不同，可以在形成化学汽相淀积(CVD)氧化物层之后使用热处理工序形成栅绝缘层135。第一栅导电层140可以填充单元沟槽120。第一栅导电层140可以由单个层和/或选自包括掺杂的多晶硅、金属(例如钨、钼和/或任何其它适宜金属)、导电金属氮化物(例如氮化钛、氮化钽和/或任何其它导电金属氮化物)和/或金属硅化物(硅化钨、硅化钴和/或任何其它适宜金属硅化物)形成。
参照图1和9，可以选择性地除去第一栅导电层140和栅绝缘层135，以露出部分第一和第二有源区125a和110a。第一和第二有源区125a和110a的露出部分可以是形成非易失性存储器件的区域。在形成行和接地选择晶体管的区域中的第一栅导电层140和栅绝缘层135，以及外围区b的第一栅导电层140和栅绝缘层135可以剩余。
可以在半导体衬底100的整个表面上顺序形成多层阱绝缘层160和第二栅导电层165。多层阱绝缘层160可包括顺序层叠的隧道绝缘层145、阱存储层和阻挡绝缘层155。多层阱绝缘层160可以由参照图1至3的上述说明中的材料构成。第二栅导电层165可以填充形成非易失性存储单元的区域中的单元沟槽。第二栅导电层165可以由选自包括掺杂的多晶硅、金属(例如钨、钼和/或任何其它适宜金属)、导电金属氮化物(例如氮化钛、氮化钽和/或任何其它导电金属氮化物)和/或金属硅化物(硅化钨、硅化钴和/或任何其它适宜金属硅化物)的单层和/或复合层形成。第一和第二栅导电层140和165可以由相同的导电材料形成。相反，第一和第二栅导电层140和165可以由分别不同的导电材料形成。
参照图1、10A和10B，可以除去在外围区b中和形成行和接地选择晶体管的区域中的第二栅导电层165和多层阱绝缘层160，以露出第一栅导电层140。如图10B所示，第一栅导电层140(在形成选择晶体管的区域中)以及第二栅导电层165(在形成非易失性存储单元的区域中)可以在单元行区a中彼此分开。单元行区a中的第一和第二栅导电层140和165之间的间隔可以比最小线宽更大和/或更小。
参照图1、11A和11B，可以构图第一栅导电层140以形成选择栅极线140a和140b以及外围栅电极140c。可以构图第二栅导电层以形成单元栅极线165a。可以同时形成和/或顺序形成选择栅极线140a和140b、外围栅电极140c和单元栅极线165a。在行选择栅极线140a和第一和第二有源区125a和110a之间插入的栅绝缘层155可以限定为行选择栅绝缘层135a。在接地选择栅极线140b和第一和第二有源区125a和110a之间插入的栅绝缘层135可以限定为接地选择栅绝缘层。在外围栅电极140c和外围有源区之间插入的栅绝缘层135可以限定为外围栅绝缘层135c。
可以在单元栅极线165a的两侧的第一有源区125a形成第一杂质扩散层170a，以及在单元栅极线165a的两侧的第二有源区110a形成第二杂质扩散层170b。可以分别在行选择栅极线140a的一侧中的第一和第二有源区125a和110a形成第一和第二公共漏区172a和172b。可以分别在接地选择栅极线140b的一侧中的第一和第二有源区125a和110a上形成第一和第二公共源区174a和174b。可以同时形成第一和第二杂质扩散170a和170b、第一和第二公共漏区172a和172b、以及第一和第二公共源区174a和174b。可以在外围栅电极140c的两侧的外围有源区形成外围杂质扩散层176。
第一层间绝缘层180可以形成为覆盖半导体衬底100的整个表面。第一层间绝缘层180可以包括顺序层叠的底绝缘层和顶绝缘层。形成底绝缘层，然后在底绝缘层上形成连接到半导体图形110a的一端的体接触250，然后形成顶绝缘层。
当以线形形成体接触250时，可以紧随在形成体接触250之后，形成顶绝缘层。当以接触插塞形形成体接触250时，可以形成体接触250，然后在底绝缘层上形成连接到体接触250的体互连，然后形成顶绝缘层。还可以在底绝缘层中形成源极线。源极线可以连接到公共源区174a和174b。可以同时形成源极线和体接触250。
可以构图第一层间绝缘层180，以形成露出第一公共漏区172a的第一接触孔185。可以在第一接触孔185的内侧壁上形成第一绝缘隔片190。可以形成填充第一接触孔185的第一接触插塞195。可以在第一层间绝缘层180上形成第一位线200。第一位线200可以连接到第一接触插塞195并在单元栅极线165a和选择栅极线140a和140b之上。当忽略形成第一接触插塞195时，部分第一位线200可以向下延伸以填充第一接触孔185。
参照图1、12A和12B，可以在半导体衬底100的整个表面上形成覆盖第一位线200的第二层间绝缘层205。可以持续地构图第二和第一层间绝缘层205和180，以形成露出第二公共漏区172b的第二接触孔210。可以在第二接触孔210的内侧壁上形成第二绝缘隔片215。形成图1至3的第二接触插塞220和第二位线225。可以忽略第二接触插塞220。第二位线225可填充第二孔210。可以实施图1至3的非易失性存储器件。另一方面，将描述形成图4的非易失性存储器件的方法。该方法与上述方法类似。将参照图13和14说明该方法的特性。
图13和14是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据例子实施例的形成改进的非易失性存储器件的方法。参照图13，可以在半导体层110上形成单元硬掩模图形115和外围硬掩模图形117’。外围硬掩模图形117’可以不覆盖外围有源区，并可覆盖隔离器件的区域。
参照图14，可以使用硬掩模图形115和117’作为蚀刻掩模，持续地蚀刻半导体层110和掩埋绝缘层105，以形成单元沟槽120和外围沟槽123。单元沟槽120可以露出单元行区a的半导体衬底100，以及外围沟槽123可以露出外围区b的半导体衬底100。可以在外围硬掩模图形117’之下形成顺序层叠的外围隔离图形107和外围半导体图形112。由外围沟槽123露出的半导体衬底100可对应于外围有源区。外围隔离图形107可用于限定外围有源区。可以使用湿法蚀刻工序和/或其它适宜的工序除去硬掩模图形115和117’。与上述参照图9至12b相同地执行操作。
根据例子实施例，提供一种非易失性存储器件，其增加单元的开启电流量和/或限制面积中的晶体管量。在附图中相同参考标号指示相同元件。图19是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的非易失性存储器件。图20是图1的线V-V’、VI-VI’和VII-VII’的图，说明根据其他例子实施例的非易失性存储器件。
参照图1、19和20，可以在单元隔离图形105a旁边的第一有源区125a设置凹槽121。凹槽121可以平行于在第二有源区110a中的半导体图形110a。凹槽121可具有比半导体衬底100的顶表面低的底表面。凹槽121的底表面低于单元隔离图形105a的底表面。凹槽121可具有两个内侧壁。
单元栅极线165a可以在第一有源区125a和第二有源区110a之上。可以在凹槽121的内侧壁和底表面上形成单元栅极线165a，以及可以在半导体图形110a的侧壁和顶表面上形成单元栅极线165a。可以在单元栅极线165a和凹槽121之间插入多层阱绝缘层160。可以在单元栅极线165a和半导体图形110a之间插入多层阱绝缘层160。
在第一有源区125a形成的第一非易失性存储器件的第一沟道区可以通过单元栅极线165a之下的凹槽121的内侧壁和底表面而限定。在第二有源区110a形成的第一非易失性存储器件第二沟道区可以通过单元栅极线165a之下的半导体图形110a的侧壁和顶表面而限定。第一和第二沟道区可以在限定面积中具有更宽的沟道宽度。
可以在单元栅极线165a的两侧的第一有源区125a形成第一杂质扩散层170a’，以及可以在单元栅极线165a的两侧的第二有源区110a形成第二杂质扩散层170b’。可以在位于单元栅极线165a的两侧的凹槽121的内侧壁和底之下形成第一杂质扩散层170a’。第一杂质扩散层170a’可以对应于具有增加的沟道宽度的第一沟道区。可以在位于单元栅极线165a的两侧的半导体图形110a的内侧壁和顶表面之下形成第二杂质扩散层170b’。第二杂质扩散层170b’可以对应于具有增加的沟道宽度的第二沟道区。
第二杂质扩散层170b’的至少部分底表面可以与单元隔离图形105a分开。体接触250可以经由第二杂质扩散层170b’和单元隔离图形105a之间的半导体图形110a电连接到第二沟道区之下的体区。可以在其下的凹槽121的内侧壁和底表面上形成行和接地选择栅极线140a和140b。可以在其下的半导体图形110a的侧壁和顶表面上形成行和接地选择栅极线140a和140b。行和接地选择晶体管的沟道区在限定面积中可具有增加的沟道宽度。
可以在位于行选择栅极线140a的一侧的第一和第二有源区125a和110a分别形成第一和第二公共漏区172a’和170b’。第一和第二公共漏区172a’和170b’可以与第一和第二杂质扩散层170a’和170b’相似。可以在位于行选择栅极线140a的一侧的凹槽121的内侧壁和底表面之下形成第一公共漏区172a’，以及可以在位于行选择栅极线140a的一侧的半导体图形110a的侧壁和顶表面之下形成第二公共漏区172b’。第一和第二公共漏区172a’和170b’可以对应于行选择晶体管的增加的沟道宽度。
外围区b的外围器件隔离层132可以填充外围沟槽122’，以围绕外围有源区图形110b和掩埋绝缘图形105b的侧壁。外围沟槽122’的底表面可以低于半导体衬底100的顶表面。外围沟槽122’的底表面可以具有与凹槽121的底表面相同的高度。上述的非易失性存储器件的存储单元在限定面积中可具有增加的沟道宽度，由于半导体图形110和凹槽121。存储单元中的开启电流量可以增加，同样，可以改进非易失性存储器件的特性(例如，感应余量增加)。另一方面，可以以其它形式实施外围区b的外围晶体管。这将参照图21说明。
图21是图1的线IV-IV’和VII-VII’的图，说明根据其他例子实施例的改进的非易失性存储器件。参照图1和21，可以在外围区b的半导体衬底100上设置限定了外围有源区的外围隔离图形107，以及可以在外围隔离图形107上设置外围半导体图形112。外围有源区可以是部分半导体衬底100。可以在外围有源区设置外围凹槽124。外围凹槽124可具有低于半导体衬底100的顶表面的底表面，同样，外围凹槽124可具有两个内侧壁。
可以在外围有源区的顶表面上形成外围栅电极140c。可在外围栅电极140c和外围有源区之间插入外围栅绝缘层135a。可以在其下的外围凹槽124的两个内侧壁和底表面上形成外围栅电极140c。具有外围栅电极140c的外围晶体管的沟道区的宽度可以在限定的面积中增加。
可以在位于外围栅电极140c的两侧的外围有源区设置外围杂质扩散层176a。外围杂质扩散层176a可以形成为低于位于外围栅电极140c的两侧的外围凹槽124的内侧壁和底表面，因此外围杂质扩散层176a可对应于外围晶体管中的沟道区的增加的沟道宽度。另一方面，非易失性存储器件可包括图21的外围晶体管。在形成图4的孔120和123之后，可以使用覆盖单元孔120的光敏膜蚀刻暴露于外围孔123的半导体衬底100，以形成图21的外围凹槽124。
将参照图22至25说明形成非易失性存储器件的方法。将以相同于图5的形成方法执行该方法。图22至25是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的形成非易失性存储器件的方法。图27和28是是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的形成有源区和单元隔离图形的方法。
参照图1、5和22，使用单元和外围硬掩模图形115和117作为蚀刻掩模，持续地构图半导体图形110、掩埋绝缘层105和半导体衬底100，以形成单元行区a的单元沟槽120’以及外围区b的外围沟槽122’。可以在单元硬掩模图形115之下形成顺序层叠的单元隔离图形105a和半导体图形110a。可以在外围硬掩模图形117之下形成顺序层叠的掩埋绝缘图形105b和外围有源半导体图形110b。单元隔离图形105a之下的单元沟槽120’的下部分可对应于图19的凹槽121。
可以在半导体衬底100的整个表面上形成填充单元沟槽120’和外围沟槽122’的绝缘层130。可以平整化绝缘层130直到露出硬掩模图形115和117。填充外围沟槽122’的平整的绝缘层130可对应于外围器件隔离层122。
参照图23，可以除去单元沟槽120’内的平整的绝缘层130，以露出凹槽121的内侧壁和底表面，以及半导体图形110a的两个侧壁。可以除去硬掩模图形115和117，以露出半导形110a和外围有源半导体图形110b的侧面。在形成绝缘层130之前和/或除去单元沟槽120’中的平整的绝缘层130之后，可以执行表面处理工序。可以在半导体衬底100上形成栅绝缘层135，然后可以在栅绝缘层135上形成填充单元沟槽120’的第一栅导电层140。
另一方面，可以使用其他方法形成单元隔离图形105a、第一和第二有源区125a和110a。该方法与参照图18说明的方法相类似。将参照

该方法的特性。参照图27，可以在半导体衬底100上顺序形成牺牲层103和半导体层110，然后可以在半导体层110上形成硬掩模图形115和117。使用硬掩模图形115和117作为掩模，可以持续地构图半导体层110、牺牲层105和半导体衬底100，以形成单元沟槽120’和外围沟槽122’。可以通过沟槽120’和122’露出单元和外围牺牲图形103a和103b的侧壁。半导体衬底100中的部分单元沟槽120’可对应于凹槽121。
参照图28，可以除去露出的牺牲图形103a和103b，以形成第一和第二空区104a和104b。可以形成填充第一和第二空区104a和104b以及沟槽120’和122’的绝缘层131’，然后平整化绝缘层131’直到露出硬掩模图形115和117。可以通过各向异性蚀刻工序来除去单元沟槽120’中的平整绝缘层131’，以露出凹槽121的内侧壁和底表面，以及半导体图形110a的两个侧壁。
第一空区104a中的绝缘层131’可对应于图23的单元隔离图形105a。第二空区104b中的绝缘层131’可对应于图23的掩埋绝缘图形105b。外围沟槽122’中的绝缘层131’可对应于图23的外围器件隔离层132。参照图24，可以除去其中形成非易失性存储器件的区域中的第一栅导电层140和栅绝缘层135。外围区b和其中形成选择晶体管的区域的栅绝缘层135和第一栅导电层140，可以保留。可以在半导体衬底100上顺序形成多层绝缘层160和第二栅导电层165。第二栅导电层165可填充单元沟槽122’。可以除去在形成有选择晶体管的区域和外围区b中的第二栅导电层165和多层隧道绝缘层160。
参照图1、20和25，可以构图第一栅导电层140以形成选择栅极线140a和140b，以及外围栅电极140c。可以构图第二栅导电层165以形成单元栅极线165a。使用栅极线165a、140a和140b作为掩模，可以注入杂质离子以形成第一和第二杂质扩散层170a’和170b’、第一和第二公共漏区172a’和172b’、以及第一和第二公共源区174a和174b。注入杂质离子可包括注入杂质离子以在半导体衬底的顶表面倾斜。杂质离子的注入可包括在半导体衬底100的顶表面垂直地注入杂质离子，并注入杂质离子以在半导体衬底100的顶表面倾斜。可以实施参照图19和29所描述的扩散层170a和170b’，以及区域172a’、172b’、174a和174b。
可以在外围栅电极140c的两侧的外围有源区注入杂质离子，以形成外围杂质扩散层176a。可以与参照图11a、11b、12a和12b描述的方法相同地执行接下来的步骤。另一方面，可以参照

形成图21的非易失性存储器件的方法。
图26是图1的线I-I’、II-II’、III-III’和IV-IV’的图，说明根据其他例子实施例的形成改进的非易失性存储器件的方法。参照图26，使用半导体层110上的硬掩模图形115和117作为掩模，可以持续地构图半导体层110、掩埋绝缘层105和半导体衬底100，以形成单元沟槽120’和外围沟槽123’。暴露于外围沟槽123’的半导体衬底100可对应于外围有源区。在半导体衬底100之下的外围沟槽123’的下部分可对应于外围沟槽124。可以与参照图23至25所述的方法相同地执行形成栅绝缘层135的工序和随后的工序。
根据该方法，可以忽略形成填充沟槽120’和122’的绝缘层以及除去单元沟槽120’的绝缘层。可以简化工序，以及可以最小化或减小凹槽121的表面的蚀刻损坏。可以改进非易失性存储单元的特性。如上所述，单元隔离图形可以将其侧面的第一有源区与其上的第二有源区电隔离。可以减小或最小化在第一有源区形成的非易失性存储单元与在第二有源区形成的非易失性存储单元之间的间隔。第一和第二有源区的非易失性存储器件之间的间隔可以是零。可以高度集成非易失性存储器件。
上述是例子的说明，不构建为限制其。尽管说明了几个例子实施例，本领域技术人员将容易地理解，在例子实施例中可以有许多改进，而不背离例子实施例的新颖性教导和优势。因此，所有这些改进旨在被包括在权利要求书的范围内。在权利要求书中，装置加功能的语句旨在包括在此描述的执行所述功能的结构，不仅仅是结构等效，而且是等效结构。因此，应理解，上述是例子实施例的说明，而不构建为限制于所公开的特定实施例，以及对于所公开的例子实施例以及其他例子实施例的改进旨在包括在所附权利要求的范围内。通过下面的权利要求来限定例子实施例，权利要求的等效包括其中。
权利要求
1.一种非易失性存储器件，包括在半导体衬底的一区域上的单元隔离图形和半导体图形；单元栅极线，在半导体图形上，并在单元隔离图形的一侧上的半导体衬底的顶表面上；多层阱绝缘层，在单元栅极线和半导体衬底以及单元栅极线和半导体图形之间；第一杂质扩散层，在单元栅极线的两侧上的半导体衬底中；以及第二杂质扩散层，在单元栅极线的两侧上的半导体图形中。
2.如权利要求1的非易失性存储器件，其中半导体衬底包括凹槽，其平行于单元隔离图形的一侧上的半导体图形，并具有低于半导体衬底的顶表面的底表面，以及半导体图形的顶表面、两个侧壁以及凹槽的底表面和两个内侧壁上的单元栅极线。
3.如权利要求2的非易失性存储器件，其中第一杂质扩散层在单元栅极线的两侧的凹槽的内侧壁和底表面之下，以及第二杂质扩散层在单元栅极线的两侧的半导体图形的顶表面和两个侧壁之下。
4.如权利要求1的非易失性存储器件，其中第二杂质扩散层的底表面的至少一部分与单元隔离图形的顶表面分开。
5.如权利要求4的非易失性存储器件，还包括体接触，接触半导体图形的一端，其中体接触经由第二杂质扩散层和单元隔离图形之间的半导体图形电连接到单元栅极线之下的半导体图形。
6.如权利要求1的非易失性存储器件，其中多层阱绝缘层包括隧道绝缘层、阱存储层和阻挡绝缘层。
7.如权利要求1的非易失性存储器件，还包括选择栅极线，其与单元栅极线横向分开并平行于单元栅极线，并且在半导体图形和单元隔离图形的一侧上的半导体衬底之上；选择栅绝缘层，在选择栅极线和半导体图形以及选择栅极线和半导体衬底之间；第一公共漏区，在半导体衬底中并在选择栅极线的一侧上；以及第二公共漏区，在半导体图形中并在选择栅极线的一侧上，其中选择栅极线在单元栅极线和第一公共漏区之间并在单元栅极线和第二公共漏区之间。
8.如权利要求7的非易失性存储器件，还包括第一层间绝缘层，覆盖半导体衬底的整个表面；第一位线，在第一层间绝缘层上，并经由通过第一层间绝缘层的第一接触孔连接到第一公共漏区；第二层间绝缘层，覆盖半导体衬底的整个表面；以及第二位线，在第二层间绝缘层上，并经由通过第一和第二层间绝缘层的第二接触孔连接到第二公共漏区，其中第一和第二位线在单元和选择栅极线、半导体衬底之上的第一位线以及半导体图形之上的第二位线之上，并平行于该单元和选择栅极线、半导体衬底之上的第一位线以及半导体图形之上的第二位线。
9.如权利要求8的非易失性存储器件，还包括第一绝缘隔片，在第一接触孔的内侧壁上；以及第二绝缘隔片，在第二接触孔的内侧壁上，其中第一接触孔和第二接触孔在分别不同的行上。
10.如权利要求1的非易失性存储器件，其中半导体衬底还包括在其上设置外围电路的外围区，该外围电路包括外围栅电极，在外围区中所限定的外围有源区之上；外围栅绝缘层，在外围栅电极和外围有源区之间；以及外围杂质扩散层，在外围栅电极的两侧的外围有源区中。
11.如权利要求10的非易失性存储器件，其中外围有源区是从外围区的半导体衬底的顶表面向上延伸的突起部分。
12.如权利要求11的非易失性存储器件，还包括外围器件隔离层，在外围有源区的两个侧壁上，其中外围有源区的顶表面具有与半导体图形相同的高度。
13.如权利要求10的非易失性存储器件，还包括掩埋绝缘图形和外围半导体图形，在外围区的半导体衬底上；以及外围器件隔离层，在掩埋绝缘图形和外围半导体图形的侧壁上，其中外围有源区是外围半导体图形。
14.如权利要求10的非易失性存储器件，还包括外围隔离图形，在外围区的半导体衬底上，以将外围有源区限定为部分半导体衬底；以及外围半导体图形，在外围隔离图形上。
15.如权利要求14的非易失性存储器件，其中外围有源区包括外围凹槽，其具有低于外围区中的半导体衬底的顶表面的底表面；外围栅电极，在外围凹槽的内侧壁和底表面之上；以及外围杂质扩散层，在外围栅电极的两侧的外围凹槽的内侧壁和底表面之下。
16.一种形成非易失性存储器件的方法，包括在半导体衬底的一区域上形成顺序层叠的单元隔离图形和半导体图形；在半导体图形上和单元隔离图形的一侧上的半导体衬底上形成多层阱绝缘层；在多层阱绝缘层上以及单元隔离图形的一侧上的半导体衬底上，形成单元栅极线；在单元栅极线的两侧上的半导体衬底中形成第一杂质扩散层；以及在单元栅极线的两侧上的半导体图形中形成第二杂质扩散层。
17.如权利要求16的方法，还包括在单元隔离图形的一侧的半导体衬底形成凹槽，该凹槽平行于半导体图形并具有低于半导体衬底的顶表面的底表面，其中单元栅极线在半导体图形的侧壁以及顶表面之上，并且还在凹槽的内侧壁和底表面之上。
18.如权利要求17的方法，其中形成第一杂质扩散层包括在单元栅极线的两侧形成低于凹槽的内侧壁和底表面的第一杂质扩散层，以及形成第二杂质扩散层包括在单元栅极线的两侧形成低于半导体图形的顶表面和两个侧壁的第二杂质扩散层。
19.如权利要求16的方法，其中第二杂质扩散层的至少部分底表面与单元隔离图形的顶表面分开。
20.如权利要求19的方法，还包括形成体接触，该体接触接触半导体图形的一端，并经由第二杂质扩散层和单元隔离图形之间的半导体图形连接到单元栅极线之下的半导体图形。
21.如权利要求16的方法，其中形成多层阱绝缘层包括顺序地层叠隧道绝缘层、阱存储层和阻挡绝缘层。
22.如权利要求16的方法，还包括形成选择栅极线，其与单元栅极线横向分开并平行于该单元栅极线，并在半导体图形和单元隔离图形的一侧的半导体衬底之上；在选择栅极线和半导体图形之间，以及在选择栅极线和半导体衬底之间形成选择栅绝缘层；在选择栅极线的一侧上的半导体衬底中形成第一公共漏区；以及在选择栅极线的一侧上的半导体图形中形成第二公共漏区，其中选择栅极线在单元栅极线和第一公共漏区之间，并在单元栅极线和第二公共漏区之间。
23.如权利要求22的方法，还包括形成覆盖半导体衬底的整个表面的第一层间绝缘层；构图第一层间绝缘层，以形成露出第一公共漏区的第一接触孔；在第一层间绝缘层上形成第一位线，以通过第一接触孔连接到第一公共漏区；形成覆盖半导体衬底的整个表面的第二层间绝缘层；持续地构图第一和第二层间绝缘层，以形成露出第二公共漏区的第二接触孔；以及在第二层间绝缘层上形成第二位线，以通过第二接触孔连接到第二公共漏区。
24.如权利要求23的方法，还包括在第一接触孔的内侧壁上形成第一绝缘隔片；以及在第二接触孔的内侧壁上形成第二绝缘隔片，其中第一接触孔和第二接触孔在分别不同的行上。
25.如权利要求16的方法，其中半导体衬底还包括外围区，在该外围区上形成外围电路，该方法进一步包括在外围区限定外围有源区；在外围有源区上顺序层叠外围栅绝缘层和外围栅电极；以及在外围栅电极的两侧上的外围有源区中形成外围杂质扩散层。
26.如权利要求25的方法，其中限定外围有源区包括形成从外围区的半导体衬底的顶表面向上延伸的突起部分；以及在突起部分的两侧上形成外围器件隔离层，其中突起部分是外围有源区，并且外围有源区的顶表面具有与半导体图形的顶相同的高度。
27.如权利要求25的方法，其中限定外围有源区包括在外围区的半导体衬底上顺序形成掩埋绝缘层和半导体层；持续地构图半导体层和掩埋绝缘层，以形成顺序层叠的掩埋绝缘图形和外围半导体图形；以及在掩埋绝缘图形和外围半导体图形的侧壁上形成外围器件隔离层，其中外围半导体图形是外围有源区。
28.如权利要求25的方法，其中限定外围有源区包括在外围区的半导体衬底上顺序形成掩埋绝缘层和半导体层；以及持续地构图半导体层和掩埋绝缘层，以露出半导体衬底的一区域，其中外围有源区包括露出的半导体衬底。
29.如权利要求28的方法，还包括蚀刻露出的半导体衬底，以形成具有低于半导体衬底的顶表面的底表面的外围凹槽，其中外围栅电极形成为高于外围凹槽的内侧壁和底表面，以及外围杂质扩散层形成为低于外围栅电极的两侧的外围凹槽的内侧壁和底表面。
全文摘要
提供了一种非易失性存储器件及其制造方法。该非易失性存储器件包括在半导体衬底的预设或给定区域上顺序层叠的单元隔离图形和半导体图形；单元栅极线，在半导体图形上，并在单元隔离图形的一侧上的半导体衬底的顶表面上；多层阱绝缘层，在单元栅极线和半导体衬底以及单元栅极线和半导体图形之间；第一杂质扩散层，在单元栅极线的两侧上的半导体衬底中；以及第二杂质扩散层，在单元栅极线的两侧上的半导体图形中。
文档编号H01L23/522GK1949523SQ200610136129
公开日2007年4月18日 申请日期2006年10月16日 优先权日2005年10月14日
发明者崔炳镕, 李忠浩, 朴东健 申请人:三星电子株式会社