专利名称：制造半导体器件的方法
技术领域：
本发明涉及一种制造半导体器件的方法，该半导体器件包括抬高的源/漏结构。
背景技术：
在常规半导体器件中，在半导体衬底的浅层部分中形成扩展区，以由此改善短沟道性能。此外，为了减小源/漏区中的电阻，在源/漏区上设置硅化物层。但是，当硅化物层下面的结深(高浓度Si层的深度)不足够时，结漏电流急速地增加。由此，在这一点上常规公知的技术包括在源/漏区上进行选择性外延生长，以形成抬高的源/漏结构，由此不仅改善短沟道性能而且减小结漏电流(例如，S.S.Wong等人的″Elevated Source/Drain MOSFET″，IEDM Tech.Dig.，p634，1984)。
例如，在JP-A No.H11-354784中发现引入上述技术的制造半导体器件的方法。根据其中公开的制造方法，首先在半导体衬底上的隔离层和栅电极单元之间形成外延层。然后，形成多晶硅层，使其填充隔离层和外延层之间的凹陷。
在JP-A No.2000-31480中发现制造这种半导体器件的其它方法。图5A至6B是示出了该文献中公开的半导体器件的制造工艺的剖面图。
根据其中公开的方法，首先形成隔离层206，使其填充位于半导体衬底202上的沟槽，并从半导体衬底202的表面突出(图5A)。然后通过已知的方法形成栅介质膜212和栅电极216。在形成栅电极216之后，利用栅电极216作为掩模执行离子注入工艺，以由此在半导体衬底202的表面上形成扩展区218、219。在形成绝缘层(未示出)以便覆盖整个衬底之后，执行回蚀(etch-back)工艺，以沿栅电极216的侧部形成侧壁222。通过这些步骤，形成包括栅介质膜212、栅电极216以及侧壁222的栅电极单元213(图5B)。此外，形成侧壁222的刻蚀工艺导致沿隔离层206的侧部形成凹陷206a。
然后，形成绝缘层(未示出)，以便覆盖半导体衬底202、栅电极单元213以及隔离层206。然后通过使用各向异性干法刻蚀(例如)有选择地除去该绝缘层，从而在半导体衬底202上露出的隔离层206的凹陷206a上形成覆盖层210(图5C)。
然后，在半导体衬底202的表面上的覆盖层210和栅电极单元213之间的区域中形成外延层214(图6A)。在外延层214和栅电极216的表面上形成硅化物层230(图6B)。之后跟随的是普通的CMOS半导体的制造工艺，由此制造半导体器件。
因此，JP-A2000-31480中公开的制造半导体器件的方法的特征在于，恰好在形成外延层214之前沿隔离层206的侧部形成覆盖层210。预先形成覆盖层210使得半导体衬底202的露出表面平坦化，由此便于以匀速生长在表面上形成的外延层，因此导致形成均匀厚度的外延层214。JP-A 2000-31480陈述了在外延层214上以均匀厚度如此形成的硅化物层230导致结漏电流的减小。
根据这种观点，理想的是在形成栅电极单元213之后形成用于隔离层206的覆盖层210，以由此防止覆盖层210被刻蚀工艺等损坏。换句话说，如果在形成栅电极单元213之前形成覆盖层210，那么通过侧壁222的形成将损坏覆盖层210，这将阻止以均匀厚度形成硅化物层230。
此外，JP-A 2000-260952公开了一种制造半导体器件的方法，该方法包括在半导体衬底中形成掩埋的隔离层，然后在隔离层上形成停止绝缘层，使其从半导体衬底的表面突出。
但是，已经发现根据上述文献的常规技术在以下方面具有改进的空间。
首先，在根据JP-A H11-354784和JP-A2000-31480的技术中，由于硅化物层230的底部位于接近接合部(joint part)的底部，如图6B所示，漏电流在这些附近位置处增加。因此，该技术仍然可能招致结漏电流的出现。
其次，根据JP-A 2000-260952的技术需要在半导体衬底中形成掩埋的隔离层，然后在隔离层上形成停止绝缘层，使其从半导体衬底的表面突出，这使制造工艺变复杂。
发明内容
本发明人发现，为了使上述问题当中的结漏电流最小化，根据JP-ANo.H11-354784和JP-A No.2000-31480的制造方法还不是完全令人满意的，而是不得不采取措施，以防止沿隔离层的侧部形成凹陷。
具体地，如果在沿栅电极的侧部形成侧壁时已经形成了隔离层，那么整个隔离层经受干法刻蚀工艺。由此，在隔离层的侧部上形成凹陷(也称作divot)，从而在掩埋有隔离层的沟槽中露出半导体衬底的表面。在这种状态下，在隔离层的侧部上形成覆盖层导致在半导体衬底和隔离层之间形成间隙，例如，如图7所示。结果，在形成时，硅化物层侵入间隙中，由此引起结漏电流的出现。
鉴于上述情况构思出本发明，以提供以下方面。
根据本发明，提供一种制造半导体器件的方法，包括在半导体衬底的表面上的预定位置处形成沟槽，形成隔离层，使其填充沟槽，并使其从半导体衬底的表面突出，形成膜，以便覆盖半导体衬底和隔离层，有选择地除去所述膜，以由此在半导体衬底上露出的隔离层的侧部上形成覆盖层，在半导体衬底上形成栅电极单元，在半导体衬底的表面上的覆盖层和栅电极单元之间的区域中形成外延层，以及至少在一部分外延层上形成硅化物层。
如此安排的方法，通过在形成栅电极单元之前在隔离层的侧部上形成覆盖层这种简单工艺，防止在隔离层的侧部上形成凹陷。这种方法便于以均匀厚度(结构深度)形成硅化物层，因此实现可以抑制结漏电流出现的制造半导体器件的方法。
因此，本发明提供一种制造半导体器件的方法，该半导体器件包括抬高的源/漏结构，该方法可以抑制结漏电流的出现。
从下面结合附图的详细说明将使本发明的上述及其他目的、优点和特点更明显，其中图1A至1C是示意性剖面图，顺序地示出了根据本发明的实施例的半导体器件的制造工艺；图2A至2C是示意性剖面图，顺序地示出了根据该实施例的半导体器件的制造工艺；图3A至3C是示意性剖面图，顺序地示出了根据该实施例的半导体器件的制造工艺；图4A和4B是示意性剖面图，顺序地示出了根据该实施例的半导体器件的制造工艺；
图5A至5C是示意性剖面图，顺序地示出了半导体器件的常规制造工艺；图6A和6B是示意性剖面图，顺序地示出了半导体器件的常规制造工艺；以及图7是放大的片断剖面图，示出了半导体器件的常规制造工艺中涉及的隔离层。
具体实施例方式
现在将参考说明性实施例在此描述本发明。本领域技术人员将认识到，使用本发明的讲解可以完成许多选择性实施例，以及本发明不局限于用于说明性目的而说明的实施例。
下面，将参考附图描述本发明的实施例。在所有附图中，相同组成部分被赋予相同的标号，其描述将不再重复。
根据该实施例的制造半导体器件的方法包括以下步骤，如图1A至4B所示。
(i)在半导体衬底102的表面上的预定位置上形成沟槽105(图1A)。
(ii)形成隔离层106，使其填充沟槽，并且使其从半导体衬底102的表面突出(图1B和1C)。
(iii)形成膜108，以便覆盖半导体衬底102和隔离层106(图2A)。
(iv)通过使用各向异性干法刻蚀(例如)有选择地除去膜108，由此在半导体衬底102上露出的隔离层106的侧部106a上形成覆盖层110。
(v)在半导体衬底102上形成栅电极单元123(图2C至3C)。
(vi)在半导体衬底102的表面上的覆盖层110和栅电极单元123之间的区域中形成外延层124(图4A)。
(vii)至少在一部分外延层124上形成硅化物层130(图4B)。
下面沿上述步骤依次进一步详细描述根据该实施例的制造半导体器件的方法。
首先，在半导体衬底102的表面上的预定位置上形成沟槽105(图1A)。
具体地，在半导体衬底102上顺序地形成硅氧化物层103和硅氮化物层104。形成硅氧化物层103的方法包括在半导体衬底102上执行化学气相淀积(下面称为CVD)。此外，在硅衬底的情况下，形成硅氧化物层103的方法包括热氧化该硅衬底。硅氮化物层104可以由SiN或Si3N4构成，并且可以通过CVD工艺形成。
然后在硅氮化物层104上形成抗蚀剂层(未示出)，并且通过普通光刻工艺在预定位置处形成开口。抗蚀剂层被用作用于在氧化物层103和硅氮化物层104中形成开口的掩模，并且在半导体衬底102上进一步形成沟槽105(图1A)。
然后，通过使用CVD工艺和CMP工艺等等形成隔离层106，使其填充在半导体衬底102上形成的沟槽105，并且使其从半导体衬底102的表面突出(图1B和1C)。
具体地，形成绝缘层(未示出)，使其填充沟槽105并覆盖硅氮化物层104的表面。绝缘层可以通过CVD工艺形成。绝缘层可以由SiO2或SiN构成。
进行普通的剥离工艺，以除去硅氮化物层104上的绝缘层，仅仅在沟槽105中留下绝缘层，由此形成隔离层106(图1B)。
然后进行普通的湿法刻蚀工艺，以除去硅氮化物层104和氧化物层103。结果，获得填充沟槽105并从半导体衬底102的表面突出的隔离层106(图1C)。湿法刻蚀工艺也会除去隔离层106的最上部分，由此形成侧部106a。
可以使隔离层106距半导体衬底102的表面的高度(在此也称作突出量)低于常规半导体器件。更详细地，在形成覆盖层210的常规工艺期间，由于用于形成栅电极单元213的回蚀工艺而减小了隔离层206的高度。由此，为了保证覆盖层210的预定高度，形成隔离层206必须考虑到因为回蚀工艺引起的其高度减小。因此，在形成栅电极216的曝光工艺中，隔离层206的突出量的增加会引起隔离层206和半导体衬底202之间的景深(下面缩写为DOF)损失。
相反，在该实施例中，在形成栅电极单元123之前形成覆盖层110，这消除了要考虑由于回蚀工艺而导致的隔离层106的高度减小的需要。此外，由于隔离层106可以形成为具有比常规器件更少的突出量，所以在形成栅电极116的曝光工艺中，隔离层106和半导体衬底102之间的DOF损失被最小化。此外，在栅电极单元123的形成之前形成覆盖层110，使得覆盖层110具有比在隔离层206的侧部上的凹陷206a上形成的常规覆盖层210更缓的倾斜外形。因此，可以进一步使DOF的损失最小化。
因此，隔离层106距半导体衬底102的表面的高度可以高于外延层124的厚度，具体地在例如1.5nm至450nm的范围内。
然后，形成膜108，以便覆盖半导体衬底102和隔离层106(图2A)。
具体地，进行热氧化(硅衬底的情况)或CVD工艺(半导体衬底的情况)，以形成氧化物层(未示出)，以便覆盖半导体衬底102和隔离层106。此外，执行离子注入，以由此在半导体衬底102上的希望区域中形成阱，并且掺杂用于控制阈值电压(Vt)的杂质。
在除去氧化物层之后，形成膜108，以便覆盖半导体衬底102和隔离层106(图2A)。膜108可以包含Si和N，并且具体地可以由SiN或Si3N4构成。提供这种膜108能够在随后将描述的形成栅电极单元123的刻蚀工艺中，与第一绝缘层120和第二绝缘层122容易地区分开各向异性干法刻蚀速率，由此防止膜108被刻蚀除去。
然后，执行回蚀工艺，以有选择地除去膜108，以便其一部分剩余在半导体衬底102上露出的隔离层106的侧部106a上，由此形成覆盖层110(图2B)。在形成后面将描述的栅电极单元123之前形成覆盖层110，能够保护隔离层106不受用于形成栅电极单元123而执行的刻蚀工艺的影响。此外，形成覆盖层110，使其与侧部106a和半导体衬底102的表面接触。与常规方法不同，这种形成工艺防止在半导体衬底102的表面上形成间隙，由此便于以均匀厚度(结构深度)形成之后将描述的硅化物层130。因此，可以抑制结漏电流的出现。
此外，覆盖层110距半导体衬底102的表面的高度通常与隔离层106距半导体衬底102的表面的高度相同。在该实施例中，由于在形成栅电极单元123之前形成覆盖层110，所以可以以预定高度形成覆盖层110，而不考虑由于刻蚀工艺而引起的隔离层106的高度减小。覆盖层110可以形成距半导体衬底102的表面1.5nm至450nm的高度。
现在，在半导体衬底102上形成栅电极单元123(图2C至3C)。
具体地，通过已知方法，在半导体衬底102上首先形成栅介质膜112，并且在栅介质膜112上形成多晶硅层114(图2C)。然后执行刻蚀工艺，以便以预定图形成形多晶硅层114，由此形成栅电极116(图3A)。
然后形成抗蚀剂层(未示出)，以便覆盖P型MOS晶体管形成区。覆盖栅电极116、隔离层106和覆盖层110的抗蚀剂层以及P型MOS晶体管形成区抗蚀剂层被用作用于在半导体衬底102的表面层上掺杂诸如Sb或As的N型杂质的掩模。该工艺导致形成一对第一扩展区118(图3B)。此外，除去覆盖P型MOS晶体管形成区的抗蚀剂层，并且形成抗蚀剂层(未示出)，以便覆盖N型MOS型MOS晶体管形成区。通过类似的工艺，在P型MOS晶体管形成区中的半导体衬底102的表面层上掺杂诸如B的P型杂质，由此形成一对第二扩展区119(图3B)。
然后覆盖N型MOS晶体管形成区的抗蚀剂层被除去，并且通过CVD工艺层叠第一绝缘层和第二绝缘层，使其覆盖栅介质膜112、栅电极116、覆盖层110以及隔离层106。第一绝缘层可以由硅氧化物层构成。第二绝缘层可以由硅氮化物层或硅氧化物层构成。
然后各绝缘层经受回蚀工艺，以便形成包括第一绝缘层120和第二绝缘层122的侧壁121，其中第一绝缘层120具有L形截面并且形成在栅介质膜112和栅电极116的侧部上，并且第二绝缘层122具有一般的扇形截面并且形成为覆盖第一绝缘层120的表面。在该阶段，获得包括栅介质膜112、栅电极116和侧壁121的栅电极单元123(图3C)。
在该实施例中，第一绝缘层120和第二绝缘层122可以由诸如SiO2的材料构成，该材料具有与覆盖层110不同的刻蚀速率。这种结构保护覆盖层110不受对第一绝缘层120和第二绝缘层122执行的刻蚀工艺的影响，因此便于根据需要确定覆盖层110的突出量。
然后在半导体衬底102的表面上的覆盖层110和栅电极单元123之间的区域中形成外延层124(图4A)。
具体地，在栅电极单元123的形成之后，半导体衬底102被浸入清洗液中，由此除去半导体衬底102上的表面氧化物层。稀释的氢氟酸(HF)可以被用作清洗液。在该实施例中，覆盖层110由包含Si和N的化合物构成，其对这种类型的清洗液具有抗蚀性。
然后采用已知的选择性外延生长工艺，以便在覆盖层110和栅电极单元123之间露出的半导体衬底102的表面上形成外延层124。此外，在栅电极116的上部中形成的外延层图例等等被省略。作为特定的例子，可以形成距半导体衬底102的表面1nm至300nm高度的外延层124。
外延层124可以形成为外延层124距半导体衬底102的表面的高度低于覆盖层110距半导体衬底102的表面的高度。在外延层124和覆盖层110之间可以提供0.5nm至50nm的高度差异。这种结构抑制外延层124在隔离层106上相互接触，因此抑制其间的电传导。由此，相邻晶体管之间的短路以及结漏电流的出现可以被抑制。
然后形成抗蚀剂层(未示出)，以便覆盖P型MOS晶体管形成区。覆盖栅电极单元123、隔离层106和覆盖层110的抗蚀剂层以及P型MOS晶体管形成区抗蚀剂层被用作用于在半导体衬底102的表面层上掺杂诸如Sb或As的N型杂质的掩模。该工艺导致形成一对第一源/漏区126(图4A)。此外，覆盖P型MOS晶体管形成区的抗蚀剂层被除去，并且形成抗蚀剂层(未示出)以便覆盖N型MOS晶体管形成区。通过类似的工艺，在P型MOS晶体管形成区中的半导体衬底102的表面层上掺杂诸如B的P型掺杂原子，由此形成一对第二源/漏区128。在除去覆盖N型MOS晶体管形成区的抗蚀剂层之后，通过退火工艺激活扩散层中的杂质(图4A)。
现在，在外延层124和栅电极116的表面上形成硅化物层130(图4B)。适合的硅化物层130的材料包括镍硅化物和钴硅化物。
上面的工艺之后是CMOS器件的普通制造工艺，从而制造半导体器件。
上述实施例提供以下优点。
通过根据该实施例的制造半导体器件的方法，由于在栅电极单元的形成之前形成位于隔离层的侧部上的覆盖层，因此在栅电极单元的形成工艺期间，保护隔离层不被损坏。因此这种方案防止在隔离层的侧部上形成凹陷(divot)，由此便于以均匀厚度(结构深度)形成硅化物层，并因此使结漏电流的出现最小化。
根据上述JP-A No.2000-31480的制造半导体器件的方法说明了在恰好形成外延层214之前在隔离层206的侧部上形成覆盖层210。在该工艺中，当要形成栅电极单元213时，隔离层206尚末被覆盖层210保护，由此在隔离层206上形成凹陷206a，这阻碍了以均匀厚度形成硅化物层。因此，尽管在栅电极单元213的形成工艺之后在隔离层206的侧部上形成覆盖层210，但是在半导体衬底202和隔离层206之间形成了间隙232，如图7所示。因此形成的硅化物层230侵入间隙232中，这仍然没有解决结漏电流的问题。
相反，根据上述实施例的制造半导体器件的方法，通过在形成栅电极单元123之前在隔离层106的侧部106a上形成覆盖层110的这种简单工艺，能够以均匀的厚度形成硅化物层130。因此，可以获得能够抑制结漏电流出现的制造半导体器件的方法。
此外，在上述实施例中，在该实施例中形成栅电极单元123之前形成覆盖层110，这消除了考虑由于回蚀工艺导致的隔离层106的高度减小的需要。此外，由于隔离层106可以形成为具有比常规器件更少的突出量，所以在形成栅电极116的曝光工艺中，隔离层106和半导体衬底102之间的DOF损失被最小化。此外，在栅电极单元123的形成之前形成覆盖层110，能够使覆盖层110具有比隔离层206的侧部上的凹陷206a上形成的常规覆盖层210更缓的倾斜外形。因此，可以进一步使DOF的损失最小化。
在上述实施例中，外延层124可以形成为外延层124距半导体衬底102的表面的高度低于覆盖层110距半导体衬底102的表面的高度。
这种结构抑制外延层124在隔离层106上相互接触，因此抑制其间的电传导。因此，相邻晶体管之间的短路，以及结漏电流的出现可以被抑制。
此外，在上述实施例中，膜108可以包含Si和N。
在形成栅电极单元123的刻蚀工艺中，提供这种膜108使得与第一绝缘层120和第二绝缘层122的刻蚀速率容易区分。
在用于除去半导体衬底102的表面氧化物层而采用的诸如稀释的HF的清洗液中，膜108也是抗蚀性的。因此，由于膜108对在半导体器件的制造工艺中执行的刻蚀的除去效果具有抵抗性，因此抑制了在隔离层106上形成凹陷。因此，这种方案便于在半导体衬底102上以均匀厚度形成硅化物层130，并且因此抑制结漏电流的出现。
尽管上面已经参考附图描述了本发明的实施例，但是应当理解该实施例仅仅被示例性地描述，并且可以采用各种其他方案。
为了引证几个例子，可以在第一绝缘层120的形成之后淀积外延层124，该第一绝缘层120是偏移侧壁(offset sidewall)，然后可以接着形成第二绝缘层122。
此外，可以首先形成第一源/漏区126或第二源/漏区128，然后可以在这些源/漏区上形成外延层124。
很显然本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下可以进行修改和改变。
权利要求
1.一种制造半导体器件的方法，包括在半导体衬底的表面上的预定位置处形成沟槽，形成隔离层，使其填充所述沟槽，并且使其从所述半导体衬底的所述表面突出，形成覆盖所述半导体衬底和所述隔离层的膜，有选择地除去所述膜，由此在所述半导体衬底上露出的所述隔离层的侧部上形成覆盖层，在所述半导体衬底上形成栅电极单元，在所述半导体衬底的所述表面上的所述覆盖层和所述栅电极单元之间的区域中形成外延层，以及至少在一部分所述外延层上形成硅化物层。
2.根据权利要求1的方法，其中所述形成所述栅电极单元包括在所述半导体衬底上形成栅电极，在所述半导体衬底上形成绝缘层，然后在所述绝缘层上执行回蚀工艺，以便在所述栅电极的侧部上形成侧壁。
3.根据权利要求1的方法，其中所述形成所述外延层包括形成所述外延层，使其距所述半导体衬底的所述表面的高度低于所述覆盖层距所述半导体衬底的所述表面的高度。
4.根据权利要求1的方法，其中所述膜包含Si和N。
全文摘要
提供一种制造半导体器件的方法，该半导体器件包括抬高的源/漏结构，该制造方法可以抑制结漏电流的出现。该制造半导体器件的方法包括在半导体衬底(102)的表面上的预定位置上形成沟槽(105)；形成隔离层(106)，使其填充沟槽，并且使其从半导体衬底(102)的表面突出；形成膜(108)，使其覆盖半导体衬底(102)和隔离层(106)；有选择地除去该膜(108)，由此在半导体衬底(102)上露出的隔离层(106)的侧部(106a)上形成覆盖层(110)；在半导体衬底(102)上形成栅电极单元(123)；在半导体衬底(102)的表面上的覆盖层(110)和栅电极单元(123)之间的区域中形成外延层(124)；以及至少在一部分外延层(124)上形成硅化物层(130)。
文档编号H01L21/822GK1937252SQ20061013895
公开日2007年3月28日 申请日期2006年9月20日 优先权日2005年9月21日
发明者村松谕 申请人:恩益禧电子股份有限公司