专利名称：片上芯片构造的半导体器件及其制造方法
技术领域：
本发明涉及半导体器件，更具体地说，涉及片上芯片构造(chip-on-chip configuration)的功能宏(functional macro)芯片。
背景技术：
具有片上芯片构造的半导体器件包括第一芯片和键合到第一芯片表面的多个第二芯片或功能宏芯片。这些功能宏芯片与第一芯片封装在一起。为了降低成本，这样的半导体器件需要功能宏芯片的小型化。
图1是示出了具有片上芯片构造的半导体器件100的示意性侧视图。第一芯片1具有在上面形成凸点B的表面。多个功能宏芯片2通过凸点B键合到第一芯片1。多个焊盘(未示出)沿着第一芯片1的外周形成，并且通过键合丝3连接到外部管脚(未示出)。
图2是示出了图1中所示的功能宏芯片2的现有技术布图的示意性平面图。功能宏芯片2包括宏区域4和围绕宏区域4形成的焊盘区域5。焊盘区域5包括在晶片测试(每个功能宏芯片2的操作测试)期间使用的测试焊盘和I/O单元。焊盘区域5在晶片测试之后变得不必要了。
图3是示出了形成在晶片W上的图1中所示的功能宏芯片2的另一现有技术布图的示意性平面图。焊盘区域5围绕每个功能宏芯片2的宏区域4而形成。彼此相邻的宏区域4共享焊盘区域5。这减小了焊盘区域5在晶片W上所占的面积，并且增加了可以从一个晶片W形成的功能宏芯片2的数量。
在晶片测试之后，功能宏芯片2沿着图3中所示的划片槽(scribeline)6被彼此切开。
日本早期公开专利No.2001-94037描述了包括第一芯片和安装在第一芯片上的第二芯片的半导体器件。在第一芯片上形成的凸点被提供有来自测试探头的测试信号以检查第二芯片的操作。
发明内容
在图3所示的宏芯片2中，焊盘区域5被形成在相邻的宏区域4之间。这增加了每个功能宏芯片所占的面积，并限制了可以从一个晶片形成的芯片的数量。在晶片测试期间，每个功能宏芯片都被测试。这也增加了测试成本。
在上述公开专利所描述的半导体器件中，不需要在第二芯片上安排测试焊盘。然而，第一芯片和第二芯片中的每一个都必须经过操作测试。这增加了测试成本。
本发明提供了一种减小片上芯片结构的功能宏芯片的尺寸并降低其成本的半导体器件和制造方法。
本发明的一个技术方案是设有多个功能宏芯片的半导体器件，每个功能宏芯片都包括宏区域。这些宏区域被安排得彼此相邻。用于功能宏芯片的焊盘区域围绕宏区域。
本发明的另一技术方案是具有片上芯片构造的半导体器件。该半导体器件包括第一芯片和第二芯片，所述第二芯片包括宏区域并且被安装在第一芯片上。第二芯片的尺寸与宏区域基本相同。
本发明的另一技术方案是从晶片形成多个功能宏芯片的方法。该方法包括在晶片中形成功能宏芯片，其中每个功能宏芯片都包括宏区域，并且宏芯片被安排得彼此相邻。该方法还包括在晶片中形成焊盘区域，其中焊盘区域被功能宏芯片共享，并且围绕功能宏芯片。
本发明的其他技术方案和优点将从结合附图并通过示例的方式说明本发明的原理的下列描述中变得清楚。
本发明及其目的和优点可以通过参考目前优选的实施例的描述和附图而最好地理解，其中图1是示出了具有片上芯片构造的半导体器件的示意性侧视图；
图2是示出了图1中所示的功能宏芯片的现有技术布图的示意性平面图；图3是示出了图1中所示的功能宏芯片的现有技术布图的示意性平面图；图4是示出了根据本发明的优选实施例的半导体器件中的功能宏芯片的布图的示意性平面图；以及图5是示出了图4中所示的宏区域和焊盘区域的连接的示意性平面图。
具体实施例方式
在全部附图中，相似的标号都被用于相似的元件。
现在将参照附图描述根据本发明优选实施例的半导体器件10。参考图4，半导体器件10包括多个(图4中为9个)形成在晶片W上的功能宏芯片11。每个功能宏芯片11都包括宏区域12。因此，宏区域1 2被安排得彼此相邻。焊盘区域13被形成在晶片W上围绕宏区域12的区域。因此，焊盘区域13不被安排在宏区域12之间。焊盘区域13包括在晶片测试(每个功能宏芯片11的操作测试)期间使用的测试焊盘和I/O单元。焊盘区域13在晶片测试之后变得不必要了。
宏区域12中的每一个都通过导线被连接到焊盘区域13。图5是示出了图4中所示的宏区域12和焊盘区域13的连接的示意性平面图。为了简化描述，图5示出了4个功能宏芯片11的连接。多个信号导线14(输入/输出信号导线)被安排在焊盘区域13和宏区域12之间及宏区域12之间。因此，信号导线14连接焊盘区域13和宏区域12。
宏区域12分别通过输出信号线(输入/输出信号导线)15a、15b、15c和15d连接到焊盘区域13。信号线14和输出信号线15a、15b、15c和15d中的每一个都被连接到焊盘区域13中的测试焊盘(未示出)。而且，信号导线14和输出信号线15a、15b、15c和15d都通过多层布线而形成。
通过为焊盘区域13的测试焊盘提供测试信号，在每个功能宏芯片11上都进行操作测试。测试信号可以是宏芯片11共用的信号或者是每个宏芯片11独立使用的信号。当测试仪经由测试探头为焊盘区域5的测试焊盘提供测试信号时，测试信号被经由焊盘区域13中的I/O单元和信号导线14提供到每个宏区域12。
宏区域12中的每一个都产生输出信号，所述输出信号经由焊盘区域13中的输出信号线15a、15b、15c和15d、I/O单元和测试焊盘，以及测试探头而被提供到测试仪。输出信号被用来确定每个宏区域12是否都在正确地起作用。
在操作测试之后，晶片W被沿着在宏区域12之间及宏区域12和焊盘区域13之间延伸的划片槽16切割。这将功能宏芯片11从晶片W切下来。为了便于理解，沿着划片槽16切割的功能宏芯片11被显示得大于宏区域12。然而，功能宏芯片11实际上被沿着划片槽16切开以使得功能宏芯片11的尺寸与宏区域12相同。然后，如图1所示，分开的功能宏芯片11被键合到第一芯片1以形成具有片上芯片构造的半导体器件100。
优选实施例的功能宏芯片11具有下述优点。
(1)在形成在晶片W上的多个功能宏芯片11中，宏区域12被安排得彼此相邻。焊盘区域13被围绕宏区域12形成。在晶片测试之后，每个功能宏芯片11都被沿着环绕宏区域12延伸的划片槽16从晶片W上切割下来。因此，在切割之后，每个功能宏芯片11都不包括焊盘区域13，而只包括宏区域12。换句话说，每个功能宏芯片11被从晶片W上切割下来，以具有与相关联的宏区域12基本相同的尺寸。这减小了每个功能宏芯片11在晶片W上所占的面积，并小型化了每个功能宏芯片11。
(2)焊盘区域13不被安排在相邻的宏区域12之间，而是被安排得围绕宏区域12。焊盘区域13被宏区域12共享。这增加了从一个晶片上形成的芯片的数量，并降低了制造成本。
(3)宏芯片11的宏区域12通过相同的信号导线14连接到焊盘区域13。因此，在晶片测试期间，通过为焊盘区域13中的测试焊盘提供用于功能宏芯片11的相同的共用测试信号，可以在功能宏芯片11上并行地进行操作测试。这降低了测试成本。
(4)每个功能宏芯片11都仅包括宏区域12。因此，在图1所示的半导体器件100中，安装在第一芯片1上的功能宏芯片11的尺寸比现有技术的功能宏芯片2小。这增加了可被安装在第一芯片1上的芯片的数量。
对于本领域技术人员来说应该清楚的是，本发明可以以很多其他的具体形式实施，而不脱离本发明的精神或范围。尤其应该了解的是本发明可以以下列形式实施。
开关电路可以被安排在测试焊盘和输出信号线15a、15b、15c和15d之间，以顺序地切换连接到测试焊盘的输出信号线。这减少了测试焊盘的数量。
测试焊盘可以在焊盘区域13中形成，I/O单元可以在宏区域12中形成。
所述的示例和实施例应被认为是说明性而非限制性的，本发明不局限于这里给出的细节，而是可以在所附权利要求书的范围和等同物内做出修改。
权利要求
1.一种半导体器件(10)，其特征在于多个功能宏芯片(11)，每个功能宏芯片都包括宏区域(12)，其中所述宏区域被安排得彼此相邻；以及用于所述功能宏芯片的焊盘区域(13)，其围绕所述宏区域。
2.如权利要求1所述的半导体器件，其特征还在于用于连接所述宏区域和所述焊盘区域的多个输入/输出信号导线(14，15a，15b，15c，15d)。
3.如权利要求1所述的半导体器件，其特征还在于连接所述宏区域和所述焊盘区域的多个信号导线(14)和多个输出信号线(15a，15b，15c，15d)。
4.如权利要求1至3中的任何一个所述的半导体器件，其特征在于所述宏区域和所述焊盘区域在一个晶片(W)上形成。
5.一种具有片上芯片构造的半导体器件(100)，所述半导体器件的特征在于第一芯片(1)；以及第二芯片(11)，包括宏区域并且被安装在所述第一芯片上，其中所述第二芯片的尺寸与所述宏区域基本相同。
6.一种从晶片(W)形成多个功能宏芯片(11)的方法，所述方法的特征在于在所述晶片中形成所述多个功能宏芯片，其中每个所述功能宏芯片都包括宏区域，并且所述多个宏芯片被安排得彼此相邻；以及在晶片中形成焊盘区域(13)，其中所述焊盘区域被所述多个功能宏芯片共享，并且围绕所述多个功能宏芯片。
7.如权利要求6所述的方法，其特征还在于将所述功能宏芯片从所述晶片上切割下来，使得每个所述功能宏芯片的尺寸与相应的宏区域基本相同。
全文摘要
本发明公开了一种半导体器件，减小了用在片上芯片构造中的功能宏芯片的尺寸，并降低了其成本。功能宏芯片中的每个都包括宏区域。功能宏芯片被彼此相邻地形成。用于测试功能宏芯片的焊盘区域被围绕宏区域而形成。
文档编号H01L25/00GK101071795SQ200610150538
公开日2007年11月14日 申请日期2006年10月16日 优先权日2006年3月27日
发明者佐久间正二, 石田喜幸 申请人:富士通株式会社