专利名称：具有非对称式导线架的多芯片堆栈封装结构的制作方法
技术领域：
本发明涉及一种多芯片堆栈封装结构，特别是涉及一种使用具有不同 高度内引脚的导线架来进行多芯片堆栈封装的结构。
背景技术：
近年来，半导体的后段工艺都在进行三维空间(Three Dimension; 3D)
的封装，以期利用最少的面积来达到较高的密度或是内存的容量等。为了 能达到此目的，现阶段已开发出使用芯片堆栈(chip stacked)的方式来达成 三维空间(Three Dimension; 3D)的封装。
在公知技术中，芯片的堆栈方式将多个芯片相互堆栈于基板上，然后 使用打线的工艺(wire bonding process)来将多个芯片与基板连接。图1即披
露一种以导线架为基底的芯片堆栈封装的结构，其中图1A为剖面示意图 而图1B为图1A的平面示意图。如图1A所示，导线架5可分为内引脚部 5a、外引脚部5b及平台部5c，其中平台部5c与内引脚部5a及外引脚部 5b具有高度差。首先将三个芯片堆栈在导线架5的内引脚5a上，接着再 以金属导线10、 11、 12来将三个芯片上的焊垫7、 8、 9连接至导线架5 的平台部5c上，然后，进行造型工艺(moldingprocess)将三个堆栈芯片及 导线架5的内引脚5a与部分平台部5c封闭，但暴露出外引脚部5b，以作 为连接其它界面的引脚。
上述公知的芯片堆栈封装结构中，由于每一芯片与导线架5的平台部 5c之间的金属导线10、 11、 12长度及弧度均不相同，故除了在进行封胶
过程中，长度与弧度较长的金属导线易产生位移而导致芯片的短路外，还 会因为金属导线10、 11、 12长度不相同，造成电信号的相位产生变化等 问题。
发明内容
有鉴于发明背景中所述的芯片堆栈方式的缺点及问题，本发明提供一 种使用多芯片偏移堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三 维空间的封装结构。
本发明的主要目的在提供一种多芯片堆栈的封装结构，使其具有较 高的封装集成度以及较薄的厚度。
本发明的另一目的是提供一种具有不同高度内引脚的导线架结构，使 其可与多芯片偏移堆栈结构进行封装。
本发明的再一目的是提供一种具有不同高度内引脚的导线架结构，使 得封装后的密封剂可以依据多芯片偏移堆栈结构中的芯片数量做高度的 调整，以使进行注胶时的模流能够达到平衡。
据此，本发明提供一种堆栈式芯片封装构造，包括导线架，由多个 内引脚与多个外引脚所构成，内引脚则包括有多个平行的第一内引脚群与 平行的第二内弓l脚群，而第一内引脚群与第二内引脚群的末端以一间隔相 对排列之，并且第一 内弓I脚群具有沉置结构而形成第一 内引脚群的末端位 置与第二内引脚群的末端位置具有不同的垂直高度；然后将多芯片堆栈结
构固接于第一内引脚群上，并通过多条金属导线将同一侧边缘上的金属焊 接点与第一内引脚群及第二内引脚群电连接；以及使用密封剂来包覆多芯 片堆栈结构及内弓I脚并且具有顶缘表面与底缘表面。
接着，本发明再提供一种导线架结构，由多个内引脚与多个外引脚所 构成，其内引脚群包括有多个平行的第一内引脚群与平行的第二内引脚 群，而第一内引脚群与第二内引脚群的末端以一间隔相对排列，并且第一 内引脚群具有沉置结构而形成第一内引脚群的末端位置与第二内引脚群 的末端位置具有不同的垂直高度。
图1A 为已有技术的剖视图； 图1B 为图1A的俯视图2A为本发明的芯片结构的f府视图2B为本发明的芯片结构的剖视图2C为本发明的多芯片偏移堆栈结构的剖视图3A C为本发明的重设置层制造过程的示意图4A B为本发明的重设置层中的焊线接合区的剖视图
图5 为本发明的具有重设置层的多芯片偏移堆栈结构的剖视图6 为本发明的导线架的剖视图7 为本发明的密封剂成对称形状的多芯片偏移堆栈结构封装 的剖视图8 为本发明的密封剂成对称形状的多芯片偏移堆栈结构封装 的另一实施例的剖视图9 为本发明的密封剂成对称形状的多芯片偏移堆栈结构封装 的再一实施例的剖视图10 为本发明的密封剂成不对称形状的多芯片偏移堆栈结构封 装的实施例的剖视图11 为本发明的密封剂成不对称形状的多芯片偏移堆栈结构封 装的另一实施例的剖视图12 为本发明的密封剂成不对称形状的多芯片偏移堆栈结构封 装的再一实施例的剖视图。
主要元件标记说明
2、 3、 4:半导体元件 5: 导线架引线 5a:导线架内引脚部 5b:导线架外引脚 5c:导线架平台部7、 8、 9: 电极
10、 11、 12:金属导线
200:芯片
210:芯片主动面
220:芯片背面
230:黏着层
240:焊垫
250:焊线接合区
260:焊线接合区边缘线
30:多芯片偏移堆栈结构
310:芯片本体
312a第一焊垫
312b:第二焊垫
320:焊线接合区
322:焊线接合区边缘线
330:第一保护层
332:第一开口
340:重设置线路层
344:第三焊垫
350:第二保护层
352:第二开口
300:芯片结构
400:重设置导线层
50:多芯片偏移堆栈结构
500(a，b，c,d):芯片
600:导线架
610:内引脚
611:第一内引脚群
612:第二内引脚群
613:平台部
614:连接部
615:下凹的末端
616:上凸的末端
620:外引脚
640(a-e)金属导线
650:金属凸块
70:密封剂
710:上缘表面
720:下缘表面
具体实施例方式
本发明在此所探讨的方向为一种使用芯片偏移堆栈的方式，来将多个 尺寸相近似的芯片堆栈成一种三维空间的封装结构。为了能彻底地了解本 发明，将在下列的描述中提出详尽的封装步骤及其封装结构。显然地，本 发明的施行并未限定芯片堆栈的方式的所属技术领域的技术人员所了解 的特殊细节。另一方面，众所周知的芯片形成方式以及芯片薄化等后段工 艺之详细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而, 对于本发明的较佳实施例，则会详细描述如下。此外，除了这些详细描述
之外，本发明还可以广泛地施行在其它的实施例中，而本发明的权范围 以权利要求为准。
在现代的半导体封装工艺中，均是将一个已经完成前段工艺(Front End Process)之晶片(wafer)先进行薄化处理(Thinning Process),将芯片的厚 度研磨至2 20 mil之间；然后，再涂布(coating)或网印(printing)—层高分 子(polymer)材料于芯片的背面，此高分子材料可以是一种树脂(resine)，特 别是一种B-Stage树脂。再通过一个烘烤或是照光工艺，使得高分子材料 呈现一种具有黏稠度的半固化胶；再接着，将一个可以移除的胶带(tape) 贴附于半固化状的高分子材料上；然后，进行晶片的切割(sawingprocess), 使晶片成为一颗颗的芯片(die);最后，就可将一颗颗的芯片与基板连接并 且将芯片形成堆栈芯片结构。
如参照图2 A与图2B所示，完成前述工艺的芯片200的平面示意图 及剖面示意图。如图2 B所示，芯片200具有主动面210及相对主动面的 背面220，且芯片背面220上已形成黏着层230;在此要强调，本发明的 黏着层230并未限定为前述的半固化胶，此黏着层230的目的在与基板或 是芯片形成接合，因此，只要是具有此功能的黏着材料，均为本发明的实 施方式，例如胶膜(die attached film)。
接着，请参照图2C，本发明完成多芯片偏移堆桟结构30的剖面示意 图。如图2C所示，芯片200的主动面210上设置有多个焊垫240,且多 个焊垫240已设置于芯片200的同一侧边上，因此，将芯片背面220上的 黏着层230与另一芯片200的主动面210进行偏銜OFFSET)接合后，即可 形成多芯片偏移堆栈结构30，其中这种多芯片偏移堆栈的结构30以焊线 接合区250的边缘线260为参照的排列基准来形成，因此可以形成类似阶 梯状的多芯片偏移堆栈结构30，在此要说明的是，边缘线260实际上是不 存在芯片200上，其仅作为参照线。在此仍然要强调，本实施例的黏着层 230并未限定为前述的半固化胶，此黏着层230的目的在与基板或是芯片 形成接合，因此，只要是具有此功能的黏着材料，均为本发明的实施方式。
本发明在多芯片偏移堆栈的另一实施例中，使用一种重设置层 (Redistribution Layer; RDL)来将晶片上的每一个芯片的焊垫设置到芯片的
侧边上，以便能形成多芯片偏移堆栈的结构，而此重设置层的实施方式说 明如下。
请参照图3A 3C，为本发明的具有重设置层的芯片结构的制造过程 示意图。如图3A所示，首先提供芯片本体310，并且在邻近于芯片本体 310的侧边规划出焊线接合区320，并将芯片本体310的主动表面上的多 个焊垫312区分为第一焊垫312a以及第二焊垫312b，其中第一焊垫312a 位于焊线接合区320内，而第二焊垫312b则位于焊线接合区320外。接 着请参照图3B，于芯片本体310上形成第一保护层330，其中第一保护层 330具有多个第一开口 332，以暴露出第一焊垫312a与第二焊垫312b。然 后在第一保护层330上形成重设置线路层340。而重设置线路层340包括 多条导线342与多个第三焊垫344,其中第三焊垫334位于焊线接合区 内，且这些导线342分别从第二焊垫312b延伸至第三焊垫344，以使第二 焊垫312b电连接于第三焊垫344。此外，重设置线路层340的材料，可以为金、铜、镍、钛化鸨、钛或其它的导电材料。再请参照图3C，在形成 重设置线路层340后，将第二保护层350覆盖于重设置线路层340上，而 形成芯片结构300，其中第二保护层350具有多个第二开口 352，以暴露 出第一焊垫312a与第三焊垫3M。
要强调的是，虽然上述的第一焊垫312a与第二焊垫312b以周围型态 排列于芯片本体310的主动表面上，然而第一焊垫312a与第二焊垫312b 亦可以通过面阵列型态(area array type)或其它的型态排列于芯片本体310 上，当然第二焊垫312b亦是通过导线342而电连接于第三焊垫344 。另 外，本实施例亦不限定第三焊垫344的排列方式，虽然在第3B图中第三 焊垫344与第一焊垫312a系排列成两列，并且沿着芯片本体310的单一 侧边排列，但是第三焊垫344与第一焊垫312a亦可以以单列、多列或是 其它的方式排列于焊线接合区320内。
请继续参照图4A与图4B，为图3C中分别沿剖面线A-A，与B-B，所 表示的剖面示意图。如图4A与图4B所示，由上述图标中可知芯片结构 300主要包括芯片本体310以及重设置层400所组成，其中重设置层400 由第一保护层330、重设置线路层340与第二保护层350所形成。芯片本 体310具有焊线接合区320，且焊线接合区320邻近于芯片本体310的单 一侧边。另外，芯片本体310具有多个第一焊垫312a以及第二焊垫312b，其中第一焊垫312a位于焊线接合区320内，且第二焊垫312b位于焊线接 合区320外。
第一保护层330设置于芯片本体310上，其中第一保护层330具有多 个第一开口 332，以暴露出这些第一焊垫312a与第二焊垫312b。重设置 线路层340设置于第一保护层330上，其中重设置线路层340从第二焊垫 312b延伸至焊线接合区320内，且重设置线路层340具有多个第三焊垫 344，其设置于焊线接合区320内。第二保护层350覆盖于重设置线路层 340上，其中第二保护层350具有多个第二开口 352，以暴露出这些第一 焊垫312a与第三焊垫344。由于第一焊垫312a与第三焊垫344均位于焊 线接合区320内，因此第二保护层350上的焊线接合区320以外的区域便 能够提供一个承载的平台，以承载另一个芯片结构，因此，可以形成一种 多芯片偏移堆栈的结构。
接着，请参照图5，本发明的另一种多芯片偏移堆栈的结构的剖面示 意图。如图5所示，多芯片偏移堆栈结构50由多个芯片500堆栈而成， 其中芯片500上具有重设置层400，故可将芯片上的焊垫设置于芯片500 的焊线接合区320之上，因此这种多芯片偏移堆栈结构50以焊线接合区 320的边缘线322为对准线来形成。而多个芯片500之间以黏着层230来 连接。首先，芯片500之间的黏着层230是位于芯片500的背面，此黏着 层230的形成方式如图2B所示，与芯片同时完成的。由于芯片500的主 动面上设置有重设置层400，故可将芯片上的焊垫(即312a或344)设置 于芯片500的焊线接合区320之上，因此，可以将芯片500背面上的黏着 层230与另一芯片500的重设置层400进行偏移(offset)接合后，形成一种 多芯片偏移堆栈结构50,其中这种多芯片偏移堆栈的结构50以焊线接合 区320的边缘线322为参照的基准来排列堆栈形成，因此可以形成类似阶 梯状的多芯片偏移堆栈结构50，如图5所示。
接着，本发明依据上述的多芯片偏移堆栈结构30及50还提出一种堆 栈式芯片封装结构，并且详细说明如下。同时，在如下的说明过程中，将 以多芯片偏移堆栈结构50为例子进行，然而要强调的是，多芯片偏移堆 栈结构30亦适用本实施例所披露的内容。
首先，请参照图6，本发明的导线架剖面示意图。如图6所示，导线 架600由多个成相对排列的内引脚610及外引脚620所组成，其中内引脚 610包括有多个平行的第一内引脚群611与第二内引脚群612，同时第一 内引脚群611与第二内引脚群612的末端以一间隙来隔开，使得第一内引 脚群611与第二内引脚群612成相对排列，且第一内引脚群611与第二内 引脚群612的高度不相同。如图6所示，第一内引脚群611为具有沉置 (dovvnset)的结构，此沉置结构由平台部613与连接部614所形成，其 中平台部613的高度与第二内引脚群612的高度相同。此外，本发明对连 接部614的形状并未限制，其可以是斜面或是近似垂直面。在此还要强调， 平台部613与连接部614也可以是第一内引脚群611的一部分。
接着，请参照图7，本发明的多芯片偏移堆栈封装结构的剖面示意图。 首先，如图7所示，导线架600的第一内引脚群611与多芯片偏移堆栈结 构50之间由以黏着层230作为接合的材料。很明显地，此黏着层230贴 附于芯片500的背面上，如图2所示；另外，此黏着层230也可以选择设 置在导线架600的第一内引脚群611上，然后与多芯片偏移堆栈结构50 连接。除此之外，在本实施例中，对于导线架600的第一内引脚群611与 多芯片偏移堆栈结构50之间的接合方式，也可以选择使用胶带来做为连 接材料，特别是一种双面具有黏着性的胶带(die attached film)。
在完成导线架600与多芯片偏移堆栈结构50的连接后，随即进行金 属导线的连接。请继续参照图7,金属导线640以打线工艺将金属导线640a 的一端连接于芯片500a的焊垫，例如前述图3中第一焊垫312a或第三焊 垫344,而金属导线640a的另一端则连接于芯片500b的第一焊垫312a 或第三焊垫344上；接着金属导线640b的一端连接于芯片500b的第一焊 垫312a或第三焊垫344,而金属导线640b的另一端则连接于芯片500c 的第一焊垫312a或第三焊垫344上；接着，再重复金属导线640b的过程, 以金属导线640c将芯片500c及500d完成电连接。然后，以金属导线640d 将芯片500d与导线架600的第一内引脚群611完成电连接，然后，再以 金属导线640e将芯片500d与第二内引脚群612完成连接。如此一来，通 过金属导线640a、 640b、 640c、 640d及640e等逐层完成连接后，便可以
将芯片500a、 500b、 500c及500d电连接于导线架600的第一内引脚群611 及第二内引脚群612,其中这些金属导线640的材质可以使用金。最后， 再将完成电连接之多芯片偏移堆栈封装结构以密封剂70覆盖于多芯片偏 移堆栈结构50及导线架600的平台部613及第二内引脚群612之上，并 且将导线架600之外引脚620暴露在密封剂70之外，即可形成堆栈式芯 片封装结构。
此外，以金属导线连接导线架600与多芯片偏移堆栈结构50的方式， 除了上述的过程外，也可以选择在完成多芯片偏移堆栈结构50的结构后， 即先进行芯片500a、 500b、 500c及500d的金属导线电连接工艺，其连接
的过程与前述过程相同，然后，再将完成电连接的多芯片偏移堆栈结构50 与导线架600黏着成一体后，再进行一次金属导线连接的工艺，来将多芯 片偏移堆栈结构50与导线架600的内引脚610完成连接，如此也可以完 成图7的结构。
另外，导线架600与多芯片偏移堆栈结构50完成固接后，并且在进 行金属导线640的打线工艺(wire bonding process)之前，先在芯片500 的焊线接合区320内的第一焊垫312a及第三焊垫344上，先形成金属凸 块650(studbump)，然后再进行上述金属导线640a、 640b、 640c、 640d、 640e的连接过程，将芯片500a、 500b、 500c及500d电连接于导线架600 的第一内引脚群611及第二内引脚群612。加上此金属凸块650的目的， 做为间隔物(spacer)，可以降低金属导线640a、 640b、 640c、 640d、 640e 的弧度。在此要强调的是，形成此金属凸块650的过程可以与形成金属导 线640的过程一起实施，也就是说形成金属凸块650与形成金属导线640 是使用同一设备就可达成，因此，增加金属凸块650的设置并不会增加工 艺的困难与复杂。
通过以上的说明，本发明中所述的实施例并未限制堆栈芯片500的数 量，凡所属技术领域的技术人员应可依据上述所披露的方法，而制作出具 有三个以上的芯片500的堆栈式芯片封装结构。同时，在图7的实施例中 的多芯片偏移堆栈结构50也可换成多芯片偏移堆栈结构30。由于这两个 多芯片偏移堆栈结构30及多芯片偏移堆栈结构50在与导线架600接合后
的金属导线连接过程均相同，因此不再赘述。
请继续参照图8，本发明的多芯片偏移堆栈封装结构的另一实施例的 剖面示意图。如图8所示，导线架600由多个成相对排列的内引脚610及 外引脚620所组成，其中内引脚610包括有多个平行的第一内引脚群611 与第二内引脚群612，同时第一内引脚群611与第二内引脚群612的末端 以一 间隙来隔开，使得第一 内引脚群611与第二内引脚群612成相对排列， 且第一内引脚群611与第二内引脚群612的高度不相同。如图8所示，第 一内引脚群611的部分与图7相同，均是由平台部613与连接部614来形 成沉置的结构；而在第二内引脚群612的部分，除了在末端处形成下凹的 近似阶梯状的结构615外，其余也与图7的第二内引脚群612相同。很明 显地，本实施例与图7的差异处，在第二内引脚群612的末端会形成下凹 之近似阶梯状的结构615，而此下凹的近似阶梯状的结构615的末端高度 比第二内引脚群612低，因此在进行金属导线640的连接工艺时，金属导 线640e会从芯片500d连接至下凹的近似阶梯状的结构615的末端处，如 此，可以降低金属导线640e的弧度。由于图7与图8的金属导线连接过 程均相同，因此不再赘述。
接着，请参照图9，本发明的多芯片偏移堆栈封装结构的再一实施例 的剖面示意图。图9与图8的差异处在于图9的第二内引脚群612的末端 处是形成上凸的近似阶梯状的结构616。很明显地，此上凸的近似阶梯状 的结构616的末端高度比第二内引脚群612高，当进行金属导线640的连 接工艺时，金属导线640e会从芯片500d连接至上凸的近似阶梯状的结构 616的末端处，如此，亦可形成多芯片堆栈的封装结构。由于图7、图8 与图9的金属导线连接过程均相同，因此不再赘述。
接着，进一步说明本发明的密封剂结构。请参照图7与图10,本发明 密封剂的实施例剖面示意图。本发明密封剂70使用造型工艺(molding process)来形成密封剂，因此注模工艺使用的模具可以随着多芯片偏移堆 栈结构30或多芯片偏移堆栈结构50的芯片数量而有不同的形状。首先， 在图7中，密封剂70具有顶缘表面710及底缘表面720。由于本发明的导 线架600的第一内引脚群611为具有沉置的结构，此沉置结构由平台部613与连接部614所形成，其中平台部613的高度与第二内引脚群612的高度 相同，因此形成第一内引脚群611与第二内引脚群612的高度不相同。在 完成封胶工艺后，在第一内引脚群611的一侧，密封剂70的顶缘表面710 到平台部613的垂直距离(a，)与平台部613到密封剂70的底缘表面720 的垂直距离(b')会相同；而在第二内引脚群612的一侧，密封剂70的 顶缘表面710到第二内引脚群612的垂直距离(a)与第二内引脚群612 到密封剂70的底缘表面720之垂直距离(b)也会相同。很明显地，本实 施例中的密封剂70为一个对称形状，也就是说『b:a^b'。在此密封剂的 结构中，当多芯片偏移堆栈结构30或多芯片偏移堆栈结构50中的较上面 芯片(例如芯片500a或500b)比导线架的平台部613及第二内引脚群 612高时，本发明可以通过调整第一内引脚群611所形成的沉置结构的深 度，使得多芯片偏移堆栈结构30或多芯片偏移堆栈结构50最上面芯片(例 如芯片500a)至密封剂70的顶缘表面710的空间与第一内引脚群611 所形成的沉置结构至密封剂70的底缘表面720的空间相近，因此在进行 封胶工艺时，可以使得流经芯片500a上的模流及流经第一内引脚群611 之沉置结构下的模流可以得到平衡，以形成本实施例所揭示的对称封装结 构。此外，当本实施例与导线架600的第二内引脚群612端部具有下凹的 近似阶梯结构615或是上凸的近似阶梯结构616时，亦均可适用本实施例， 如图8与图9。
另外，当多芯片偏移堆栈结构最上面的芯片(例如芯片500a)的高 度略低于或略高于平台部613及第二内引脚群612时，由于导线架600 的第一内引脚群611为沉置结构，因此使得固接于沉置结构上的芯片500a 至密封剂70的顶缘表面710的空间大于第一内引脚群611的沉置结构至 密封剂70的底缘表面720的空间；如此，在进行封胶工艺时，会造成流 经芯片500a上的模流及流经第一内引脚群611的沉置结构下的模流不平 衡，而影响封装工艺的合格率。因此，本实施例可以改变注工艺的模具构 造，例如将上模具的高度降低，使得多芯片偏移堆栈结构30或多芯片 偏移堆栈结构50最上面芯片(例如芯片500a)至密封剂70的顶缘表面 710的空间与第一内引脚群611所形成的沉置结构至密封剂70的底缘表面
720的空间相近，因此在进行注模工艺时，可以使得流经芯片500a上的模 流及流经第一内引脚群611的沉置结构下的模流可以得到平衡。因此，在 完成封胶工艺后，密封剂70的顶缘表面710到平台部613的垂直距离(a') 及顶缘表面710到第二内引脚群612的垂直距离(a)与平台部613至密 封剂70的底缘表面720的垂直距离(b')及第二内引脚群612到底缘表 面720的垂直距离(b)不相同，如图10所示。很明显地，本实施例中的 密封剂70为一个上半部与下半部不对称的形状，也就是说a=a'; b-b'且a 的距离小等于b的距离。在此要强调的是，利用模具来降低密封剂70的 顶缘表面710到平台部613的垂直距离(a')及顶缘表面710到第二内引 脚群612的垂直距离(a)的目的，除了可以减少封胶材料的用量外，最
重要的是可以达到注模工艺中的模流平衡。此外，在本发明中，也可同时 通过对第一内引脚群611的沉置结构的高度设计来调整a: b (或是a':b') 的距离；在本发明所揭示的实施例中，当a: b (或是a':b')的距离为1: 3时，可以使得流经芯片500a上的模流及流经第一内引脚群611的沉置结 构下的模流达到最佳的平衡。当本实施例与导线架600的第二内引脚群端 部具有下凹的近似阶梯结构615或是上凸的近似阶梯结构616时，亦均可 适用本实施例，如图11与图12所示。
综上所述，本发明所提出的芯片结构除了可以是在前段工艺中，就将 芯片上的多个焊垫设置于芯片的侧边之外，还披露包括另一方式，其主要 是通过适当的焊线接合区的规划以及重设置线路层，将第一焊垫与第三焊 垫集中于芯片结构的单一侧边，使得芯片结构适于通过焊线接合区以外的 区域直接承载其它芯片结构。因此，通过上述芯片结构堆栈而成的堆栈式 芯片封装结构，与公知技术相比较，便能够具有较薄的厚度，以及具有较 高的封装集成度。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。 因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述 外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳 实施例而已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭 示的精神下所完成的等效改变或修饰，均应包含在权利要求的范围内。
权利要求
1.一种堆栈式芯片封装构造，包括导线架，由多个内引脚与多个外引脚所构成，上述内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，上述第一内引脚群与第二内引脚群的末端以一间隔相对排列之；多芯片堆栈结构固接于上述第一内引脚群上，且上述多芯片堆栈结构通过多条金属导线将同一侧边缘上的金属焊接点与上述第一内引脚群及上述第二内引脚群电连接；以及密封剂，包覆上述多芯片堆栈结构及上述多个内引脚并且具有顶缘表面与底缘表面；其特征在于上述第一内引脚群具有沉置结构而形成上述第一内引脚群的末端位置与上述第二内引脚群的末端位置具有不同的垂直高度。
2. —种堆栈式芯片封装构造，包括导线架，由多个内引脚与多个外引脚所构成，上述内引脚包括有多个 平行的第一内引脚群与平行的第二内引脚群，上述第一内引脚群与第二内 引脚群的末端以一 间隔相对排列之；多芯片堆栈结构固接于上述第一 内引脚群上，且上述多芯片堆栈结构 通过多条金属导线将同一侧边缘上的金属焊接点与上述第一内引脚群及上述第二内引脚群电连接；以及密封剂，包覆上述多芯片堆栈结构及上述多个内引脚并且具有顶缘表面与底缘表面；其特征在于上述第一内引脚群具有沉置结构而形成上述第一内引脚群的末端位 置与上述第二内引脚群的末端位置具有不同的垂直高度，且上述第二内引脚群的末端还具有下凹的近似阶梯结构。
3. —种堆栈式芯片封装构造，包括导线架，由多个内引脚与多个外引脚所构成，上述内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，上述第一内引脚群与第二内引脚群的末端系以一间隔相对排列之；多芯片堆栈结构固接于上述第一内引脚群上，且上述多芯片堆栈结构通过多条金属导线将同一侧边缘上的金属焊接点与上述第一内引脚群及上述第二内引脚群电连接；以及密封剂，包覆上述多芯片堆栈结构及上述多个内引脚并且具有顶缘表面与底缘表面；其特征在于上述第一内引脚群具有沉置结构而形成上述第一内引脚群的末端位置与上述第二内引脚群的末端位置具有不同的垂直高度，且上述第二内引脚群的末端还具有凸起的近似阶梯结构。
4. 根据权利要求1所述的封装构造，其特征在于上述多芯片堆栈结构中的每一个芯片包括芯片本体，具有焊线接合区域，上述焊线接合区域设置于上述芯片本体的侧边，其中上述芯片本体具有多个位于上述焊线接合区域内的第一焊垫以及多个位于上述焊线接合区域外的第二焊垫；第一保护层，设置于上述芯片本体上，其中上述第一保护层具有多个第一开口，以暴露出上述这些第一焊垫与上述这些第二焊垫；重设置线路层，设置于上述第一保护层上，其中上述重设置线路层从上述这些第二焊垫延伸至上述焊线接合区域内，而上述重设置线路层具有多个位于上述焊线接合区域内的第三焊垫；以及第二保护层，覆盖于上述重设置线路层上，其中上述第二保护层具有多个第二开口，以暴露出上述这些第一焊垫以及上述这些第三焊垫。
5. —种导线架结构，由多个内引脚与多个外引脚所构成，上述内引脚群包括有多个平行的第一内引脚群与平行的第二内引脚群，上述第一内引脚群与第二内引脚群的末端以一间隔相对排列之，其特征在于上述第一内引脚群具有沉置结构而形成上述第一内引脚群的末端位 置与第二内引脚群的末端位置具有不同的垂直高度。
6. 根据权利要求5所述的导线架结构，其特征在于上述第二内引脚 群的末端位置具有凸起的近似阶梯结构。
7. 根据权利要求5所述的导线架结构，其特征在于上述第二内引脚群 的末端位置具有下凹的近似阶梯结构。
8. 根据^C利要求5所述的导线架结构，其特CE在于上述第一内引脚群 与上述多个外引脚之间通过平台部及连接部来形成上述沉置结构。
9. 根据权利要求8所述的导线架结构，其特征在于上述第二内引脚群 与上述平台部的高度相等。
10. 根据权利要求8所述的导线架结构，其特征在于上述连接部可 为斜面或近似垂直面的形状。
全文摘要
本发明提供一种堆栈式芯片封装构造，包括导线架，由多个内引脚与多个外引脚所构成，内引脚则包括有多个平行的第一内引脚群与平行的第二内引脚群，而第一内引脚群与第二内引脚群的末端以一间隔相对排列之，并且第一内引脚群具有沉置结构，形成第一内引脚群的末端位置与第二内引脚群的末端位置具有不同的垂直高度；然后将多芯片堆栈结构固接于第一内引脚群上，并通过多条金属导线将同一侧边缘上的金属焊接点与第一内引脚群及第二内引脚群电连接；以及使用密封剂来包覆多芯片堆栈结构及内引脚并且具有顶缘表面与底缘表面。
文档编号H01L25/00GK101174614SQ200610150398
公开日2008年5月7日 申请日期2006年11月1日 优先权日2006年11月1日
发明者杜武昌, 沈更新 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司