专利名称：密集型非易失性存储器阵列及其制造方法
技术领域：
本发明一般涉及非易失性存储单元，并且特别涉及其制造方法。
背景技术：
双比特存储单元在本领域是公知的。一种这样的存储单元是图1所示的NROM(氮化物只读存储器)单元10，现在参照图1，该NROM单元10在夹在多晶硅字线18和沟道20之间的基于氮化物的层16中存储两个比特12和14，该基于氮化物的层16例如是氧化物-氮化物-氧化物(ONO)叠层。沟道20由每一侧上的掩埋位线扩散(buried bit line diffusion)22来限定，所述掩埋位线扩散22通过在注入位线22后生长的热生长氧化物层26与字线18隔离。在氧化物生长期间，位线22可以侧向扩散，从注入区域扩展。
许多专利都介绍了NROM单元，例如在转让给本发明的共同受让人的U.S.6649972中，将其公开内容并入本文。在适用之处，涉及NROM的说明旨在明确地包括相关的氧化物-氮化物技术，包括用于NVM器件的SONOS(硅-氧化物-氮化物-氧化物-硅)、MNOS(金属-氮化物-氧化物-硅)以及MONOS(金属-氧化物-氮化物-氧化物-硅)等。在2005年由SaifunSemiconductor出版的“Non Volatile Memory Technology”以及在和通过http://siliconnexus.com提供的材料、http://klabs.org/richcontent/MemoryContent/nvmt_symp/nvmts_2000/presentations/bu_white_sonos_lehigh_univ.pdf上找到的“Design Considerations in ScaledSONOS Nonvolatile Memory Device”、http://klabs.org/richcontent/MemoryContent/nvmt_symp/nvmts_2000/papers/adams_d.pdf上找到的“SONOS Nonvolatile Semiconductor Memories for Spaceand Military Applications”、http://research.philips.com/technologies/ics/nvmemories/index.html上找到的“Philips Research-Technologies-Embedded Nonvolatile Memories”以及http://ece.nus.edu.sg/stfpage/elezhucx/myweb/NVM.pdf上找到的“Semiconductor MemoryNon-Volatile Memory(NVM)”上可以找到NROM的进一步说明及相关技术，在此包括它们的全部内容作为参考。
现在简单参考图2，如图2所示，NROM技术利用具有密集交叉的字线18和位线22的虚地阵列结构。字线18和位线22最优可以允许4F2大小的单元，这里F指定用于构建阵列技术的芯片元件的最小特征尺寸。例如，对于65nm技术，特征尺寸是F＝65nm。
对于NROM单元，单元的最小长度是2F，是位线22的最小长度(1F)加上位线22之间的间距23的最小长度(1F)。单元的最小宽度也是2F，是字线18的最小宽度(1F)加上字线18之间的间距19的最小宽度(1F)。因此，单元的理论最小面积是4F2。
应该注意的是，有可能产生小于1F的位线22，但是在这种情况下，必须将相关间距23的长度增加相应量，使得位线22和相关间距23的总长度至少为2F。同样，有可能产生小于1F的字线18，但是在这种情况下，必须将相关间距19的宽度增加相应量，使得字线18和相关间距19的总宽度至少为2F。
遗憾的是，由于位线的侧向扩散需要大约1.6F的位线间距，因此使得采用小于170nm的更先进工艺(这里F＝0.17μm)的大多数NROM技术使用5-6F2的较大单元。
存在用于NROM单元的双多晶硅工艺(DPP)，其中在其间注入位线22的列中，沉积并蚀刻第一多晶硅层。然后沉积字线18作为第二多晶硅层，将第一多晶硅层的列切割为位线22之间的岛。在产生第二多晶硅层之前，在第一多晶硅列之间沉淀位线氧化物，而不是像以前那样进行生长。结果是位线氧化物保持在多晶硅列的特征尺寸内。在一些DPP工艺中，将隔离物产生在第一多晶硅列的侧面上，其减少了位线的间距。这使位线比1F更细。例如，位线22可以为0.7F，同时它们之间的列可以为1.6F。这产生了2.3F的宽度以及4.6F2的最终单元面积，与先前的工艺相比，其更接近4F2的理论最小值，但仍然没有得到。因为在工业中一直存在将更多的特征置入到同一器件中的推动力，所以接近理论最小值是重要的。
发明内容
本发明的目的是至少增加存储器阵列的密度。
因此根据本发明优选实施例提供非易失性存储器阵列，其字线间隔亚F(亚最小特征尺寸F)宽度，并且位线一般与字线垂直。
此外，根据本发明的优选实施例，字线为亚F宽度。
此外，根据本发明的优选实施例，该阵列是NROM(氮化物只读存储器)阵列。
另外，根据本发明的优选实施例，利用电介质填充亚F间距。
此外，根据本发明的优选实施例，亚F字线宽度至少是0.5F，并且亚F间距小于0.5F。
此外，根据本发明的优选实施例，电介质为氧化物-氮化物-氧化物。
此外，根据本发明的可选优选实施例，亚F字线宽度至少是0.1F，并且亚F间距至少是0.7F。
此外，根据本发明的优选实施例，字线由多晶硅隔离物构成。
另外，根据本发明的优选实施例，提供用于对非易失性存储器阵列进行字线构图的方法，包括通过宽度至少为最小特征尺寸F的掩模生成元件产生亚F字线。
此外，根据本发明的优选实施例，所述产生包括由掩模生成元件产生第一组行，以及接着由第一组行产生插入在第一组行之间的第二组行。
此外，根据本发明的优选实施例，该方法还包括蚀刻一般与行垂直并且与第一和第二组行自对准的多晶硅列以产生字线栅极，并且使用绝缘材料填充行和字线栅极之间的间距。
此外，根据本发明的优选实施例，产生的第一和第二步骤产生亚F宽度行。
另外，根据本发明的优选实施例，行由多晶硅或金属形成。
根据本发明的优选实施例，还提供用于对非易失性存储器阵列进行字线构图的方法。该方法包括使多晶硅列覆盖阵列的有源区；由具有宽度至少为最小特征尺寸F的行的掩模，产生用于第一组行的扩展掩模，该扩展掩模在行之间具有亚F开口；使用多晶硅填充亚F开口以在多晶硅列上方产生第一组行；除去扩展掩模；将延伸部分(extension)加到第一组行以产生这些行之间的第二组亚F开口；使用多晶硅填充第二组亚F开口以产生第二组行；覆盖第一和第二组行；除去延伸部分；使用所覆盖的行作为掩模来蚀刻多晶硅列，以产生字线栅极；以及使用绝缘材料填充行与字线栅极之间的间距。
此外，根据本发明的优选实施例，行由金属形成，其可以是钨或钴。
根据本发明的优选实施例，还提供一种非易失性存储器阵列，其包括多个多晶硅栅极，每个存储单元有一个所述栅极，每个金属字线连接一行所述栅极并且位线一般与字线垂直。
此外，根据本发明的优选实施例，所述栅极自对准字线和位线。
此外，根据本发明的优选实施例，该金属字线由双镶嵌工艺形成。
在说明书的结束部分，特别指出并清楚声明本发明的主题。然而，通过参照以下结合附图进行的详细说明，可以更好地理解本发明的构造和操作方法以及其目的、特征和优点，其中图1是NROM存储单元的示意图；图2是图1单元的布图的示意图；图3是根据本发明优选实施例构造并操作的阵列的布图的示意图；图4A和4B是用于产生图3中的根据本发明优选实施例构造并操作的阵列的字线构图方法的流程图；图5A、5B、6A、6B、6C、6D、6E、6F、6G、6H、6I、6J、6K、6L和6M是图4A和4B的工艺中的各步骤的示意图；图7是用于进行预字线构图的方法的流程图，其用于图4A和4B的方法；图8A、8B和8C是图7的工艺中的各步骤的示意图；图9A和9B是图4A和4B的字线构图方法的可选实施例的流程图；图10A、10B、10C和10D是图9A和9B的工艺中的各步骤的示意图；图11是根据本发明优选实施例构造并操作的阵列的布图的示意图；图12是用于产生图11中的根据本发明优选实施例构造并操作的阵列的隔离物字线构图方法的流程图；图13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A和26A是图12的工艺中的各步骤结果的顶视图；以及图13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B和26B分别是图13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A和26A的截面图。
应该理解的是，为了使附图简明和清晰，图中所示元件不一定按照比例绘制。例如为了清晰，一些元件的尺寸可以相对于其它元件被放大。此外，在认为适当的位置上，可以在附图中重复使用参考标记以表示相应或类似的元件。
本发明的详细说明在下面的详细说明中，为了全面理解本发明，给出了许多具体细节。然而，本领域技术人员应该理解的是可以在没有这些具体细节的情况下实施本发明。在其它情况下，没有详细说明公知的方法、过程以及部件以便不使本发明难理解。
本发明可以增加每个给定区域的的比特数，从而超过现有技术。通常，增加单元密度可以增加给定区域中的比特数。增加密度的一种方法是减少单元的长度。增加密度的另一种方法是利用字线之间的间距以插入更多的字线。在理想的情况下，通过使2F开口内具有2条字线(导致1F节距有1条字线)，可以使单元尺寸减少一半。这种“双密度”阵列可以存储两倍数据。
申请人已经意识到这种双密度阵列产生远远小于现有技术的最小尺寸4F2的单元。它还将字线之间的节距减小到小于现有技术的最小值2F。
申请人已经意识到可以存在不止一种产生这种双密度阵列的方法。因此本申请可以包括不止一种用于这种产生的优选实施例。
在图3-10D所示的第一这种优选实施例中，自对准工艺可以用于由通过标准光刻工艺产生的初始掩模产生亚1F字线。字线间距也可以是亚1F，并且可以被电介质填充。
在可选的优选实施例中，参考图11A-26B进行讨论，可以使用隔离物工艺产生亚1F字线。
自对准实施例现在参考图3，其示出根据本发明优选实施例构造并操作的新颖密集型阵列30。通过提供亚最小特征尺寸、“亚F”字线32和字线间距34(导致字线宽度小于1F并且间距小于1F)，阵列30可以减小存储单元的最小尺寸。例如在图3中，字线间距34显示为示例性的0.3F。因为字线间距34可以如此狭窄，因此它们可以被诸如ONO、氮化物或氧化物等电介质填充。
字线32也可以是细的(具有亚F宽度)。在图3中，字线32的宽度显示为0.7F。应该理解的是，图3中的字线32和间距34的宽度是示例性的；其他亚F宽度也是可行的，并且包括在本发明中。例如，对于1F节距(其包括字线宽度和间距)，间距34可以是0.4F宽，而字线32可以是0.6F宽。对于1.2F节距，间距34可以是0.4F，而字线32可以是0.8F。或者，间距34可以是0.3F宽，而字线32可以是0.9F宽。应该理解的是，在所有上述实施例中，字线间距减少很大，而字线宽度减少较小。
还应该理解的是，在本发明中不要求字线32的宽度和间距34相同。在图3中，字线32比字线间距34宽。然而，字线32的节距可以是1F，并且可以在电学上将字线之间的最小间距限制到字线32之间的电介质击穿点。
例如，氧化物击穿是9-11MV/cm，对于在编程或擦除期间字线之间的10V压降，在电介质厚度大约为10nm的情况下，可能发生氧化物击穿。因此，对于这种类型的电介质，字线间距34的最小宽度可以是10nm。出于可靠性和质量的目的，这种最小字线间距可以增加到15nm。
假定位线22之间的节距为2.6F，对于双多晶硅工艺(DPP)型存储单元，其是可能的，并且如图3所示，图3中的实例的单元尺寸可以是2.6F×1F＝2.6F2，远小于现有技术的尺寸。应该理解的是用于本发明的最小单元尺寸是2F×1F＝2F2。
应该理解的是本发明也可以在非DPP型存储单元中实施，而且也可以用于非NROM型存储单元。此外，存储单元可以存储2比特或4比特，并且单元的基本物理特性和操作模式没有改变。
根据本发明的优选实施例并且如下文所示，可以由大小为最小特征尺寸F或更大的元件形成亚F元件。如下文所述，本发明利用通用的光刻技术概念来产生这样小的特征。
现在参照示出工艺的图4A和4B以及示出图4A和4B的工艺中的各个步骤的图5A和5B以及6A-6M。
在步骤100中，工艺始于字线构图前的工艺步骤。工艺步骤可以是任何适当的步骤组，下文参照图7说明示例性步骤组。其它适当的DPP型工艺步骤可以在转让给本发明的共同受让人的下列申请中找到，将它们并入本文作为参考2005年10月11日提交的美国专利申请11/247733、2006年1月20日提交的美国专利申请11/336093以及2006年5月24日提交的美国专利申请11/440624。
图5A示出存储器阵列的示例性横截面。可以将位线50的列以及少量注入物(pocket implant)51注入衬底42。位线50的上方可以是正方形的位线氧化物52。可以将沟道53形成在位线50之间，并且可以将ONO元件55的列形成在沟道53的上方以及位线氧化物52之间。可以将第一多晶硅层的多晶硅的列54形成在ONO元件55的上方，并且在下文所述的字线构图期间保护ONO元件55。列54可以由多晶硅形成，或可选地，由在其侧面上具有氧化物或氮化物隔离物(或其组合)的多晶硅形成。
根据本发明的优选实施例，在开始进行字线构图之前，可以使存储器阵列平坦化(步骤101)。典型的平坦化操作可以是化学-机械抛光(CMP)。因此，多晶硅的列54和位线氧化物的列52可以一起为字线构图提供平坦表面。在一个实施例中，可以将多晶硅列54沉积到60nm，并且被平坦化降低到55nm；然而，在可选实施例中，多晶硅列可以具有30-100nm的初始厚度。
在多晶硅列54保护ONO元件55的情况下，字线构图可以开始。根据本发明的优选实施例，可以首先产生字线作为与多晶硅列54垂直的行，可以将其分成两种交错类型。为了便于讨论，这里将行称为“偶数”行和“奇数”行。本讨论将首先示出偶数行的产生，应该理解的是首先可以同样容易地产生奇数行。一旦产生两组行，就可以由此产生字线。应该理解的是，由于两组行不是同时产生，因而它们可以具有轻微不同的宽度。
为了产生偶数行，可以将第一掩模，例如氮化物硬掩模，沉积(步骤102)在阵列上，并且可以将其构图为行60。图5B是阵列的平面图，示出多晶硅列54和第一掩模的行60。如所看到的那样，多晶硅列54具有1.6F的宽度，并且分开1F的距离，同时行60可以具有1F或更大的掩模宽度W，并且与其相邻的行相隔1F或更大的间距，限定开口61。对于下文所述的实例，对于63nm工艺，掩模宽度W是75nm(其大于63nm的最小特征尺寸)并且间距D是75nm。或者，掩模宽度W可以是100nm并且间距D也可以是100nm。在另一个实施例中，掩模宽度W可以是63nm并且间距D也可以是63nm。通常，掩模宽度W和间距D相等但并不要求如此。
图6A是沿图5B的一个多晶硅列54的截面图。因此，它示出衬底42上方的ONO层55顶部上的多晶硅列54。此外，在横截面中，它示出位于多晶硅列54上的偶数掩模行60。
在步骤104中，通过延伸行60的掩模宽度可以产生延伸的掩模结构。例如，如图6B所示，首先将宽度为L的衬垫62沉积在行60上，并且如图6C所示，接着将其回蚀刻(etch back)以产生隔离物62’。如果第一掩模由氮化物构成，则衬垫62(以及随后的隔离物62’)也可以由氮化物构成。可以如此蚀刻隔离物使得形成具有垂直侧面的隔离物62’，并且稍候执行平坦化步骤以使其平坦。图6D示出它们是陡直的和长方形的。
隔离物62’使开口61的尺寸减小了衬垫62宽度的2倍，现在标记为61’。因此，减小的开口61’可以具有亚F宽度D’＝D-2L。同样，隔离物62’可以使行60的掩模宽度W增加到W’＝W+2L。
对于75/75掩模宽度，衬垫62的宽度可以为L＝12.5nm，其产生间距D’＝50nm的亚F开口61’、以及100nm的延伸掩模宽度W’。应该理解的是亚F开口61’不仅小于行60的掩模宽度，而且小于63nm的最小特征尺寸F。
在步骤106中，可以将多晶硅64沉积在阵列上以产生偶数行。多晶硅可以覆盖阵列，并且可以填充亚F开口61’。例如通过CMP工艺可以使所得到的阵列平坦化，以除去在隔离物62’之间以外的各处的多晶硅64。也可以继续CMP工艺以使隔离物62’平坦。该CMP工艺也可以从外围除去多晶硅64。
应该理解的是所得到的多晶硅行64具有宽度D’，其是亚F宽度。在图5的63nm工艺中，多晶硅行64是亚F、50nm的宽度。
在偶数行完成的情况下，该工艺可以继续到奇数行。最初，可以除去第一掩模(步骤108)。在实例中，行60和隔离物62’都由氮化物构成，因此可以利用氮化物湿法蚀刻将它们一起除去，留下宽度为W’＝W+2L的延伸开口70(如图6E所示)。在本例中，开口70可以是100nm。如果第一掩模由不同于氮化物的材料构成，那么可以利用适当的蚀刻剂将其除去。在该步骤中也可以从外围除去该氮化物(或其它材料)硬掩模。
通过这次由现有的偶数多晶硅行64产生另一个延伸结构，可以产生用于奇数行的开口(步骤110)。如图6F所示，可以将另一个标记为72的衬垫沉积在阵列上，并且可以将其回蚀刻为隔离物72’(图6G)。隔离物72’可以由如前面的氮化物或者其它材料构成。对于该掩模，隔离物可以具有足够的宽度M以将延伸的开口70从延伸宽度W’减小到亚F开口70’，其宽度W”通常可以等于偶数多晶硅行60的宽度D’。典型地，W”＝W’-2M。此外，第二隔离物的宽度M可以典型地是第一隔离物宽度L的两倍。对于本例，衬垫72的宽度M可以是25nm。如果想得到垂直壁隔离物，可以通过多次沉积和蚀刻工艺使其产生。
在步骤112中，可以将多晶硅74沉积在阵列上以产生奇数行。如图6H所示，多晶硅74可以覆盖阵列并且可以填充亚F开口70’，导致使多晶硅的行交替，偶数行64与奇数行74交替。在外围，多晶硅层74位于多晶硅层54的上面以形成外围晶体管的多晶硅栅极。例如通过CMP工艺可以使所得到的阵列平坦化以除去在阵列中除隔离物72’之间以外的每一处的多晶硅74。该CMP工艺也可以消耗和平坦化一些隔离物72’。
应该理解的是此时已经产生了所有行(偶数行和奇数行)，但是还没有完全产生字线。在步骤114中，可以使用自对准氧化物顶盖或其它一些抗蚀刻材料覆盖行(图6H)。如果使用氧化物顶盖，则步骤114可以是氧化步骤，例如在750℃下的20nm的湿氧化，其可以氧化多晶硅行64和74以及覆盖外围的多晶硅。或者，多晶硅行64和74可以具有金属化的顶盖(通过金属化步骤产生)。例如，可以使用自对准钨沉积工艺或者可以进行多晶硅的硅化以使其具有更大的抗蚀刻能力。再次，仅对多晶硅行64和74和外围的多晶硅进行金属化。如从图6H所看到的那样，顶盖76可以与一些多晶硅结合，由此减小行64和74的高度。
现在可以利用顶盖76来限定字线。首先，从行64和74之间除去亚F掩模(隔离物72’)(步骤116)，留下行64和74之间的亚F开口78(图6I)。对于氮化物隔离物，该除去工艺可以是氮化物湿式除去操作。
接下来，使用多晶硅行64和74中的每一个上的顶盖76作为硬掩模，可以蚀刻多晶硅列54直到ONO层55(步骤118)。图6J示出前面图中的一个多晶硅列54被蚀刻成多个岛(每个标记为54’)。
图6K是图6J的扩展等比例视图，其更清楚地示出多晶硅蚀刻的效果。最底层是覆盖有三个ONO列55的衬底42，并且自对准位线50(具有少量注入物51)注入到该衬底42中。图6K中的第二层示出三个位线氧化物列52与过去是三个多晶硅列54而现在被蚀刻为可以形成单元栅极的多个多晶硅岛54’交错。图6K的第四层示出交替的字线行64和74，并且顶层示出顶盖76的行。
应该理解的是该多晶硅蚀刻步骤是自对准的，确保在图6L中标记为80的所得到的字线保持由行64和74限定的间距。还应该理解的是每条字线80可以由连接第一多晶硅的栅极54’的一个行64或74形成。最后，如从图6K所看到的那样，应该理解的是多晶硅蚀刻完整地保留了位线氧化物列52。
回到图6L，字线80可以具有亚F宽度Wsl，并且其可以由亚F间距Dsl分开，其中Dsl＝M且Wsl＝W”＝D”。在本例中，亚F宽度Wsl为50nm，且亚F间距Dsl为25nm。此外，字线80的高度可以是多晶硅栅极54’和多晶硅行64和74的组合高度。例如，它们可以是85nm厚。
在字线80被限定的情况下，可以在开口78(图6I)之间使用绝缘体进行填充(步骤120)。一种绝缘体可以由氧化物构成，并且可以通过将氧化物沉积到阵列上来产生。如图6L所示，另一种可以是ONO电介质，并且可以通过首先沉积例如为6nm的氧化物衬垫82，接着将13nm的氮化物衬垫84沉积到保留的开口中来形成。ONO填充物可以具有低于氧化物的缺陷密度。此外，如果在ONO填充物的氧化物部分中存在缺陷，那么氮化物可以发挥作用以大大减小相邻字线之间的漏电流。
最后，可以利用抛光步骤(步骤122)，例如CMP步骤，完成字线构图，所述步骤可以除去衬垫84和82的表面层以及顶盖76。它也可以除去一些多晶硅字线80。例如，可以将本例中的字线80的厚度减少到80nm。或者，对于金属化的顶盖，氧化物或ONO可以保留在金属的上面。如图6M所示，氧化物顶盖的结果可以是具有亚F宽度Wsl且由亚F距离Dsl分开的一组字线80。注意亚F距离Dsl可以小于特征尺寸F的一半同时宽度Wsl可以大于特征尺寸F的一半。
应该理解的是，由于偶数行和奇数行字线不是在同一步骤中产生的，所以它们具有的宽度可能轻微地不同。
在产生字线的情况下，如本领域公知的那样可以继续进行制造。
应该理解的是上面讨论的比值仅仅是示例性的。可以由任何初始掩模元件产生任何适当的亚F字线宽度Wsl和字线之间的亚F绝缘体宽度Dsl。例如，对于63nm工艺，下面的字线和绝缘体宽度表示一些由掩模设置的元件产生的元件(所列为宽度/间距比)
还应该理解的是可以由具有最小特征尺寸F或更大的掩模元件产生亚F元件。此外，亚F元件都是自对准的—每一个由现有元件而不是通过光刻产生，因此可以随着更小的光刻按比例缩小。
还应该理解的是，可以利用本发明的方法来产生具有亚F间距的特征尺寸字线(特征尺寸F)。这个可以通过以适当的起始节距开始而进行。
现在参考图7，其示出用于进行预字线构图(图4A的步骤100)的典型方法。还参考图8A、8B和8C，其示出图7的各个步骤的结果。
在制备衬底42之后(图8A)，可以将ONO层33放置(步骤200)在整个的晶片上，其中，在典型实施例中，底部氧化物层可以是2-5nm厚，氮化物层可以是5nm厚，并且栅极氧化物层可以是12-14nm厚。
在步骤204中，在整个芯片上放置第一多晶硅层31。然后可以将氮化物硬掩模36沉积(步骤206)成列图案，其覆盖存储阵列中的没有被指定为位线的区域。图8A示出步骤206的结果。显示出两列氮化物硬掩模36在多晶硅层31的上面，所述多晶硅层31覆盖ONO层33。
可以执行蚀刻(步骤208)以通过除去位于氮化物硬掩模层36的列之间的多晶硅层以及氧化物和氮化物层的区域，产生位线开口37。图8B示出蚀刻工艺的结果。显示出两列第一多晶硅54和氮化物硬掩模36在ONO层33(现在标记为55)的列的上面。显示出标记为39的底部氧化物在位线开口37中。
现在可以将少量注入物51(图8B)，例如硼(BF2)，注入(步骤210)成与多晶硅列54邻接或位于其下方。典型少量注入物可以在0-15°的角度下为1-3×1013/cm2，其中角度可以由位线开口37的宽度以及氮化物硬掩模36覆盖的多晶硅列54的高度限定。少量注入物51的一部分可以在多晶硅列54的下方散开并且扩散。在可选实施例中，少量注入物可以是硼或铟。
在步骤211中，可以除去氮化物硬掩模36。
在步骤212中，可以在多晶硅列54的侧面上产生隔离物41。例如，可以通过沉积例如为12nm的氧化物衬垫以及各向异性蚀刻来产生隔离物41以产生隔离物的形状。或者，可以照现在的样子保留衬垫而不形成隔离物。
隔离物41可以减小在图8C中标记为37’的位线开口的宽度，以便减小将要注入的位线的宽度并且增加位线之间的沟道的有效长度。
一旦已经形成隔离物41，就可以注入位线50(步骤214)，接着进行快速热退火(RTA)。在一个典型实施例中，位线注入是在10-20Kev下并且与位线成0或7％的角度注入2×1015/cm2的砷。
在步骤216中，可以将氧化物填充物52沉积在芯片上。如从图8C所看到的那样，氧化物填充物52可以填充减小的位线开口37’并且可以覆盖芯片的其他部分。在步骤218中，可以执行CMP(化学机械平坦化)工艺以除去过量的氧化物填充物52。如前所述，在图5中可以看到步骤218的结果。
现在参考图9A和9B，其示出本发明的可选实施例，其中字线由金属而不是多晶硅形成。还参考图10A-10D，其示出图9A和9B的各个步骤的输出。
申请人已经意识到可以在这里利用用于半导体技术以在阵列上产生金属线(被称为“金属1层”)的“双镶嵌”型工艺，以在多晶硅栅极上产生字线。图9A和9B示出了这种新工艺，该工艺非常类似于图4A和4B所示的工艺，因此下文将仅说明改变的步骤。
该方法始于图4A中的步骤100、101、102和104，以在多晶硅列54上产生延伸的掩模结构，其由行60和隔离物62’形成。然后该方法可以将诸如铜或钨的偶数金属行221而不是像以前那样将多晶硅行64沉积(步骤220)到减小的隔离物61’中。接着可以使金属行221平坦化，产生图10A所示的结构。
然后该方法继续图4A中的步骤108(除去第1掩模)和步骤110(产生延伸的掩模)。然而在该实施例中，延伸的掩模由偶数金属行221和隔离物72’形成。在步骤222中，可以将奇数金属行223沉积到空间70’中(从图6G)。然后可以使金属行221平坦化，产生图10B所示的结构。
因为偶数和奇数行221和223分别由金属形成，所以没有必要在它们的上面放置氧化物顶盖，因此在该实施例中不包括步骤114。
该方法可以继续进行除去(步骤116)亚F掩模72’、保留相邻金属行221和223之间的空间。在步骤224中，使用金属行221和223作为蚀刻的掩模可以蚀刻多晶硅列54以产生多晶硅栅极54’。图10C示出了结果并且在图10D中更清楚示出栅极54’的扩展等比例视图。
该工艺可以如以前那样继续，用绝缘体填充(步骤120)字线之间的间隔并使其平坦化(步骤122)。
隔离物实施例申请人已经意识到隔离物技术也可以用于产生亚F字线。因此可以通过在等于或稍大于现有技术的节距内具有2条字线同时仍然采用标准光刻技术，来大大减小单元尺寸。例如，可以在2.8F的节距内具有2条字线(转化为在1.4F的节距内具有1条字线)。这种阵列可以导致单元尺寸小于现有技术的理论最小值4F2。因此，在本发明的可选优选实施例中，隔离物技术可以用来产生用于字线的亚2F节距。
现在参考图11，其示出根据本发明构造并操作的新颖密集型阵列400。通过提供亚最小特征尺寸、亚F隔离物字线330(具有小于1F的字线宽度)以及特征尺寸或更小的宽度间隔335(这里间距335是1F或更小)，阵列400可以减小存储单元的最小尺寸。
例如，图11中，将隔离物字线330显示为典型的0.4F。应该理解的是图11中的隔离物字线330的宽度是示范性的；其他的亚F宽度也是可能的，并且包括在本发明中。如在DPP现有技术中，位线340和位线间隔345可以分别具有1F和1.6F的宽度。
假设位线尺寸的节距为2.6F，图11中的实例的单元尺寸可以是2.6F×1.4F＝3.64F2，其小于现有技术的理论最小值(4F2)。应该理解的是图11中的实例的字线和位线节距是示例性的；其他间距也是可能的并且包括在本发明中。本发明的理论极限由隔离物字线330之间的1F的节距以及位线340之间的2F的节距所限定。因此本发明的典型实施例可以提供尺寸为1F×2F＝2F2的单元38。因此应该理解的是，通过利用隔离物作为字线，本发明已经重新限定了理论最小单元尺寸。还应该理解的是隔离物字线330的宽度对编程所需的电流量有直接的影响。更宽的隔离物字线330通常需要更大的编程电流。因此，由于隔离物字线330的宽度可以小于现有技术的1F，因此它们通常需要的电流可以低于现有技术的编程电流，导致编程期间的功耗更低。
应该理解的是本发明也可以在非DPP型存储单元中实施，并且还可以用于非NROM型存储单元。此外，存储单元可以存储2比特或4比特，而不改变单元的基本物理特性和操作模式。
根据本发明的优选实施例并且如下文所示，可以由大小为最小特征尺寸F或更大的元件产生亚F元件。如下文所述，本发明利用通用的光刻技术概念来产生这样小的特征。
现在参照示出工艺的图12以及示出图12的工艺中的各个步骤的图13A-26B。图12示出将在下面说明的两种可选方法，第一种与图13A-24B相关，其使隔离物字线间的抗穿通注入物被注入，而第二种与图25A-26B相关，其没有这种抗穿通注入物。
在步骤402中，工艺始于字线构图前的工艺步骤。在图13A和13B中示出这些步骤的结果。图13A示出阵列400的顶视图，而图13B示出沿水平线B-B的横截面，其示出多条位线370。图13A示出氧化物350和氮化物360的交替线。如图13B所示，氧化物350可以位于位线370的上面，例如可以利用砷注入来产生所述位线370。氮化物360的下面可以是多晶硅衬垫385和氧化物-氮化物-氧化物(ONO)层380。应该理解的是可以使用光刻工艺形成位线氧化物350和位线370，因此产生了1F的位线宽度。根据本发明的优选实施例，氮化物360和ONO层380的宽度可以是1.6F，最小极限是1F。
预字线构图工艺步骤可以是任何适当的步骤组，可以在转让给本发明的共同受让人的下列申请中找到典型的步骤组，将它们并入本文作为参考2005年10月11日提交的美国专利申请11/247733、2006年1月20日提交的美国专利申请11/336093以及2006年5月24日提交的美国专利申请11/440624。
回到图12，字线工艺中的第一个步骤是形成(步骤410)保留壁(remaining wall)，可以使用诸如多晶硅的导电材料沉积与其邻接的隔离物字线。如在图14A中从上显示的那样，最初可以利用第二层氮化物390覆盖整个阵列400，其可以构成用于光刻目的的硬盖。图14B中的截面图示出氮化物390如何覆盖先前沉积的材料。
当与图14A相比时，图15A示出已经在顺时针方向旋转90度的阵列400的顶视图。该图示出然后如何蚀刻氮化物390以产生字线保留壁390’。接着同样可以利用湿法蚀刻除去被该操作暴露的多晶硅衬垫385的部分。应该理解的是，由于光刻操作的限制，字线保留壁390’的宽度可以是1F或者更大。在本发明的优选实施例中，每个字线保留壁390’之间的距离D可以是例如1.8F。
应该理解的是用于蚀刻氮化物390的掩模可以与现有技术的用于产生字线的掩模相同或者相似。然而，在本发明中，该掩模用于产生保留壁390’。
图15B示出沿B-B线的垂直横截面，其显示多条字线。图16B示出氮化物360的剩余部分如何为字线保留壁390’提供基底。因此应该理解的是保留壁390’和氮化物360由相同的材料组成并且可以随后在单个步骤中被除去。
如图16A所示，接着可以产生隔离物字线330(步骤420)作为与字线保留壁390’相邻的多晶硅隔离物。可以通过首先设置多晶硅衬垫并且接着回蚀刻该衬垫来产生多晶硅隔离物。反应离子蚀刻(RIE)可以用于确保隔离物字线330在位线氧化物350上的连续性。
图16B示出在已经产生隔离物字线330之后的阵列400的截面图。应该理解的是隔离物字线330可以是隔离物，并且不由光刻产生。因此，隔离物字线330可以具有小于1F的宽度。根据本发明的典型实施例，隔离物字线330的宽度可以是0.4F。
应该理解的是隔离物字线330的宽度不再受到光刻限制的影响。隔离物尺寸可以仅仅取决于沉积时层的厚度，因此可以在理论上达到原子尺寸。然而，根据诸如窄沟道效应、单元宽度变化以及更多的实际考虑，可以将隔离物字线330的最小宽度限定为0.1F。
根据本发明的优选实施例，抗穿通(APT)注入可以包括在该工艺中。如果需要抗穿通(APT)注入(如在步骤422中检查)，那么可以沉积(步骤425)氧化物隔离物410使其与隔离物字线330相邻(图17A)。应该理解的是氧化物隔离物410可以位于ONO 380的上面，并且可以在注入工艺期间为隔离物字线330提供支撑。然后可以蚀刻ONO 380(步骤428)以便有助于抗穿通(APT)注入。图17B提供图17A的截面图并且示出这种蚀刻的结果。ONO 380的部分可以保留在隔离物字线330、隔离物字线保留壁390’以及氧化物隔离物410的下面。然而，衬底305现在可以暴露在氧化物隔离物410之间。
如图18A和18B所示，现在可以将第一组APT注入物420注入在(步骤430)衬底305暴露的部分中。如图19A和19B所示，然后可以在第一APT注入物420上沉积(步骤440)氧化物填充物415。
应该理解的是步骤425和428是可选的。在本发明的可选实施例中，APT注入物420可以通过ONO层380直接注入(步骤430)，而不需要沉积氧化物隔离物410或蚀刻ONO层380。接着可以在包括先前实施例中的氧化物隔离物410和氧化物填充物415的区域中沉积(步骤340)氧化物填充物415。
根据本发明的优选实施例，此时也可以使阵列400平坦化以除去过量的氧化物填充。典型的平坦化操作可以是化学-机械抛光(CMP)。因此，如图19B所示，现在可以将阵列400填充到相同的高度。应该理解的是氧化物隔离物410和氧化物填充物415可以由相同的材料组成，因此现在实际上可以在隔离物字线330之间包括一致的填充物。
例如利用氮化物蚀刻，现在可以除去字线保留壁390’(步骤450)。如果需要抗穿通(APT)注入(如在步骤452中检查)，那么可以沉积氧化物隔离物411(步骤455)使其与隔离物字线330相邻。图20A和20B示出步骤455的结果。位线氧化物370和ONO层380已经从除去的保留壁390’的下面暴露出来。氧化物隔离物411邻接隔离物字线330并且可以局部覆盖前面通过除去字线保留壁390’已经暴露的ONO 380的部分。
根据本发明的优选实施例，接着可以蚀刻ONO 380剩下的暴露部分(步骤458)以便有助于第二次APT注入。图21A和21B示出这种蚀刻的结果。类似于制备第一APT注入物420(图17A和17B)，衬底305现在暴露出来，并且ONO 380的部分可以保留在隔离物字线330以及氧化物隔离物410和411的下面。然而，现在可以没有剩下的字线保留壁390’。
如图22A和22B所示，然后可以将第二APT注入物425注入(步骤460)在暴露的衬底305中。图23A示出可以如何沉积氧化物填充418(步骤470)以覆盖APT注入物425。
应该理解的是步骤455和458是可选的。在本发明的可选实施例中，APT注入物425可以通过ONO层380直接注入(步骤460)，而不需要沉积氧化物隔离物411或蚀刻ONO层380。然后可以将氧化物填充物418沉积(步骤440)在先前实施例中包括氧化物隔离物410和氧化物填充物418的区域中。
在沉积氧化物填充418之后，可以例如使用CMP工艺如在步骤440中那样使阵列400平坦化，以除去高于隔离物字线330平面的过量氧化物填充物418。在执行CMP工艺之后，保留的仅暴露的部分可以是来自隔离物字线330的多晶硅和氧化物410、411、415和418。然后可以利用氧化物回蚀刻以将隔离物字线330暴露到例如大约为隔离物厚度的两倍的深度。图23B中的截面图示出该蚀刻的结果。隔离物字线330可以保留在ONO 380的上面，并且可以延伸超过周围的氧化物410、411、415和418。应该理解的是ONO 380的部分也可以在氧化物隔离物410和411的下面延伸。
如图24A和24B所示，现在可以进行隔离物字线硅化(步骤480)以对暴露的隔离物字线330进行自对准硅化(salicide)。例如，在该工艺中可以使用钴或钨。该步骤可以完成阵列400的形成。
应该理解的是，如上文所述，隔离物字线330的宽度可以是0.4F。还应该理解的是氧化物410、氧化物415和第二氧化物410的组合宽度可以是1F。同样，氧化物411、氧化物418和第二氧化物411的组合宽度也可以是1F。因此，应该理解的是与以前每2F一条字线的最小节距(如上文针对现有技术所描述的那样)相比，阵列400可以具有每1.4F一条字线的节距。
应该理解的是在上面提供的实施例中所提供的数值仅仅是示例性的。多晶硅隔离物字线330可以具有0.1F-0.5F的宽度。同样，宽度间隔335可以是1F或更小。约束条件可以是用于字线保留壁390’的掩模的节距可以是2F。其可以在0.8F的壁宽和1.2F的宽度间隔之间或在其它一些安排下进行划分。
在本发明的可选实施例中，阵列400可以不具有抗穿通注入。
图12也示出该可选实施例。该实施例的步骤可以包括前一个实施例的步骤402-420，此时可以邻接字线保留壁390’形成隔离物字线330(如图16A和16B所示)。
由于不需要APT注入物(如在步骤422中检查)，下一步可以是在隔离物字线330之间沉积(步骤400)氧化物填充物415’。如在前一个实施例中，这时也可以使阵列400平坦化以除去过量的氧化物填充物。现在参考图25A和25B，其示出步骤440的结果。氧化物填充物415’可以位于ONO层380的上面，并且可以填充隔离物字线330之间的全部区域。应该理解的是由氧化物填充物415’覆盖的区域可以等同于在前一个实施例中由氧化物隔离物410和氧化物填充物415覆盖的区域。
如在前一个实施例中，然后继续进行步骤450以除去保留壁390’。现在参照图26A和26B，如图26A和26B所示，可以除去保留壁390’并且将ONO层380暴露在隔离物字线330之间。
再次假设不需要APT注入物(如在步骤452中检查)，下一个步骤可以是在以前由保留壁390’填充的区域中沉积(步骤470)氧化物填充物418’。如在前一个实施例中，此时也可以使阵列400平坦化以除去过量的氧化物填充物。图26A和26B示出步骤470的结果。氧化物填充物415’可以位于ONO层380的上面并且可以填充隔离物字线330之间的全部区域。应该理解的是由氧化物填充物418’覆盖的区域可以等同于在前一个实施例中由氧化物隔离物411和氧化物填充物418覆盖的区域。
如在前一个实施例中，处理可以继续进行字线硅化(步骤480)。当将前一个实施例的图23A和23B与本实施例的图26A和26B进行比较时，应该理解的是除了不存在APT注入和所需要的有助于这种注入的ONO 380的蚀刻外，在通过这两个实施例制造的存储器阵列400之间没有实质性的区别。在这两个实施例中，在隔离物字线330之间可以存在氧化物填充物。在前一个实施例中，这种填充物可以由氧化物隔离物410和411以及氧化物填充物415和418组成。在本实施例中，这种填充物可以由氧化物填充物415’和418’组成。
因此应该理解的是在通过这两个实施例制造的存储单元38(图11)的尺寸之间没有实质性的区别。除了不存在APT注入以及存在ONO 380的更多部分之外，本实施例的结果一般类似于前一个实施例的结果。
尽管已经示出并说明了本发明的某些特征，但是本领域的普通技术人员现在可以想到许多修改、替换、改变以及等价物。因此，可以理解的是附加的权利要求书旨在覆盖所有这些修改和改变使其落入本发明的真正精神内。
权利要求
1.一种非易失性存储器阵列，包括间隔亚F(亚最小特征尺寸F)宽度的字线；以及通常与所述字线垂直的位线。
2.根据权利要求1所述的阵列，并且其中所述字线是亚F宽度。
3.一种非易失性存储器阵列，包括间隔亚F宽度的亚F字线；以及通常与所述字线垂直的位线。
4.根据权利要求1所述的阵列，并且其中所述阵列是NROM(氮化物只读存储器)阵列。
5.根据权利要求1所述的阵列，并且其中利用电介质填充所述亚F间距。
6.根据权利要求2所述的阵列，并且其中所述亚F字线宽度至少是0.5F，并且所述亚F间距小于0.5F。
7.根据权利要求5所述的阵列，并且其中所述电介质是氧化物-氮化物-氧化物。
8.根据权利要求2所述的阵列，并且其中所述亚F字线宽度至少是0.1F，并且所述亚F间距至少是0.7F。
9.根据权利要求8所述的阵列，并且其中所述字线由多晶硅隔离物形成。
10.用于对非易失性存储器阵列进行字线构图的方法，该方法包括由宽度至少为最小特征尺寸F的掩模产生元件产生亚F字线。
11.根据权利要求10所述的方法，并且其中所述产生包括由所述掩模产生元件产生第一组行；以及由所述第一组行产生在所述第一组行之间交错的第二组行。
12.根据权利要求11所述的方法，并且还包括蚀刻多晶硅列以产生字线栅极，其中所述多晶硅列一般与所述行垂直，与所述第一组和第二组行自对准；以及利用绝缘材料填充所述行与所述字线栅极之间的间隔。
13.根据权利要求11所述的方法，并且其中所述第一和第二产生步骤产生亚F宽度行。
14.根据权利要求11所述的方法，并且其中所述行由多晶硅形成。
15.一种用于对非易失性存储器阵列进行字线构图的方法，该方法包括使多晶硅列覆盖所述阵列的有源区域；由具有宽度至少为最小特征尺寸F的行的掩模产生用于第一组行的延伸掩模，所述延伸掩模具有位于所述行之间的亚F开口；利用多晶硅填充所述亚F开口以在所述多晶硅列之上产生所述第一组行；除去所述延伸掩模；将延伸部分加到所述第一组行以在所述行之间产生第二组亚F开口；利用多晶硅填充所述第二组亚F开口以产生第二组行；覆盖所述第一和第二组行；除去所述延伸部分；使用所述被覆盖的行作为掩模对所述多晶硅列进行蚀刻以产生字线栅极；以及利用绝缘材料填充所述行与所述字线栅极之间的间隔。
16.根据权利要求11所述的方法，并且其中所述行由金属形成。
17.根据权利要求16所述的方法，并且其中所述金属选自钨和钴的组。
18.一种非易失性存储器阵列包括多个多晶硅栅极，每个存储单元有一个所述多晶硅栅极；各自连接一行所述栅极的金属字线；以及一般与所述字线垂直的位线。
19.根据权利要求18所述的阵列，并且其中所述栅极与所述字线以及所述位线自对准。
20.根据权利要求18所述的阵列，并且其中所述金属选自钨和钴的组。
21.根据权利要求18所述的阵列，并且其中利用双镶嵌工艺形成所述金属字线。
全文摘要
一种非易失性存储器阵列具有间隔亚F(亚最小特征尺寸F)宽度的字线以及一般与所述字线垂直的位线。本发明还包括用于对非易失性存储器阵列进行字线构图的方法，其包括由宽度至少为最小特征尺寸F的掩模产生元件产生亚F字线。
文档编号H01L21/70GK1917217SQ20061015938
公开日2007年2月21日 申请日期2006年7月18日 优先权日2005年7月18日
发明者博阿兹·埃坦, 利安·布洛姆, 拉斯托姆·伊拉尼 申请人:赛芬半导体有限公司