专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种包括肖特基电极的半导体器件，该肖特基电极与 半导体衬底是肖特基接触的。
背景技术：
肖特基势垒二极管包括半导体衬底、以及与半导体衬底的表面形 成肖特基结的肖特基电极。肖特基势垒二极管中亟待解决的问题是 降低为感应出肖特基电极与半导体衬底之间的正向电流而必需的正向 电压(VF);以及减小当在肖特基电极与半导体衬底之间施加反向偏 置电压时泄漏的反向泄漏电流(IR)。因为正向电压Vp与反向泄漏电 流IK之间存在权衡关系，所以难以同时满足要求。例如，专利文献1公开了一种在N型半导体衬底表面上形成有P 型扩散区的肖特基势垒二极管。采用这种结构，当施加反向偏置电压 时，从P型扩散区延展的耗尽层使反向泄漏电流路径变窄。专利文献 2公开了一种在N型半导体衬底表面上形成有沟槽的肖特基势垒二极 管。该沟槽中嵌入有与肖特基电极相连的栅极电极，以形成沟槽栅极 结构。耗尽层从沟槽栅极结构开始延展，并在施加反向偏置电压时抑 制反向泄漏电流。专利文献l:日本待审专利公开No.2000-58873专利文献2:日本待审专利公开No.2002-5077
发明内容要解决的问题然而，在两种情况下，P型扩散区或沟槽栅极结构使正向电流路 径变窄，导致较高的导通电阻和较高的正向电压(VF)。
因此，本发明的目的是提供一种能够同时减小反向泄漏电流和正 向电压的半导体器件。解决问题的方案本发明的半导体器件包括第一导电类型半导体衬底；肖特基电 极，在半导体衬底的表面与其自身之间形成肖特基界面；泄漏抑制结 构，形成在半导体衬底的表面区中，用于在肖特基电极与半导体衬底 之间施加反向偏置电压时，通过产生耗尽层，抑制泄漏电流；以及重 掺杂层，形成在半导体衬底表面中、由泄漏抑制结构所夹的区域中， 该重掺杂层是第一导电类型，表现出比半导体衬底高的杂质浓度，并 在肖特基电极与其自身之间形成肖特基界面。采用这种配置，泄漏抑制结构可以抑制或防止反向泄漏电流流 动，此外，重掺杂层可以减小正向电流路径中的电阻，从而降低导通 电阻和感应出正向电流的正向电压(VF)。因此，可以同时满足对肖 特基势垒器件的相互矛盾的要求。优选地，泄漏抑制结构形成为横跨在从半导体衬底的表面到比重 掺杂层深的部分这一区域间，并包括与第一导电类型不同的第二导电 类型的杂质扩散层。采用这种结构，当施加反向偏置电压时，从杂质 扩散层延展的耗尽层可以毫无问题地变窄或阻断流过高浓度杂质扩散 层的电流路径，从而有效地通过高浓度杂质扩散层减小导通电阻，同 时通过泄漏抑制结构抑制反向泄漏电流。泄漏抑制结构可以形成为横跨在从半导体衬底的表面到比重掺 杂层深的部分这一区域间，并包括嵌入有栅极电极的沟槽栅极结构， 其中栅极电极与肖特基电极电连接。采用这种结构，当施加反向偏置 电压时，从沟槽栅极结构延展的耗尽层可以毫无问题地变窄或阻断流 过重掺杂层的电流路径，从而有效地通过重掺杂层减小导通电阻，同 时通过泄漏抑制结构抑制反向泄漏电流。此外，优选地，泄漏抑制结构设计为形成在肖特基电极与半导体 衬底之间施加反向偏置电压时将流经肖特基电极和半导体衬底的泄漏 电流的路径变窄或阻断的耗尽层。这种配置可以毫无问题地减小反向
泄漏电流。通过以下结合附图的详细描述，本发明的上述或其他目的、特征 和优点将显而易见。
图l示出了作为根据本发明第 极管配置的示意性横截面图。图2示出了作为根据本发明第 极管配置的示意性横截面图。附图标记说明1N型半导体衬底2P型扩散层3肖特基电极5N+型重掺杂层6外周P型扩散层8电流路径10耗尽层12沟槽栅极结构15沟槽16绝缘层17栅极电极20耗尽层具体实施方式
图1示出了根据本发明第一实施例的半导体器件配置的示意性横截面图。具有肖特基势垒二极管的半导体器件包括半导体衬底1， 包括N型硅衬底；P型扩散层2 (杂质扩散层)，彼此分隔地形成在半 导体衬底l的表面区中；以及肖特基电极3，形成在半导体衬底l的 表面上。P型扩散层2外露在半导体衬底1的表面上，并与肖特基电一实施例的半导体器件的肖特基二 二实施例的半导体器件的肖特基二
极3电连接。例如，P型扩散层2的杂质浓度是1.0xl015至lj 1.0xl019 原子/cm3。图1示出了包括形成为彼此平行以构成条状图案的多个扩 散层的P型扩散层2。可选地，扩散层2可以包括彼此分隔以构成例 如俯视时在半导体衬底1的周边表面上的点状图案的多个扩散层。在半导体衬底1的表面区中与P型扩散层2接触的区域中，形成 N+型重掺杂层5，从而以比半导体衬底1高的杂质浓度来掺杂导电类 型与半导体衬底1相同的N型杂质。N+型重掺杂层5形成在比P型扩 散层2的深度浅的区域中。确定N+型重掺杂层5的杂质浓度水平(例 如，1.0xl015至lj 1.0xl0"原子/cm3)，以便能够在肖特基电极3与N+ 型重掺杂层5之间形成肖特基界面。例如，P型扩散层2的结深度是 0.1到3.0|im， N+型重掺杂层5的结深度是0.1到2.0|_im。可以通过扩散杂质或在半导体衬底上生长重惨杂外延层，来形成 N+型重掺杂层5。更具体地，N型半导体衬底中形成有轻掺杂N型外 延层。例如，在轻掺杂N型外延层上，可以生长O.l到0.3pm这样薄 的N+型外延层(N+型重掺杂层5)。 N+型外延层具有比轻掺杂N型外 延层高的N型杂质浓度(例如，1.0xl015到1.0xlO"原子/cm3)。然 后，可以通过扩散杂质来形成P型扩散层2。在半导体衬底1的周边区域中，形成例如杂质浓度为1.0xl016到 1.0xl(T原子/cmS的外周P型扩散层6，以增大击穿电压。此外，在外 周P型扩散层6与内部P型扩散层2之间，形成N"型重掺杂层5。通 过在半导体衬底1中比P型扩散层2宽且比P型扩散层2深(例如， 结深度为0.5到5.0微米)的区域上扩散P型杂质，来形成外周P型 扩散层6。在这种肖特基势垒二极管的配置中，当在作为阳极的肖特基电极 3与作为阴极的半导体衬底1之间施加预定量的正向电压Vp时，感应 出通过存在于P型扩散层2之间的电流路径8的正向电流。此时，N+ 型重掺杂层5对于导通电阻的减小和正向电压Vp的降低同时具有贡 献。正向电压VF依赖于肖特基电极3与N+型重掺杂层5之间的肖特基势垒cpB;还依赖于半导体衬底1中电流路径8的电阻和正向电流IF。 N+型重掺杂层5对于半导体衬底1的电阻降低有贡献，因此也对正向
电压Vp的降低有贡献。另一方面，当在肖特基电极3与半导体衬底1之间施加反向偏置电压时，耗尽层10从与肖特基电极3连接的P型扩散层2和外围P 型扩散层6延展。因为P型扩散层2和外围P型扩散层6达到半导体 衬底1中比N+型重掺杂层5深的区域，所以从P型扩散层2和6中每 一个延展的耗尽层10可以设置为彼此靠近，以在比N+型重掺杂层5 深的位置处使反向电流路径变窄，或设置为甚至彼此更加靠近，以阻 断该反向电流路径。这样，当施加反向偏置电压时，在比N+型重掺杂 层5深的位置处，使电流路径8立即变窄或将其立即阻断，从而可以 抑制和防止反向泄漏电流流动。图2示出了作为根据本发明第二实施例的半导体器件的肖特基二 极管配置的示意性横截面图。在图2中，用相同的附图标记指示与上 述图1中的元件相对应的元件。在本实施例中，使用沟槽栅极结构，来取代上述第一实施例中P 型扩散层2的使用。此外，在本实施例中，在半导体衬底l上设置有 多个沟槽栅极结构12，从而形成条状图案。然而，多个沟槽栅极结构 12可以形成为彼此分隔以构成例如俯视时在半导体衬底1的周边表面 上的点状图案。沟槽栅极结构12包括沟槽15，具有刺穿半导体衬底1的表面 的预定深度(例如，0.5到3.0pm)，并在本实施例中具有矩形横截面 形状；绝缘层16 (例如，二氧化硅层)，附着在沟槽15的内壁表面上； 以及栅极电极17，填充在介电层16内部的沟槽空间中。栅极电极17 由其中扩散有杂质以降低电阻的多晶硅制成。该电极与肖特基电极3 接触，并与之电连接。在沟槽栅极结构12的区域之间，在半导体衬底1的表面上形成 前述N+型重掺杂层5。在半导体衬底1中比N+型重掺杂层5深的区域 处形成沟槽栅极结构12。在半导体衬底1的周边，在最外侧的沟槽栅极结构12的外区域 中形成外周P型扩散层6。在肖特基势垒二极管的这种配置中，当在作为阳极的肖特基电极
3与作为阴极的半导体衬底1之间施加预定量的正向电压Vp时，感应出通过存在于沟槽栅极结构12之间的电流路径8的正向电流。此时， N+型重掺杂层5对于导通电阻的减小和正向电压Vp的降低同时具有 贡献。正向电压Vp依赖于肖特基电极3与N+型重掺杂层5之间的肖 特基势垒(PB;还依赖于半导体衬底1中电流路径8的电阻和正向电流 IF。 N+型重掺杂层5对于半导体衬底1的电阻降低有贡献，因此对正 向电压Vp的降低有贡献。
另一方面，当在肖特基电极3与半导体衬底1之间施加反向偏置 电压时，从与肖特基电极3连接的栅极电极17产生的电场允许耗尽层 20从沟槽栅极结构12延展。因为沟槽栅极结构12达到半导体衬底1 中比N+型重掺杂层5深的区域，所以从沟槽栅极结构12中的每一个 延展的耗尽层20可以设置为彼此靠近，以在比N+型重掺杂层5深的 位置处使反向电流路径变窄，或设置为甚至彼此更加靠近，以阻断该 反向电流路径。这样，当施加反向偏置电压时，在比N+型重掺杂层5 深的位置处，使电流路径8立即变窄或将其立即阻断，从而可以抑制 和防止反向泄漏电流流动。参照两个实施例描述了本发明，但是，可以采用其他实施例来实 现本发明。例如，在上述实施例中，描述了使用N型半导体衬底1。 然而，在使用相对的P型半导体衬底的配置中，可以将每个元件的导 电类型反转。本发明并不局限于上述具体示出肖特基势垒二极管的实 施例。本发明还可以应用于结合了肖特基势垒二极管的MOSFET。虽然以上详细描述并示出了本发明的实施例，但是要理解，这些 是本发明的示例，因此，本发明不应该视为受到以上描述的限制，而 是仅由所附权利要求的精神或范围限定。本申请对应于2005年4月14日向日本专利局提交的日本专利申 请No.2005-117180，将其全部公开一并在此，作为参考。
权利要求
1.一种半导体器件，包括第一导电类型半导体衬底；肖特基电极，在半导体衬底的表面与所述肖特基电极之间形成肖特基界面；泄漏抑制结构，形成在半导体衬底的表面区中，用于在肖特基电极与半导体衬底之间施加反向偏置电压时，通过产生耗尽层，抑制泄漏电流；以及重掺杂层，形成在半导体衬底表面中、由泄漏抑制结构所夹的区域中，所述重掺杂层是第一导电类型，表现出比半导体衬底高的杂质浓度，并在肖特基电极与所述重掺杂层之间形成肖特基界面。
2. 根据权利要求1所述的半导体器件，其中泄漏抑制结构形成 为横跨在从半导体衬底的表面到比重掺杂层深的部分这一区域间，并 包括与第一导电类型不同的第二导电类型的杂质扩散层。
3. 根据权利要求1所述的半导体器件，其中泄漏抑制结构形成 为横跨在从半导体衬底的表面到比重掺杂层深的部分这一区域间，并 包括嵌入有栅极电极的沟槽栅极结构，其中栅极电极与肖特基电极电 连接。
4. 根据权利要求1所述的半导体器件，其中泄漏抑制结构设计 为形成在肖特基电极与半导体衬底之间施加反向偏置电压时将流经肖 特基电极和半导体衬底的泄漏电流的路径变窄或阻断的耗尽层。
全文摘要
一种半导体器件，包括第一导电类型半导体衬底；肖特基电极，在半导体衬底的表面与其自身之间形成肖特基界面；泄漏抑制结构，形成在半导体衬底的表面区中，用于在肖特基电极与半导体衬底之间施加反向偏置电压时，通过产生耗尽层，抑制泄漏电流；以及重掺杂层，形成在半导体衬底表面区中、表面与泄漏抑制结构之间的区域中，该重掺杂层是第一导电类型，表现出比半导体衬底高的杂质浓度，并在肖特基电极与其自身之间形成肖特基界面。
文档编号H01L29/66GK101128937SQ200680005648
公开日2008年2月20日 申请日期2006年4月10日 优先权日2005年4月14日
发明者吉持贤一 申请人:罗姆股份有限公司