在薄soi晶体管中嵌入的应变层以及其形成方法

专利名称：在薄soi晶体管中嵌入的应变层以及其形成方法
技术领域：
大体上，本发明是关于集成电路的形成，且详细地说，是关于似
SOI晶体管(SOI-like transistor)类型的形成，例如完全及部分空乏的 晶体管，其形成于薄半导体层中与上，且通过使用嵌入的应变层 (embedded strain layer)而具有应变的沟道区(strained channel region), 以增强沟道区中的电荷载子移动率(charge carrier mobility )。
背景技术：
集成电路的制造需要根据指定的电路布局在给定的芯片区上形成 大量的电路元件。 一般而言，目前实务上有多种工艺技术，其中，对 于复杂的电路，例如微处理器、储存芯片、及其类似物，由于从操作 速度及/或耗电量及/或成本效率的角度看来有优异的特性，CMOS技术 为目前最有前景的方法。在使用CMOS技术制造复杂的集成电路期间， 有数百万个晶体管，亦即，N型沟道晶体管与P型沟道晶体管，形成 于包含结晶半导体层的衬底上。不论是N型沟道晶体管还是P型沟道 晶体管，MOS晶体管都包含所谓的PN结，其是由高度掺杂的漏极及 源极区的界面和配置于该漏极区及该源极区之间的反向掺杂沟道区形 成。
沟道区的导电率，亦即，导电沟道的电流驱动能力，是用形成于 沟道区上方且与其以薄绝缘层隔离的栅极电极控制。在因施加适当的 控制电压于栅极电极而形成导电沟道后，沟道区的导电率则取决于掺 杂质浓度、多数电荷载子的移动率(mobility)，且对于沟道区在晶体管 宽度方向的给定延伸部分(也被称作沟道长度)而言，取决于源极区 与漏极区之间的距离。因此，结合于施加控制电压至栅极电极后在绝 缘层下方快速产生导电沟道的能力，沟道区的整体导电率大体决定 MOS晶体管的效能。因此，减少沟道长度，和减少与沟道长度有关的 沟道电阻率，致使沟道长度成为用以实现提高集成电路操作速度的主要设计准则。
不过，持续縮减晶体管尺寸所涉及的许多相关问题必须加以处理 以免不适当地抵消掉逐歩减少MOS晶体管中的沟道长度所得到的优
势。此一方面的主要问题之一是要开发增强的光刻技术(photo lithography)和蚀刻策略藉此能可靠及可重制地制成关键尺寸的电路元 件，例如晶体管的栅极电极，用来产生新的器件。此外，漏极区及源 极区在垂直方向与横向需要高度精密的掺杂质分布以提供结合想要的 沟道可控制性的低片电阻率和接触电阻率。此外，考虑到泄露电流的 控制，PN结相对于栅极绝缘层的垂直位置也是关键设计准则。因此， 减少沟道长度也经常需要减少漏极及源极区相对于由栅极绝缘层与沟 道区形成的界面的深度，因此需要精密的注入技术。根据其他的方法， 外延生长区(epitaxially grown region,也被称作提高的漏极区与源极区) 是以对于栅极电极有指定的偏移(offset)形成以提供导电率增加的提高 漏极区及源极区，同时相对于栅极绝缘层，仍维持浅PN结。
由于持续减少关键尺寸(亦即，晶体管的栅极长度)需要调适与 上述工艺步骤有关的高度复杂加工技术而且也可能要开发新的技术， 有人已提出通过增加沟道区对于给定沟道长度的电荷载子移动率也用 来提高晶体管元件的沟道导电率，藉此提供实现效能改善的潜力，且 能与未来技术节点的进展相容同时避免或至少推迟许多与器件縮放有 关的上述工艺调适。可用来增加电荷载子移动率的有效机构之一是修 改沟道区的晶格结构，例如通过在沟道区附近产生拉伸或压縮应力以 在沟道区中产生对应的应变(strain),以致分别有被改变的空穴移动率 与电子移动率。例如，在沟道区中产生拉伸应变(tensile strain)会增 加电子的移动率，其中，取决于拉伸应变的大小与方向，可增加移动 率50%或更多，接着可直接转化成导电率的对应增加量。另一方面， 沟道区内的压縮应变(compressive strain)可增加空穴的移动率，从而 提供提高P型晶体管的效能的潜力。导入应力(stress)或应变工程技术 于集成电路制造为可用于下一代器件的极有前景的方法，因为，例如， 应变的硅可视为是"新"型式的半导体材料，这使得制造快速强力的 半导体器件成为有可能而不需昂贵的半导体材料，同时仍可使用许多 公认有效的制造技术。结果，有人已提出在沟道区中或下方导入，例如，硅/锗层或硅/
碳层以造成可产生对应应变的拉伸应力(tensile stress)或压縮应力 (compressive stress)。虽然在沟道区中或下方导入应力产生层可明显 增强晶体管效能，然而具体实作对应应力层的形成于习知且颇获好评 的MOS技术要花费很大的功夫。例如，必须开发和具体实施附加的外 延生长技术于加工流程中以形成含锗或碳的应力层于沟道区中或下方 的适当位置。因此，工艺复杂度会显著增加，因而也会增加生产成本 且有可能使生产良率降低。
因此，在其他的方法中，例如，利用以覆盖层、间隔件元件(spacer element)及其类似物产生的外应力(external stress)是企图在沟道区内 产生想要的应变。不过，通过施加指定外应力而在沟道区中产生应变 的工艺会苦于无法有效地把外应力转化成沟道区内的应变。因此，虽 然提供的优点明显超过上述沟道区内需要附加应力层的方法，但是应 力转移机构的效率可能会取决于工艺及器件的细节且对于一类型的晶 体管可能导致效能增益减少。
在另一方法中，提高PMOS晶体管的空穴移动率是通过形成应变 的硅/锗层于晶体管的漏极区与源极区，其中带有压縮应变的漏极区与 源极区在毗邻硅沟道区中产生单轴应变(uniaxial strain)。为此目的， 选择性地使PMOS晶体管的漏极区与源极区凹陷，同时掩模NMOS晶 体管，随后用外延生长法选择性形成硅/锗层于PMOS晶体管内。不过， 就形成于厚约100纳米(nm)甚至更薄的极薄硅层中的SOI晶体管而言， 这种技术无法像包含较少缩放的(scaled)作用硅层的SOI器件或主体器 件(bulkdevice) —样产生预期的效能增益，因为应力的转移大体受限 于位于栅极绝缘层下方的沟道区同时可能无法有效地使薄SOI晶体管 中位于较低的作用区带有应变，因而应变工程过程的整体效率会降低。
鉴于上述情形，亟须一种改良技术能有效提高PMOS晶体管及 NMOS晶体管的效能，同时实质避免或至少减少上述问题中的一个或 更多个。

发明内容
以下提出本发明的概要以提供本发明的一些态样的基本了解。此概要并非本发明的详尽概观。其不是意欲要识别本发明的关键或重要 元件或者是描绘本发明的范畴。其唯一的目的是要以简要的形式提出 一些概念作为以下更详细说明的前言。
一般而言，本发明针对一种技术，其使得形成SOI晶体管成为可 能，例如完全或部分空乏的晶体管，其中提供增强的应变产生机构以 产生想要的应变实质上遍及位于栅极电极结构下方的整个作用区
(active region)。结果，为薄SOI晶体管提供有效的应变产生机构，其 中可在栅极绝缘层与作用层之间的界面且也在绝缘埋层与上覆的半导 体层之间的界面形成沟道。结果，在完全或部分空乏的晶体管中可实 现显著的效能增益。
根据本发明的一个示范具体实施例， 一种晶体管器件包含衬底， 具有形成于其上的第一结晶(crystalline)半导体层；以及绝缘埋层，形成 于该第一结晶半导体层上。此外，该器件包含第二结晶半导体层， 形成于该绝缘埋层上；以及栅极电极，形成于该第二结晶半导体层上 方。最后，该晶体管器件包含漏极及源极区，其包含延伸至该第一半 导体层内的应变的半导体材料。
根据本发明另一示范具体实施例， 一种半导体器件包含衬底， 具有形成于其上的第一结晶半导体层；绝缘埋层，形成于该第一结晶 半导体层上；以及第二结晶半导体层，其形成于该绝缘埋层上。该半 导体器件进一步包含具有第一漏极及源极区的第一晶体管，该第一漏 极及源极区形成于该第二半导体层中。最后，该半导体器件包含具有 第二漏极及源极区的第二晶体管，该第二漏极及源极区包含应变的半 导体材料，其中该第二漏极及源极区由该第二半导体层延伸至该第一 半导体层内。
根据本发明另一示范具体实施例， 一种方法包含在邻近第一晶 体管的第一栅极电极处形成凹处，其中该第一栅极电极形成于衬底上 方，该衬底包含第一结晶半导体层、形成于该第一结晶半导体层上 的绝缘埋层、以及形成于该绝缘埋层上的第二结晶半导体层。此外， 该凹处延伸至该第一结晶半导体层内。此外，该方法包含在该凹处 中外延生长应变的半导体材料。


参考以上结合附图的说明可了解本发明，其中类似的元件用相同 的元件符号表示，且其中
图la至图lg的截面图根据本发明的示范具体实施例所述示意地 图示处于各种制造阶段期间的晶体管元件，其中应变的半导体材料形 成穿过绝缘埋层以便实质上沿着晶体管元件的沟道区中的整个深度连 续地产生应变；以及
图2a至图2f的截面图是根据本发明的其他示范具体实施例所述示 意地图示半导体器件，该半导体器件包含有不同导电型(conductivity type)的SOI晶体管，其中的一个接收应变的半导体材料以便在绝缘埋 层与上覆的半导体材料的界面处提供应变。
尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图示几 个本发明的特定具体实施例且详加说明。不过，应了解本文所描述的 特定具体实施例不是想要把本发明限定成为所揭示的特定形式，反而 是，本发明是要涵盖落入如所附权利要求书所界定的本发明精神及范 畴内的所有修改、均等及替代陈述。
具体实施例方式
以下描述数个本发明的示范具体实施例。为了清楚说明，本专利 说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任 一此类的实际具体实施例时，必须做许多与具体实作有关的决策以达 成开发人员的特定目标，例如符合与系统相关及商务有关的限制，这 些都会随着每一个具体实作而有所不同。此外，应了解，此类开发既 复杂又花时间，但仍是本技艺一般技术人员在阅读本揭示内容后即可 实作的例行工作。
现在参考附图描述本发明。以示意方式示于附图的各种结构、系 统及器件均仅供解释且藉此使本发明不被熟谙此艺者所习知的细节混 淆。不过，仍纳入附图用来描述及解释本发明的示范实施例。应用与 熟悉相关技术的人员所习知的意思一致的方式理解及解释本文所用的 字汇及片语。没有特别定义的术语或片语，亦即，与熟谙此技艺者所 理解的普通惯用意思不同的定义，想要用本文术语或片语的一致用法来暗示。在这个意义上，想要术语或片语有特定的意思时，亦即，不 同于熟谙此艺者所习知的意思时，会在本专利说明书中以直接明白地 提供该术语或片语的定义的方式清楚陈述此一特定的定义。
一般而言，本发明针对一种技术，其是打算在似SOI晶体管的沟 道区附近提供应变的半导体材料以产生应变于沟道区内。就此目的而 言，以在作用半导体层和绝缘埋层之间的界面附近也有效地提供必要 应变的方式形成该应变的半导体材料，藉此在精密完全及部分空乏的 SOI晶体管中提供有效地使用此界面作为供电荷载子传输用的附加沟 道的可能性。如先前所述，在精密的应用中，SOI型晶体管可包含极薄
的作用半导体层，例如硅基层(silicon-based layer),其具有100纳米(nm) 的厚度且甚至更薄藉此不只在对应栅极绝缘层正下方的区域可用作沟 道，而且作用层与绝缘埋层之间的界面也可用来传输电荷载子。不过， 习知用应变的半导体材料的应变引发机构(strain-inducing mechanism) 不容许有效地产生应变于绝缘埋层附近，因为在嵌入应变的半导体材 料的外延生长(epitaxial growth)期间，必须保留大部分的原始半导体材 料以便为后续的生长工艺提供各自的生长模板(growth template)。
根据本发明，绝缘埋层下方的结晶材料可有效地用来作为外延生 长工艺的模板，藉此也能生长应变的半导体材料于在绝缘埋层与形成 于其上的作用半导体层之间的界面附近。除了提供增强的应变引发机 构以外，也增加可调整晶体管特性的弹性，因为经外延生长的应变的 半导体材料的结晶特性可与形成于绝缘埋层上的作用半导体层的结晶 特性高度去耦合(decoupled)。结果，关于增强经外延生长的应变的半导 体材料的特性，可选定用作生长模板的半导体材料的结晶特性(例如， 结晶取向(crystalline orientation),材料组成、等等)，同时可根据其他 工艺及器件的要求(例如，增加其他不含应变的半导体材料的晶体管 的电荷载子移动率)来选定形成于绝缘埋层上的作用半导体层的初始 特性。
应了解，原则上，本发明可应用于任何似SOI晶体管，其中应变 是以嵌入应变的半导体材料产生，即使作用半导体层不适合用来形成 薄的似SOI晶体管，其中第二沟道区形成于绝缘埋层附近。然而，就 此情形而言，仍可提供高度有效的应变机构，其中可另外设计应变的半导体材料的结晶特性，例如按照结晶取向，相较于嵌入的应变层不 延伸通过绝缘埋层且进入结晶衬底材料的习知方法，可得到整体增强 的效能。结果，除非以其他方式明白陈述于说明内容和权利要求书内， 不应认为本发明是受限于特定的SOI架构。
现在参考图la至图lg以及图2a至图2f，进一步详述本发明的示 范具体实施例。图la示意地图示包含衬底101的晶体管器件100，该 衬底101可为任何用于在其上形成似SOI晶体管的适当衬底或载体材 料。例如，衬底101可为有结晶半导体层102形成于其上的主体(bulk) 半导体衬底或有半导体层102形成于其上、接着是绝缘埋层103与第 二结晶半导体层104 (也被称作"作用层")的硅基主体衬底。应了解， 结合层102、103及]04的衬底101可成为似SOI架构，其中作用层104 不一定由硅构成，因此，应以一般通用字理解似SOI晶体管或架构而 不把层104限定为硅材料。不过，在一些示范具体实施例中，第一半 导体层102可由硅构成而第二半导体层104也可为硅基材料，例如掺 杂硅材料(doped silicon material)、硅/锗材料及其类似物。在其他具体实 施例中，半导体层102与104有至少一个特性是不同的，例如结晶取 向、材料组成及其类似者。例如，在一个具体实施例中，第一与第二 半导体层102与104可为有不同结晶取向的硅基层，其中，例如，层 102可具有(110)或(100)取向同时层104具有(100)或(110)取向。对应的 排列非常有利于其中要形成不同类型的晶体管且各个结晶取向有不同 电荷载子移动率的应用。稍后会参考图2a至图2f更详细描述有不同晶 体管类型的示范具体实施例。
晶体管器件IOO更包含栅极电极105，其形成于第二半导体层104 上方且通过栅极绝缘层106而与第二半导体层104分开。在此制造阶 段时，栅极电极105可由掺杂多晶硅或任何其他适当材料构成。栅极 绝缘层106可由二氧化硅、氮化硅、氧氮化硅及其类似物或任何其他 适当材料构成，其中也可使用任何高k介电材料，有可能结合前述材 料中的一种或更多。在精密的应用中，栅极电极105可具有100纳米 的长度，亦即，在图la中为栅极电极105的水平延伸，以及明显更短 甚至为50纳米且对于卯纳米技术、65纳米技术及其类似者的器件而 言还会更短。栅极电极105可能已形成有覆盖层(cappinglayer)107于其上，其可由氮化硅、氧氮化硅、二氧化硅、任何前述材料的组合及其
类似物构成。此外，可形成由例如二氧化硅构成的衬里(liner) 109以 便包围包含覆盖层107与第二半导体层104的栅极电极105。此外，在 器件100上大体共形地形成间隔件层108，其由例如氮化硅或任何其他 适当材料构成而可在后续蚀刻及外延生长工艺中用作对应的硬掩模 (hard mask)。
用来形成如图la所示的晶体管器件100的典型加工流程可包含以 下工艺。在形成包含第一半导体层102的衬底101之后，可用公认有 效的芯片粘贴技术及其类似方法完成绝缘埋层103与第二半导体层 104，可用沉积法及/或氧化法形成栅极介电材料，接着沉积栅极电极材 料层，例如掺杂或未掺杂的多晶硅。随后，高度先进的光刻技术和蚀 刻技术可用来图样化已沉积好的层堆叠，其中也己形成任何抗反射涂 层(ARC)，其可为用于覆盖层107的覆盖材料。在其他具体实施例牛i， 栅极电极105与栅极绝缘层106的图案化工艺(patterning process)可 基于可保留以便在后续工艺中用作覆盖层107的硬掩模(hardmask)。至 于其他的情形，可形成分离式覆盖层且与栅极电极材料以及栅极绝缘 介电质一起图样化。之后，可基于公认有效的(well-established)配方 (recipe)沉积衬里109，接着可用等离子体增强化学气相沉积法(PECVD) 完成间隔件层108的沉积。之后，可进行各向异性蚀刻工艺(anisotropic etch process)以根据公认有效的间隔件形成技术图样化间隔件层108， 藉此去除水平部分上的材料，同时大体保留形成于栅极电极105侧壁 上的材料。之后，可去除衬里109的暴露部分，例如用本技艺公认有 效、有高度选择性的蚀刻工艺。
图lb示意地图示下一个制造阶段的晶体管器件100，其中器件100 经受蚀刻工艺110。在此蚀刻工艺期间，栅极电极105是被数个间隔件 108A (亦即，先前各向异性间隔件蚀刻工艺的残留物)和覆盖层107 所包覆使得蚀刻工艺110产生凹处或空穴111，它对栅极电极105的侧 向偏移(lateral offset)实质上由间隔件108A和衬里的残留物(此时以 109A表示)决定。
与习知技术相反，蚀刻工艺110经设计成可蚀刻贯穿作用层104、 绝缘埋层103且进入第一半导体层102。例如，可用不同的蚀刻化学物进行蚀刻工艺110以提供想要的蚀刻性能(behavior)。例如，高度选择 性且各向异性的蚀刻配方为公认有效可用于多种材料，例如硅相对于 二氧化硅、氮化硅及其类似物。因此，当层104实质上由硅构成时， 公认有效的配方可用来蚀刻穿过层104，其中，取决于所使用的蚀刻配 方，在此阶段，蚀刻工艺110可停止于绝缘埋层103。之后，可适当选 定用来蚀刻穿过绝缘埋层103的蚀刻化学物(etch chemistry),例如，其 可以二氧化硅层的形式提供，其中可使用公认有效的配方。在一些示 范具体实施例中，相对于半导体层102的材料，可使用用来去除绝缘 埋层103的材料的高度选择性蚀刻工艺使得对应的蚀刻工艺能可靠地 停止于层102，藉此确保整个衬底101有高度的蚀刻均匀性(eteh uniformity)。之后，可进行工艺110的最终蚀刻步骤以基于公认有效的 配方蚀刻至半导体层102内。由于已用对层102有高度选择性的方式 进行用于蚀刻穿过绝缘埋层103的之前蚀刻工艺，因此可用高度均匀 的方式进行该最终蚀刻步骤，特别是只需要少许穿入层102时。结果， 衬底101的凹处111都可得到非常均匀的深度。在蚀刻工艺110完成 后，在有掩模的栅极电极105的下方留有层104与103的残留物104A、 103A。在一个示范具体实施例中，此时可制备用于后续外延生长工艺 的器件100以便形成应变的半导体材料于凹处111中。结果，可进行 公认有效的清洗(cleaning)工艺以去除器件100的暴露表面的杂质。
图lc示意地图示在完成选择性外延生长工艺之后的器件100，从 而形成应变的半导体材料112于凹处111中。可基于习知的配方来建 立或基于数回测试运行得到数种选择性外延生长工艺，亦即，选择性 生长半导体材料112于有相似晶格间距(lattice spacing)的结晶"模板 (template)"上而半导体材料112大体不附着于介质材料上，例如间隔 件108A与覆盖层107。在一个图解说明用的实施例中，结晶半导体层 102可由相对于衬底101的表面取向(亦即，图lc中的水平取向)有 指定表面取向的硅构成，且在暴露的半导体层102上生长有相似晶格 间距的材料，例如硅/锗、硅/碳及其类似物，藉此形成大体有相同晶格 的结构。因此，半导体材料112可被认为是应变的半导体材料，因为 硅/锗或硅/碳的"正常"晶格间距与大体为纯硅的晶格间距不同。例如， 就有指定比率的硅与锗的硅/锗材料而言，其中锗含量可达25原子百分比，正常晶格间距比硅大，因此，如果材料112经生长成有与层102 下的模板相同的晶格间距，则形成倾向可提供压縮应力给毗邻的材料
(可包含沟道区或晶体管100的区域，例如，作用层104A)的应变的材料。
在一个示范具体实施例中，晶体管IOO可为P型沟道晶体管，它 的作用区，亦即，层104A，是要接收压縮应变以便提高为多数电荷载 子的空穴的移动率。因此，通过提供带有压縮应变的半导体材料112
(其于深度方向可延伸穿过整层104A)，在层104A中可有效产生压縮 应变于在栅极绝缘层106与层104A之间的界面114处以及也在绝缘埋 层103A与层104A之间的界面121处。同样，如果晶体管100为N型 沟道晶体管，则可将材料112形成为具有拉伸应变的材料，藉此也在 区域104A中产生拉伸应变(tensilestrain)。例如，就此情形而言，可以 硅/碳及其类似物的形式提供材料112。应了解，在一些具体实施例中， 应变的材料层112不一定向下延伸至层102内，只要至少大体沿着层 〗.04A的整个厚度形成材料112即可。例如，在外延生长工艺期间，可 沉积与提供于层102相同的材料，之后可调整沉积环境以沉积应变的 材料112即可。例如，当层102是由硅构成时，在第一阶段时，可沉 积硅到达在层104A与103A间的界面114下方任一处的高度，之后， 取决于器件要求，可沉积硅/锗或硅/碳以形成应变的半导体材料112。
图ld示意地图示依照其他示范具体实施例的晶体管器件100，其 中，由示于图lb的器件开始，可在凹处111的侧壁上形成间隔件113 以最小化层104A在外延生长工艺时暴露的侧壁部分104S的影响。因 此，由图lb的器件开始，基于公认有效的配方，以共形方式(conformal fashion)沉积适当的间隔件层，例如由二氧化硅构成者，之后可进行各 向异性蚀刻工艺以由水平器件部分去除该间隔件层的材料。结果，可 在间隔件108A与层104A、 103A的侧壁104S上形成间隔件元件113， 藉此包覆层104A于后续外延生长工艺期间。此外，基于适当的外延生 长工艺，在凹处lll中形成第一部分112A，其中由于任何其他结晶区
(例如，层104A的侧壁104S)均被间隔件113覆盖，所以只有半导 体层102的材料用作生长模板。于具体实施例中对应的排列有利于其 中层104与102有不同的结晶取向、材料组成、等等，因为此时形成材料112A的外延生长工艺只取决于层102的结晶特性。
图le根据其他示范具体实施例示意地图示处于下一个制造阶段的 晶体管器件100，其中去除间隔件元件113的一部分以暴露层104A的 侧壁104S。可通过高度选择性各向同性蚀刻工艺(highly selective isotropic etch process)完成对应部分去除间隔件元件113以留下残留物 113A，其中对应配方对于多种材料均公认是有效的。例如，用稀释过 的氢氟酸及其类似物可以高度选择性的方式有效地去除二氧化硅。之 后，可继续该外延生长工艺，其中结晶生长大体取决于材料部分112A， 因此，暴露的结晶表面104S大体不会影响应变的半导体材料的整体结 晶结构。例如，如果部分112A的结晶结构不同于层104A的结晶结构， 则在进一步外延生长工艺于暴露表面104S附近期间会发生只有少许的 不匹配(mismatch),同时被生长材料的主要部分可能呈现想要的结晶 特性。
图If示意地图示外延生长工艺完成后的晶体管100，藉此在部分 112A上方形成应变的半导体材料的第二部分112B。应了解，就此情形 而言，也不一定完全以应变的半导体材料的形式提供部分112A、 112B， 但也可包含大体无应变的半导体材料的部分。例如，在图le中，基于 无应变的材料，可将第一部分112A生长成高度适当地到达暴露表面 104S的下方，之后，可将第二部分112B生长成部分为无应变的材料 且部分为应变的材料或完全为应变的材料。同样，如果想要有某一程 度的"过度生长"以提供提高的漏极区与源极区于器件100，则取决于 工艺及器件的要求，可以无应变的材料或应变的材料的形式提供于部 分112B中的一部分。在其他具体实施例中，当认为提高的(raised)漏极 区与源极区不合适时，可中止该外延生长工艺而不提供任何提高的部 分。之后，在一些示范具体实施例中，基于公认有效的技术，可继续 另一工艺，这些技术包括间隔件108A、衬里109A及覆盖层107的 去除、适当侧壁间隔件结构(sidewall spacer structure)的形成、以及 用于提供必要掺杂质分布以界定漏极及源极区的间歇对应注入工艺。 在其他具体实施例中，可改变上述加工顺序，因为可提供适当的掺杂 质分布以便使得器件100的操作和完全空乏或部分空乏的晶体管器件 一样，有两个沟道区以增强器件100的效能。如先前所述，对于被极度縮放的似SOI晶体管，亦即，层104A的厚度约为100纳米甚至明显 更薄的，层104A与绝缘埋层103A间的界面114也可用来作为沟道区， 因此，可将对应的注入工艺设计成可提供适当的连接，亦即，PN结， 于另一沟道区。为此目的，对应的侧壁间隔件结构，亦即，可重新调 整侧壁间隔件结构内的个别侧壁间隔件的宽度和对应的注入参数以得 到想要的掺杂质分布。
图lg示意地图示上述加工顺序完成后的晶体管100。因此，晶体 管100包含毗邻栅极电极105的侧壁间隔件结构115，其中间隔件结构 115可包含多个个别的间隔件115A、 115B，间隔件的数目与尺寸则取 决于各个漏极及源极区118的必要水平掺杂质分布。在本实施例中， 提供两个个别的间隔件元件(亦即，间隔件115A、 115B)以在漏极及 源极区118中得到指定的掺杂质分布，其中对应的PN结119适当地位 于层104A中以适当地连接至对应的沟道区，该等沟道区可位于界面 121与114的附近。此外，在漏极及源极区118与栅极电极105中与其 上可形成金属硅化物区116与117。由于区域104A侧向被应变的半导 体材料112包围，因此在界面121附近和界面114附近的层104A中有 效地形成对应的应变120。在图示实施例中，应变120图示成提高层 104A内(特别是在晶体管100操作时可形成于界面121、 114的任何 沟道内)的空穴移动率的压縮应变。
如先前所述，基于公认有效的加工技术，可形成晶体管100，其中， 在一些示范具体实施例中，至少对应地将间隔件结构115与对应注入 循环的设计改成可以适当的方式确定PN结119的位置以便与在界面 121、 114处的沟道区连接。之后，当栅极电极105与漏极及源极区118 都包含显著数量的硅时，基于公认有效的技术，可形成金属硅化物区 116、 117，例如沉积难熔金属(refmctory meta)和用来开始转换成金属 硅化物的后续热处理。
应了解，如图lg所示的器件100的配置是高度有利于P型沟道晶 体管，就此情形而言，由于区域104A内的压縮应变可显著增加空穴移 动率，从而也提高器件100的电流驱动能力。在其他具体实施例中， 如先前所述，通过在漏极及源极区118中提供对应的应变的半导体材 料可产生拉伸应变。此外，如先前所解释的，漏极及源极区118内的200680040444.1
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结晶结构实质上由应变的半导体材料的外延生长所界定，接着基于半 导体层102所提供的结晶模板，因此，可以大体独立于层104A的结晶
配置的方式调整漏极及源极区118内的结晶结构，此高度有利于想要 基于第二半导体层104A来形成不同类型的晶体管的时候，对此以下将 参考图2a至图2f详加说明。
图2a示意地图示包含第一晶体管200N与第二晶体管200P的半导 体元件250的截面图。晶体管200N、 200P可为设于不同衬底区或晶粒 区的晶体管及/或可为不同配置的晶体管及/或可为不同导电型的晶体 管。例如，晶体管200N可为N型沟道晶体管，而晶体管200P可为P 型沟道晶体管。器件250更包含衬底201，其已有第一结晶半导体层 202形成于其上，接着是绝缘埋层203，其上形成第二结晶半导体层 204。关于衬底201与层202、 203及204的特性，应用的准则是与先 前所述关于衬底101和层102、 103及104的相同。在此制造阶段，第 一与第二晶体管200N、200P可包含形成于栅极绝缘层206上的栅极电 极205，其中栅极电极205均被对应覆盖层207和侧壁间隔件208A所 包覆。此外，取决于器件要求，可提供绝缘结构221以分离第一与第 二晶体管200N、 200P。此外，第一晶体管200N可被硬掩模222覆盖， 硬掩模222可由氮化硅、二氧化硅或任何其他适当材料组成。
如先前所述，晶体管200N、 200P中之一或更多特性的差异可能需 要个别增强该等晶体管的效能，例如通过个别产生应变于晶体管200N、 200P中的一个(数个)沟道区中或任何其他适当策略。在一个示范具 体实施例中，晶体管200N可为N型沟道晶体管，其中通过提供层204 作为有表面取向(100)的硅基层来保持电子移动率于适度高位准。第二 晶体管200P可为P型沟道晶体管，由于在(100)硅中空穴的移动率降低， 提高其降低的空穴移动率可通过用各个漏极及源极区(如在参考图la 到图lg说明晶体管100时所提及的)中的嵌入应变的半导体材料来局 部施加应变于各个沟道区。此外，通过提供(110)取向以增强空穴移动 率(至少在此晶体管区内)，可增强待形成于第二晶体管200P内的漏 极及源极区的结电阻(junction resistance)。结果，可选定(110)取向作 为第一半导体层202的结晶取向，藉此提供结晶模板(crystal template) 给后续的加工，这对增强晶体管200P的串联电阻非常有利。基于公认有效的加工技术(如在参考图la时所提及的)可制造如 图2a所示的器件250。此外，基于公认有效的光刻技术与蚀刻技术， 可形成硬掩模222，例如，基于如说明图la时所提及的技术，于包覆 栅极电极205之后。例如，可沉积薄衬里层(未图示)，接着是硬掩模 材料，然后基于对应光刻掩模(photolkhography mask)加以蚀刻，其 中该衬里可用作蚀刻中止层(etch stop layer)。之后，可由暴露晶体管 200P除去该衬里以得到如图2a所示的配置。之后，可进行空穴或凹处 蚀刻工艺以便选择性蚀刻晶体管200P的暴露部分，藉此形成穿过层 204、层203且进入半导体层202的凹处。如先前所述，在后续的外延 生长工艺期间，可减少层204的干涉(interference),特别是当层204 的结晶取向、材料组成、等等不同于层202的时候。因此，在一个示 范具体实施例中，在外延生长工艺之前可形成间隔件层。
图2b示意地图示于各向异性蚀刻工艺之后的器件250，该各向异 性蚀刻工艺是用于形成邻近于第二晶体管200P中的被包覆的栅极电极 205的凹处211，其中另外在器件250上共形地形成间隔件层213。例 如，间隔件层213可由二氧化硅、氧氮化硅、或任何在后续外延生长 工艺期间大体抑制半导体材料的沉积的其他适当介电材料构成。在其 他具体实施例中，用任一适当的沉积技术可形成极薄的材料层，例如 化学气相沉积法(CVD);用于沉积导电材料的原子层沉积法(ALD)，例 如结晶特性相当不同于层202的高度掺杂半导体；或有适度导电率同 时在后续外延生长工艺中沉积速率会减少的任何难熔金属或材料化合 物。在一些示范具体实施例中，当在完成后续外延生长工艺之前不去 除层213时，层213的厚度可小于约1纳米以便降低层213对于器件 性能的影响。
之后，根据公认有效的加工配方，器件250可经受各向异性蚀刻 工艺用来由水平器件部分去除掉层213的材料。
图2c示意地图示完成上述间隔件形成工艺之后的器件250。因此， 器件250包含形成于凹处211的侧壁部分上的间隔件213A。在一些具 体实施例中，间隔件213A可由有以下性质的材料形成可避免或至少 减少半导体材料于后续外延生长工艺期间的沉积，而在另一方面有适 度高导电率藉此在后续外延生长工艺期间不需去除该间隔件213A。例如，可使用有不同特性且晶格间距明显不同的高度掺杂半导体材料。 此外，可填满应变的半导体材料212于凹处211中，它的特性实质上
取决于层202，其中由于有间隔件213A而可显著压抑任何源自层204A 的影响。在一个示范具体实施例中，材料212可包含有(110)取向的应 变的硅/锗。在其他具体实施例中，通过进行多重步骤的外延生长工艺， 可继续进一步的加工(如在说明图lc时所提及的)。
图2d示意地图示在外延生长的第一步骤后的器件250，其中可为 应变的材料或无应变的材料的半导体材料中的第一部分212A形成于 凹处211内。此外，可部分去除间隔件213A以形成暴露区域204A的 侧壁204S的间隔件213B。间隔件213A的部分去除可用各向同性 (isotropic)蚀刻工艺(如先前说明间隔件113A时所提及的)完成。
图2e示意地图示在完成外延生长工艺且去除用于栅极电极205的 包覆且去除硬掩模222之后的半导体元件250。因此，器件250包含应 变的半导体材料的上半部212B，其始于界面214或任一较低的位置， 此时经由侧壁204S施加想要的应力至区域204A以在其中产生想要类 型的应变。例如，当晶体管200P为P型沟道晶体管时可用部分212B 产生压縮应变。如先前所述，根据设计规格，当想要形成有提高的漏 极及源极区的晶体管架构时，可提供有想要程度的过度生长。应了解， 部分212B与21.2A可具有实质上取决于半导体层202的结晶特性，亦 如先前所解释的。由于在外延生长工艺的最终阶段期间"延迟(late广 暴露侧壁204S，则层204A对于部分212B的影响(亦即，晶格不匹配) 明显较少，因此，部分212B的电气特性实质上取决于层202。亦即， 例如，如果提供(110)取向于层202中，则部分212B也可能实质上有(110) 取向，表面204S附近有可接收的不规则晶格数。因此，可明显增强部 分212B的整体电阻，亦即，空穴移动率，从而额外增加晶体管200P 的电流驱动能力。
图2f示意地图示下一个制造阶段的器件250。在此，第一与第二 晶体管200N、200P各包含各自的间隔件结构215和一或更多个个别的 间隔件元件215A、 215B，其中该间隔件结构215的尺寸经制作成藉此 晶体管200N、 200P (如说明图lg时所提及的)的漏极及源极区218 可得到必要的掺杂质分布。结果，当考虑N型及P型沟道晶体管时，可界定对应PN结219 (可为不同的导电型)的掺杂质分布与位置，藉 此可建立双沟道配置用于部分或完全空乏的似SOI晶体管，其中作用
层204A的厚度是在以上所指定的范围内。此外，在栅极电极205与漏 极及源极区218中可形成对应的金属硅化物区217与216。
关于任何用来形成器件250的工艺和技术，可应用先前描述晶体 管100时所提及的准则，不过，其中每-一晶体管200N与200P是个别 地进行对应的注入循环。因此，晶体管200P包含漏极及源极区218， 其提供想要类型的应变220，该应变220遍及在栅极绝缘层206与层 204A之间的界面221以及也在绝缘埋层203A与层204A之间的界面 214。此外，通过适当地选定经外延生长的材料的结晶性质(可具有与 层204A不同的结晶取向)，可降低漏极及源极区218的串联电阻。因 此，晶体管200N由于层204A有经适当选定的结晶取向而可具有增强 的电子移动率，同时第二晶体管200P通过提供应变220且在漏极及源 极区218内提供最优的结晶取向而可有增强的效能。应了解，可选定 其他的配置，例如，其中提供附加的应变引发机构，例如以侧壁间隔 件结构215的形式及/或用将形成于第一与第二晶体管200N、 200P之 上的接触蚀刻中止层(未图示)的方式。此外，通过适当地掩模晶体 管200N与200P中的一个同时加工另一个晶体管，也可在第一晶体管 200N中提供嵌入应变的半导体层以进一歩增强第一晶体管200N的效 能。
结果，本发明提供一种能改善SOI器件和似SOI器件中的应变产 生机构的技术，因为它是基于延伸穿过绝缘埋层的凹处来形成嵌入应 变的半导体层，藉此使用底下的结晶材料作为生长模板。结果，在形 成于绝缘埋层之上的整个作用半导体区旁边可形成应变的半导体层， 藉此改善应力转移机构。此外，应变的半导体层的结晶特性大体可与 作用半导体层的结晶特性去耦合，藉此在得到增强效能的同时提供额 外的设计弹性，特别是要像先进的CMOS技术那样必须形成不同导电 型的晶体管时。在精密的应用中，是要形成极薄的SOI晶体管于其中， 例如完全或部分空乏的晶体管，两个界面(亦即，栅极绝缘层之间的 界面及作用区与绝缘埋层之间的界面)可用作沟道区，其中基于嵌入 半导体材料而可有效地使两个沟道都带有应变。显然熟谙此项技术者在得着本文的教导后可以不同但为均等的方 式修改及实施本发明，故以上所揭示的特定具体实施例均仅供图解说 明。例如，可用不同的顺序进行以上所提及的工艺步骤。此外，不希 望限制本文所示的构造及设计的细节，除非描述于以下的权利要求书。 因此，显然可改变或修改以上所揭示的特定具体实施例而应将所有此 等改变视为仍在本发明的范畴与精神内。因此，在此提出以下权利要 求书寻求保护。
权利要求
1.一种半导体器件，包括衬底(101，201)，所述的衬底具有形成于其上的第一结晶半导体层(102，202)；绝缘埋层(103，203)，形成于所述的第一结晶半导体层(102，202)上；第二结晶半导体层(104，204)，形成于所述的绝缘埋层(103，203)上；以及第一晶体管(100，200)，包含形成于所述的第二结晶半导体层(104，204)上方的第一栅极电极(105，205)，以及包括应变的半导体材料(112，212)的第一漏极及源极区(118，218)，所述的应变的半导体材料(112，212)延伸至所述的第一结晶半导体层(102，202)内。
2、 如权利要求1所述的器件，其中，所述的第一结晶半导体层(102,202) 与所述的第二结晶半导体层(104, 204)的差别为结晶取向及材料组成中的至少一者。
3、 如权利要求1所述的器件，其中，所述应变的半导体材料(112,212) 经选定以在所述的第二结晶半导体层(104, 204)中产生压縮应变，且所 述的第一结晶半导体层(102, 202)包括具有<110>取向的硅。
4、 如权利要求1所述的器件，其中，所述的应变的半导体材料(112,212) 经选定以在所述的第二结晶半导体层(104, 204)中产生拉伸应变，且所 述的第一结晶半导体层(102, 202)包括具有<100>取向的硅。
5、 如权利要求1所述的器件，其中，所述的漏极区及源极区(118， 218) 为提高的漏极及源极区。
6、 如权利要求1所述的器件，进一步包括第二晶体管(200N)，具有 形成于所述的第二结晶半导体层(104, 204)内未延伸至所述的第一结晶 半导体层(102, 202)内的第一漏极及源极区(218)。
7、 如权利要求6所述的器件，其中，所述的第一晶体管(100, 200)为 P型沟道晶体管(200P)而且所述的第一结晶半导体层(202)具有〈llO取 向，且所述的第二晶体管为N型沟道晶体管(200N)而且所述的第二结 晶半导体层(204)具有<100>取向。
8、 如权利要求6所述的器件，其中，所述的第一晶体管(IOO, 200)为 N型沟道晶体管而且所述的第一结晶半导体层具有<100>取向，且其中 所述的第二晶体管为P型沟道晶体管而且所述的第二结晶半导体层具 有<110>取向。
9、 一种方法，包括.-在邻近第一晶体管(100， 200)的第一栅极电极(105, 205)处形成凹处 (111, 211)，所述的第一栅极电极(105, 205)形成于衬底(101, 201)上方， 所述的衬底(101,201)包括第一结晶半导体层(102,202)、形成于所述 的第一结晶半导体层(102， 202)上的绝缘埋层(103, 203)、以及形成于所 述的绝缘埋层(103, 203)上的第二结晶半导体层(104, 204)，所述的凹处 (111, 211)延伸至所述的第一结晶半导体层(102, 202)内；以及在所述的凹处(lll, 211)中外延生长应变的半导体材料(112, 212)。
10、 如权利要求9所述的方法，进一步包括通过注入掺杂物种于所 述应变的半导体材料(112, 212)内以在所述应变的半导体材料(112， 212) 中形成漏极及源极区(118, 218)。
11、 如权利要求10所述的方法，进一步包括调整所述的注入的物种 的掺杂质分布以界定第一沟道区与第二沟道区，所述的第一沟道区位 于栅极绝缘层与所述的第二半导体层之间的界面(121, 221)，所述的第 二沟道区位于所述的绝缘埋层(103, 203)与所述的第二半导体层(104, 204)之间的界面(114,214)。
12、 如权利要求9所述的方法，进一步包括 在所述的凹处(lll, 211)的侧壁上形成侧壁间隔件(113, 213)，其中外延生长所述应变的半导体材料(112, 212)包括生长所述应变的半导体材料(112， 212)的第一部分(112A, 212A); 去除所述的侧壁间隔件(113, 213)在所述的凹处(1H, 211)中的暴露 E分；以及继续所述的外延生长工艺。
全文摘要
通过形成穿过绝缘埋层(103，203)的深凹处(111，211)且重新生长应变的半导体材料(112，212)，在似SOI晶体管(100，200)中可提供增强的应变产生机构(strain generation mechanism)。结果，用遍及整个作用层(active layer)的嵌入应变的半导体材料也可有效地产生应变，藉此显著地增强其中可界定两个沟道区的晶体管器件的效能。
文档编号H01L29/04GK101300670SQ200680040444
公开日2008年11月5日 申请日期2006年10月23日 优先权日2005年10月31日
发明者A·魏, J·亨奇尔, M·霍斯特曼, T·卡姆勒 申请人:先进微装置公司