专利名称：芯片堆叠结构以及可制成芯片堆叠结构的晶圆结构的制作方法
技术领域：
本发明是有关于一种芯片封装体(chip package)结构以及用以制造所述芯片封装体结构的晶圆(wafer)结构，特别是有关于一种芯片堆叠结构(stacked structure of chips)，以及用以制造所述芯片堆叠结构的一种晶圆结构。
背景技术：
在现今的信息社会中，使用者均在追求高速度、高质量、多功能性的电子产品。就产品外观而言，电子产品的设计是朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入了系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出诸如多芯片模块(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及芯片封装体堆叠结构的封装设计的概念等。
图1为习知芯片封装体堆叠结构的剖面示意图。请参照图1，习知芯片封装体堆叠结构100包括堆叠的多芯片封装体200a、200b以及多焊球250，其中重叠于芯片封装体200b上的芯片封装体200a是经由多颗焊球(solder ball)250来固定于芯片封装体200b上，并通过这些焊球250与芯片封装体200b相电性连接。每一芯片封装体200a、200b包括一封装载板210、一芯片220、多凸块(bump)230及一底胶(underfill)240。芯片220与这些凸块230配置于封装载板210上，并且芯片220经由这些凸块230来电性连接于封装载板210。底胶240配置于芯片220与封装载板210之间，以包覆这些凸块230，并缓冲芯片220与封装载板210之间的热应力(thermal stress)。
封装载板210具有多导电柱212与多焊垫214，其中这些导电柱212分别贯穿封装载板210，并且这些焊垫214分别配置于这些导电柱212上。此外，这些焊球250更分别配置于芯片封装体200a与200b的焊垫214之间。如此一来，芯片封装体200a与200b便能够经由这些焊球250而互相电性连接。
值得注意的是，由于封装载板210及芯片220均具有一定的厚度，而这些凸块230及这些焊球250亦具有一定的高度，致使芯片封装体200a与200b也会具有一定的厚度而难以降低。因此，当通过习知的多芯片封装体(200a、200b.....)互相堆叠而构成为芯片封装体堆叠结构100时，往往会造成芯片封装体堆叠结构100的厚度急遽的增加，因而不符设计上的需要。
因此，在固定的体积或厚度的限制下，芯片封装体堆叠结构100的封装积集度难以进一步提升。
发明内容本发明的主要目的是提供一种厚度薄化的芯片堆叠结构。
本发明的另一目的是提供一种晶圆结构，以用来制造成厚度薄化的芯片堆叠结构。
为达上述或是其它目的，本发明提出一种芯片堆叠结构，其包括一第一芯片、一第二芯片、一保护层以及一第一导电柱，其中第二芯片堆叠于第一芯片上，并且第二芯片的背面朝向第一芯片的主动表面(activesurface)。第二芯片包括一第一接点，第一接点位于第二芯片的主动表面上。保护层位于第一芯片的主动表面上，并且将第二芯片包覆于其内。第一导电柱插入保护层，以使第一导电柱的一端电性连接于第一接点，另一端暴露于保护层之外。
在本发明的一实施例中，上述芯片堆叠结构的第二芯片的主动表面具有一芯片承载区，第一接点位于芯片承载区外。
在本发明的一实施例中，上述的芯片堆叠结构还包括一第一焊球，其配置于第一导电柱的另一端。
在本发明的一实施例中，上述的芯片堆叠结构还包括一重配置线路层(re-distributed layer，RDL)，其配置于保护层上，并且电性连接于第一导电柱。
在本发明的一实施例中，上述的芯片堆叠结构还包括一第二导电柱，而第一芯片包括一第二接点，位于第一芯片的主动表面上，并且位于第二芯片覆盖的范围外。第二芯片包括一第三接点以及一第四接点，第二接点与第三接点电性连接于第四接点。第二芯片的主动表面还可以具有一芯片承载区。当第二芯片的主动表面具有一芯片承载区时，第一接点、第三接点以及第四接点位于芯片承载区外。第二导电柱插入保护层，以使第二导电柱的一端电性连接于第三接点，另一端暴露于保护层之外。芯片堆叠结构可以包括一焊线(wire)，其将第二接点电性连接于第四接点。芯片堆叠结构可以包括一迹线(trace)，其位于第二芯片的主动表面上，其中迹线将第四接点电性连接于第三接点。芯片堆叠结构可以包括一第二焊球，其配置于第二导电柱的另一端。芯片堆叠结构可以包括一重配置线路层，其配置于保护层上，并且电性连接于第一导电柱与第二导电柱。
本发明还提出一种晶圆结构，其包括一种半导体基材(semiconductorsubstrate)、一第二芯片、一保护层以及一第一导电柱。半导体基材包括一第一芯片。第二芯片堆叠于第一芯片上，并且第二芯片的一背面朝向第一芯片的主动表面。第二芯片包括一第一接点，第一接点位于第二芯片的主动表面上。保护层位于第一芯片的主动表面上，并且将第二芯片包覆于其内。第一导电柱插入保护层，以使第一导电柱的一端电性连接于第一接点，另一端暴露于保护层之外。
在本发明的一实施例中，上述的晶圆结构的第二芯片的主动表面具有一芯片承载区，第一接点位于芯片承载区外。
在本发明的一实施例中，上述的晶圆结构还包括一第一焊球，其配置于第一导电柱的另一端。
在本发明的一实施例中，上述的晶圆结构还包括一重配置线路层，其配置于保护层上，并且电性连接于第一导电柱。
在本发明的一实施例中，上述的晶圆结构还包括一第二导电柱，而第一芯片包括一第二接点，位于第一芯片的主动表面上，并且位于第二芯片的覆盖范围外。第二芯片包括一第三接点以及一第四接点，第二接点与第三接点电性连接于第四接点。第二芯片的主动表面还可以具有一芯片承载区。当第二芯片的主动表面具有一芯片承载区时，第一接点、第三接点以及第四接点位于芯片承载区外。第二导电柱插入保护层，以使第二导电柱的一端电性连接于第三接点，另一端暴露于保护层之外。芯片堆叠结构可以包括一焊线，其将第二接点电性连接于第四接点。芯片堆叠结构可以包括一迹线，其位于第二芯片的主动表面上，其中迹线将第四接点电性连接于第三接点。芯片堆叠结构可以包括一第二焊球，其配置于第二导电柱的另一端。芯片堆叠结构可以包括一重配置线路层，其配置于保护层上，并且电性连接于第一导电柱与第二导电柱。
本发明将多芯片整合至单一封装体(即芯片堆叠结构)中，使单一封装体具有多种功能。此外，芯片堆叠结构因不具有线路基板，故能够减少结构的厚度及节省材料以降低成本。
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特别列举较佳实施例，并配合所附图式，作详细说明如下。
图1为习知芯片封装体堆叠结构的剖面示意图。
图2A至图2F为依照本发明一实施例的晶圆结构制作流程的剖面示意图。
图3为图2A的上视示意图。
图4为本发明一实施例中图2C所示结构的上视示意图。
图5为依照本发明一实施例完成后的晶圆结构的上视示意图。
图6为依照本发明另一实施例在第二芯片上堆叠一第三芯片的晶圆结构之剖面示意图。
图7为依照本发明又一实施例的晶圆结构的剖面示意图。
图8为依照本发明再一实施例的晶圆结构的剖面示意图。
图9A为依照本发明一实施例的完成后的芯片堆叠结构的剖面示意图。
图9B为依照本发明另一实施例在第二芯片上堆叠一第三芯片的芯片堆叠结构的剖面示意图。
图9C为依照本发明又一实施例的芯片堆叠结构的剖面示意图。
图9D为依照本发明再一实施例的晶圆结构的剖面示意图。
具体实施方式图2A～图2F是依照本发明一实施例的晶圆结构的制作流程的剖面示意图。图3为图2A的上视示意图。请共同参照图2A与图3，首先提供一种半导体基材300，其包括至少一第一芯片310。两相邻的第一芯片310的交界302在图3中以直线标示，而在图2A中以虚线标示。第一芯片310的主动表面314上配置有一或多第二接点312，且主动表面314上具有一芯片承载区314a，而第二接点312位于芯片承载区314a外。
请参照图2B，接着提供一第二芯片320，其中第二芯片320具有一主动表面322及一背面324。之后将背面324朝向第一芯片310的主动表面314，并且将第二芯片320配置于芯片承载区314a内。背面324与主动表面314之间例如以黏着剂395黏合。第二芯片320的主动表面322上配置有一或多第一接点326。此外，主动表面322上可配置有一或多第三接点328与一或多第四接点329，其中第三接点328例如透过位于主动表面322上的一迹线330与第四接点329电性连接。此外，主动表面322上可具有一芯片承载区322a，而第一接点326、第三接点328与第四接点329位于芯片承载区322a外。
图4为本发明一实施例中图2C所示结构的上视示意图，而图2C即为沿图4中的剖面线A-A的剖面示意图。请参照图2C及图4，之后用焊线340将第二接点312电性连接于第四接点329，如此一来，第二接点312便可以经由焊线340、第四接点329以及迹线330而电性连接于第三接点328。图2C值得注意的是，图4所示仅是本发明的一实施例，其第一接点326、第二接点312、第三接点328、第四接点329、焊线340及迹线330的数量及位置并非用以限定本发明，本发明可视实际需要而调整其数量以及位置。
请参照图2D，接着在第一芯片310的主动表面314上形成一保护层350，其中保护层350将第二芯片320包覆于其内。保护层350的材质例如为环氧树脂(epoxy)或其它绝缘材料。此外，保护层350具有一或多个第一预留孔350a，以暴露出第一接点326。保护层350亦具有一或多个第二预留孔350b，以暴露出第三接点328。
请参照图2E，然后在每一第一预留孔350a中形成一第一导电柱360，其中第一导电柱360的一端电性连接于第一接点326，另一端暴露于保护层350之外。此外，在每一第二预留孔350b中形成一第二导电柱370，其中第二导电柱370的一端电性连接于第三接点328，另一端暴露于保护层350之外。例如可以用电镀法以形成第一导电柱360与第二导电柱370。
请参照图2F，之后可在每一第一导电柱360的另一端上形成一第一焊球380。此外，亦可在每一第二导电柱370的另一端上形成一第二焊球390。第一芯片310与第二芯片320可透过第一焊球380与第二焊球390与外界电性连接。第一焊球380与第二焊球390的材质例如是焊锡、无铅焊锡或其它导电材质。至此，完成本发明的晶圆结构400。
图5为完成后的晶圆结构的上视示意图。请参照图2F与图5，沿着晶圆切割线302或交界302a将晶圆结构400切割成多芯片堆叠结构500，如图9A所示。然而本发明并不限定芯片堆叠结构500是由晶圆结构400切开而得到，在本发明的另一实施例中，亦可将半导体基材300沿晶圆切割线302切割成多分离的第一芯片310，之后再让每一第一芯片310经过图2A至图2F的步骤而形成如图9A所示的芯片堆叠结构500。
此外，相较于习知的芯片封装体堆叠结构，上述的芯片堆叠结构500因不具有线路基板，因此上述实施例能减少结构的厚度及节省材料以降低成本。此外，芯片堆叠结构500的第一芯片310的背面318(如图9A所示)因外露于外在环境中，因此可提升芯片堆叠结构500的散热能力。
图6为依照本发明另一实施例在第二芯片上堆叠一第三芯片的晶圆结构的剖面示意图，而图9B为依照本发明另一实施例在第二芯片上堆叠一第三芯片的芯片堆叠结构的剖面示意图。请参照图6与图9B，晶圆结构400a或芯片堆叠结构500a的第二芯片320的芯片承载区322a上可再配置一第三芯片410，使芯片堆叠结构能整合更多的芯片。
图7与图9C分别为依照本发明又一实施例的晶圆结构与芯片堆叠结构的剖面示意图。请参照图7或图9C，晶圆结构400b或芯片堆叠结构500b的保护层350上方可更配置一重配置线路层420，其电性连接于第一导电柱360与第二导电柱370。此外，重配置线路层420具有一或多第五接点422与第六接点424，适于与外界电性连接。透过重配置线路层420，本实施例可重新分配晶圆结构或芯片堆叠结构表面的接点位置。
图8与图9D为依照本发明再一实施例的晶圆结构或芯片堆叠结构的剖面示意图。请参照图8或图9D，晶圆结构400c或芯片堆叠结构500c还包括一第三导电柱430，其插入保护层350，以使第三导电柱430的一端电性连接于第二接点312，另一端暴露于保护层350之外。换句话说，第二接点312亦可直接透过第三导电柱430而与外界电性连接。此外，晶圆结构400c或芯片堆叠结构500c还包括一第三焊球440，其配置于第三导电柱430的另一端，且其适于使第三导电柱430与外界电性连接。
综上所述，本发明的芯片堆叠结构因为不具有线路基板，故本发明能减少结构的厚度及节省材料以降低成本。此外，相较于习知的芯片封装体堆叠结构，本发明的芯片堆叠结构或晶圆结构的第一芯片的背面因外露于外在环境中，因此可提升芯片堆叠结构的散热能力。
权利要求
1.一种芯片堆叠结构，包括一第一芯片；一第二芯片，堆叠于所述第一芯片上，并且所述第二芯片的背面朝向所述第一芯片的主动表面，所述第二芯片包括一第一接点，所述第一接点位于所述第二芯片的主动表面上；还包括一保护层，位于所述第一芯片的主动表面上，并且将所述第二芯片包覆于其内；以及一第一导电柱，插入所述保护层，以使所述第一导电柱的一端电性连接于所述第一接点，另一端暴露于所述保护层之外。
2.如权利要求1所述的芯片堆叠结构，其特征在于还包括一第一焊球，配置于所述第一导电柱的另一端；并且所述第二芯片的主动表面具有一芯片承载区，所述第一接点位于所述芯片承载区外。
3.如权利要求1所述的芯片堆叠结构，其特征在于还包括一重配置线路层，配置于所述保护层上，并且电性连接于所述第一导电柱。
4.如权利要求1所述的芯片堆叠结构，其特征在于还包括一第二导电柱，所述第一芯片包括一第二接点，位于所述第一芯片的主动表面上，并且位于所述第二芯片覆盖的范围外，所述第二芯片包括一第三接点以及一第四接点，所述第二接点与所述第三接点电性连接于所述第四接点，所述第二导电柱插入所述保护层，以使所述第二导电柱的一端电性连接于所述第三接点，另一端暴露于所述保护层之外。
5.如权利要求4所述的芯片堆叠结构，其特征在于第二芯片的主动表面具有一芯片承载区，所述第一接点、第三接点以及第四接点位于所述芯片承载区外；还包括一焊线，将所述第二接点电性连接于所述第四接点，并且还包括一迹线，位于所述第二芯片的主动表面上，所述迹线将所述第四接点电性连接于所述第三接点，并且还包括一第二焊球，配置于所述第二导电柱的另一端。
6.如权利要求4所述的芯片堆叠结构，其特征在于还包括一重配置线路层，配置于所述保护层上，并且电性连接于所述第一导电柱与所述第二导电柱。
7.一种晶圆结构，包括一种半导体基材，包括一第一芯片；一第二芯片，堆叠于所述第一芯片上，并且所述第二芯片的一背面朝向所述第一芯片的主动表面，所述第二芯片包括一第一接点，所述第一接点位于所述第二芯片的主动表面上；一保护层，位于所述第一芯片的主动表面上，并且将所述第二芯片包覆于其内；以及一第一导电柱，插入所述保护层，以使所述第一导电柱的一端电性连接于所述第一接点，另一端暴露于所述保护层之外。
8.如权利要求7所述的晶圆结构，其特征在于还包括一第一焊球，配置于所述第一导电柱的另一端；并且第二芯片的主动表面具有一芯片承载区，所述第一接点位于所述芯片承载区外。
9.如权利要求7所述的晶圆结构，其特征在于还包括一重配置线路层，配置于所述保护层上，并且电性连接于所述第一导电柱。
10.如权利要求7所述的晶圆结构，其特征在于还包括一第二导电柱，所述第一芯片包括一第二接点，位于所述第一芯片的主动表面上，并且位于所述第二芯片覆盖的范围外，所述第二芯片包括一第三接点以及一第四接点，所述第二接点与所述第三接点电性连接于所述第四接点，所述第二导电柱插入所述保护层，以使所述第二导电柱的一端电性连接于所述第三接点，另一端暴露于所述保护层之外。
11.如权利要求10所述的晶圆结构，其特征在于所述第二芯片的主动表面具有一芯片承载区，所述第一接点、第三接点以及第四接点位于所述芯片承载区外；并且还包括一焊线，将所述第二接点电性连接于所述第四接点；并且还包括一迹线，位于所述第二芯片的主动表面上，所述迹线将所述第四接点电性连接于所述第三接点；并且还包括一第二焊球，配置于所述第二导电柱的另一端。
12.如权利要求10所述的晶圆结构，其特征在于还包括一重配置线路层，配置于所述保护层上，并且电性连接于所述第一导电柱与所述第二导电柱。
全文摘要
本发明公开一种芯片堆叠结构，其包括一第一芯片、一第二芯片、一保护层以及一第一导电柱，其中第二芯片堆叠于第一芯片上，并且第二芯片的背面朝向第一芯片的主动表面。第二芯片包括一第一接点，其位于第二芯片的主动表面上。保护层位于第一芯片的主动表面上，并且将第二芯片包覆于其内。第一导电柱插入保护层，以使第一导电柱的一端电性连接于第一接点，另一端暴露于保护层之外。本发明还公开一种晶圆结构，其可被制成上述之芯片堆叠结构。因为本发明之芯片堆叠结构不具有线路基板，故可以将其厚度薄化。
文档编号H01L25/065GK101060117SQ20071010404
公开日2007年10月24日 申请日期2007年5月18日 优先权日2007年5月18日
发明者蔡裕斌 申请人:日月光半导体制造股份有限公司